JP2680163B2 - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
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- JP2680163B2 JP2680163B2 JP2107099A JP10709990A JP2680163B2 JP 2680163 B2 JP2680163 B2 JP 2680163B2 JP 2107099 A JP2107099 A JP 2107099A JP 10709990 A JP10709990 A JP 10709990A JP 2680163 B2 JP2680163 B2 JP 2680163B2
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- JP
- Japan
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- lead
- electronic component
- solder
- lead terminal
- semiconductor chip
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体チップ等の部分を熱硬化性合成樹脂
製モールド等にてパッケージし、、前記半導体チップ等
に対する複数本のリード端子を前記パッケージ部の側面
から突出して成る電子部品の製造方法に関するものであ
る。
製モールド等にてパッケージし、、前記半導体チップ等
に対する複数本のリード端子を前記パッケージ部の側面
から突出して成る電子部品の製造方法に関するものであ
る。
一般に、この種の電子部品は、プリント基板等の基板
の表面に、当該電子部品における各リード端子がプリン
ト基板等の基板における表面に形成されている各種配線
部等の各々に重ねるように載置したのち、各リード端子
を、その各々を重ねた各種配線部に対して、リフロー半
田付け法（各種配線部の表面に、予めクリーム半田を塗
着しておき、これに電子部品のリード端子を重ねたのち
加熱することによって半田付けする方法）等によって半
田付けされる。
の表面に、当該電子部品における各リード端子がプリン
ト基板等の基板における表面に形成されている各種配線
部等の各々に重ねるように載置したのち、各リード端子
を、その各々を重ねた各種配線部に対して、リフロー半
田付け法（各種配線部の表面に、予めクリーム半田を塗
着しておき、これに電子部品のリード端子を重ねたのち
加熱することによって半田付けする方法）等によって半
田付けされる。
そして、この場合において、従来は、電子部品におけ
る各リード端子の半田付けを確実及び容易化するため
に、当該電子部品の製造工程中において、各リード端子
の表面に対して、予め、半田メッキを施すようにしてい
る。
る各リード端子の半田付けを確実及び容易化するため
に、当該電子部品の製造工程中において、各リード端子
の表面に対して、予め、半田メッキを施すようにしてい
る。
しかし、各リード端子に表面に対する半田メッキに際
して、各リード端子の表面が元々平滑な面であるため
に、その表面にメッキによって付着する半田の量は可成
り少ないことにより、前記プリント基板等の基板に対し
てリフロー半田付け法にて半田付けする場合において、
半田の量が不足気味になるから、半田付け不良が発生し
たり、半田付けの強度が低下したりする。
して、各リード端子の表面が元々平滑な面であるため
に、その表面にメッキによって付着する半田の量は可成
り少ないことにより、前記プリント基板等の基板に対し
てリフロー半田付け法にて半田付けする場合において、
半田の量が不足気味になるから、半田付け不良が発生し
たり、半田付けの強度が低下したりする。
そこで、電子部品のリフロー半田付け法による半田付
けに際しては、基板における各種配線部側に対して予め
充分な量のクリーム半田を塗着しておくようにしなけれ
ばならず、各種配線部側に対するクリーム半田の塗着に
手数がかかると共に、クリーム半田の使用量が多くなる
から、電子部品をプリント基板等の基板に対して半田付
けすることに要するコストのアップを招来すると言う問
題があった。
けに際しては、基板における各種配線部側に対して予め
充分な量のクリーム半田を塗着しておくようにしなけれ
ばならず、各種配線部側に対するクリーム半田の塗着に
手数がかかると共に、クリーム半田の使用量が多くなる
から、電子部品をプリント基板等の基板に対して半田付
けすることに要するコストのアップを招来すると言う問
題があった。
本発明は、このような問題を招来することのないよう
にした電子部品の製造方法を提供することを目的とする
ものである。
にした電子部品の製造方法を提供することを目的とする
ものである。
この目的を達成するため本発明は、帯状のリードフレ
ームに、一つの電子部品を構成する複数本のリード端子
を、当該リードフレームの長手方向に沿って適宜間隔で
一体的に造形し、前記リードフレームにおける各電子部
品の箇所に半導体チップを装着する工程と、前記半導体
チップの部分に合成樹脂のモールド等によるパッケージ
部を形成する工程と、前記各リード端子の表面に対して
半田メッキを施す工程とから成る電子部品の製造方法に
おいて、前記各リード端子の表面に、当該表面に対して
半田メッキを施す工程の前において凹みを形成する工程
を施すことにした。
ームに、一つの電子部品を構成する複数本のリード端子
を、当該リードフレームの長手方向に沿って適宜間隔で
一体的に造形し、前記リードフレームにおける各電子部
品の箇所に半導体チップを装着する工程と、前記半導体
チップの部分に合成樹脂のモールド等によるパッケージ
部を形成する工程と、前記各リード端子の表面に対して
半田メッキを施す工程とから成る電子部品の製造方法に
おいて、前記各リード端子の表面に、当該表面に対して
半田メッキを施す工程の前において凹みを形成する工程
を施すことにした。
このように、各リード端子の表面に、凹みを形成する
工程を施したのち、各リード端子の表面に半田メッキを
施すようにすると、各リード端子における表面積が、当
該各リード端子の表面に凹みを形成したことによって増
大すると共に、前記凹み内にもメッキによる半田が入り
込むことにより、前記各リード端子の表面に対する半田
の付着量を大幅に増大することができるから、電子部品
を、プリント基板等の基板に対してリフロー半田付け法
にて実装するに際して、プリント基板等の基板における
各種配線部側に予め塗着しておくクリーム半田の量を少
なくすることができるのである。
工程を施したのち、各リード端子の表面に半田メッキを
施すようにすると、各リード端子における表面積が、当
該各リード端子の表面に凹みを形成したことによって増
大すると共に、前記凹み内にもメッキによる半田が入り
込むことにより、前記各リード端子の表面に対する半田
の付着量を大幅に増大することができるから、電子部品
を、プリント基板等の基板に対してリフロー半田付け法
にて実装するに際して、プリント基板等の基板における
各種配線部側に予め塗着しておくクリーム半田の量を少
なくすることができるのである。
従って、本発明によると、電子部品を、当該電子部品
のリフロー半田付け法による実装に際してプリント基板
等の基板における各種配線部側に予め塗着するクリーム
半田の量を少なくすることができる状態で、換言する
と、リフロー半田付けに要するコストを低減できる形態
にして製造することができる効果を有する。
のリフロー半田付け法による実装に際してプリント基板
等の基板における各種配線部側に予め塗着するクリーム
半田の量を少なくすることができる状態で、換言する
と、リフロー半田付けに要するコストを低減できる形態
にして製造することができる効果を有する。
以下、本発明の実施例を、電子部品として第１図及び
第２図に示すように、半導体チップA1を封止するパッケ
ージ部A2の左右両側面から前記半導体チップA1に対する
三本のリード端子A3,A4,A5を突出して成るトランジスタ
ーＡを製造する場合の図面（第３図〜第10図）について
説明する。
第２図に示すように、半導体チップA1を封止するパッケ
ージ部A2の左右両側面から前記半導体チップA1に対する
三本のリード端子A3,A4,A5を突出して成るトランジスタ
ーＡを製造する場合の図面（第３図〜第10図）について
説明する。
第３図は、薄金属板から帯状に打ち抜き形成したリー
ドフレーム１を示し、該リードフレーム１は、その左右
両長手端縁における両フレーム枠2,3と、該両フレーム
枠2,3の相互間を長手方向に沿って適宜ピッチＰの間隔
で一体的に連結するセクションバー４とによって構成さ
れ、前記両フレーム枠2,3のうち一方のフレーム枠２に
は、前記各セクションバー４間の部位にベース用のリー
ド端子A3が一体的に造形され、また、他方のフレーム枠
３には、前記各セクションバー４間の部位にエミッタ用
のリード端子A4とコレクタ用のリード端子A5とが一体的
に造形されている。
ドフレーム１を示し、該リードフレーム１は、その左右
両長手端縁における両フレーム枠2,3と、該両フレーム
枠2,3の相互間を長手方向に沿って適宜ピッチＰの間隔
で一体的に連結するセクションバー４とによって構成さ
れ、前記両フレーム枠2,3のうち一方のフレーム枠２に
は、前記各セクションバー４間の部位にベース用のリー
ド端子A3が一体的に造形され、また、他方のフレーム枠
３には、前記各セクションバー４間の部位にエミッタ用
のリード端子A4とコレクタ用のリード端子A5とが一体的
に造形されている。
このリードフレーム１を、その長手方向に沿って、前
記ピッチＰの間隔で間欠的に移送する途次において、先
づ、第４図に示すように、各ベース用リード端子A3の先
端に、半導体チップA1をダイボンディングしたのち、該
半導体チップA1と、前記エミッタ用リード端子A4の先
端、及びコレクタ用リード端子A5の先端との間を、金線
A6にて電気的に接続（ワイヤーボンディング）する。
記ピッチＰの間隔で間欠的に移送する途次において、先
づ、第４図に示すように、各ベース用リード端子A3の先
端に、半導体チップA1をダイボンディングしたのち、該
半導体チップA1と、前記エミッタ用リード端子A4の先
端、及びコレクタ用リード端子A5の先端との間を、金線
A6にて電気的に接続（ワイヤーボンディング）する。
次いで、リードフレーム１を、第５図に示すように、
成形装置５に順次送り込み、前記各半導体チップA1の部
分を、熱硬化性合成樹脂によるモールドを施すことによ
ってパッケージ部A2を形成して、トランジスターＡを構
成する。
成形装置５に順次送り込み、前記各半導体チップA1の部
分を、熱硬化性合成樹脂によるモールドを施すことによ
ってパッケージ部A2を形成して、トランジスターＡを構
成する。
そして、前記リードフレーム１における各リード端子
A3,A4,A5を、第６図及び第７図に示すように、各々多数
個の突起6a,7aを有する上下一対のパンチ6,7にて表裏両
面から挟み付けることにより、各リード端子A3,A4,A5に
おける表裏両面に、第６図及び第８図に示すように、多
数個の凹み８を形成したのち、前記各リード端子A3,A4,
A5に対して、溶融半田への浸漬によるディップメッキ又
は半田の電気メッキ等にて半田メッキを施すことによっ
て、第９図に示すように、半田層９を形成する。
A3,A4,A5を、第６図及び第７図に示すように、各々多数
個の突起6a,7aを有する上下一対のパンチ6,7にて表裏両
面から挟み付けることにより、各リード端子A3,A4,A5に
おける表裏両面に、第６図及び第８図に示すように、多
数個の凹み８を形成したのち、前記各リード端子A3,A4,
A5に対して、溶融半田への浸漬によるディップメッキ又
は半田の電気メッキ等にて半田メッキを施すことによっ
て、第９図に示すように、半田層９を形成する。
次に、各リード端子A3,A4,A5のうちベース用リード端
子A3のみを残して、他のエミッタ用リード端子A4及びコ
レクタ用リード端子A5を、第10図に示すように、他方の
フレーム枠３に対して切断し、次いで、前記各リード端
子A3,A4,A5を、所定の形状に曲げ加工するフォーミング
加工を施したのち、各トランジスターＡを、そのベース
用リード端子A3を一方のフレーム枠２に対して切断する
ことによって、リードフレーム１から切り放して、前記
第１図及び第２図に示すような最終製品とする。
子A3のみを残して、他のエミッタ用リード端子A4及びコ
レクタ用リード端子A5を、第10図に示すように、他方の
フレーム枠３に対して切断し、次いで、前記各リード端
子A3,A4,A5を、所定の形状に曲げ加工するフォーミング
加工を施したのち、各トランジスターＡを、そのベース
用リード端子A3を一方のフレーム枠２に対して切断する
ことによって、リードフレーム１から切り放して、前記
第１図及び第２図に示すような最終製品とする。
この製造方法において、各リード端子A3,A4,A5の表裏
両面に、多数個の凹み８を形成する工程を施したのち、
各リード端子A3,A4,A5に対して半田メッキを施すように
したことより、各リード端子A3,A4,A5における表面積
が、当該各リード端子A3,A4,A5の表裏両面に多数個の凹
み８を形成したことで増大すると共に、各凹み８内にも
メッキによる半田が入ることになるから、前記各リード
端子A3,A4,A5の表面に付着する半田の量を大幅に増大す
ることができるのである。
両面に、多数個の凹み８を形成する工程を施したのち、
各リード端子A3,A4,A5に対して半田メッキを施すように
したことより、各リード端子A3,A4,A5における表面積
が、当該各リード端子A3,A4,A5の表裏両面に多数個の凹
み８を形成したことで増大すると共に、各凹み８内にも
メッキによる半田が入ることになるから、前記各リード
端子A3,A4,A5の表面に付着する半田の量を大幅に増大す
ることができるのである。
この場合、各リード端子A3,A4,A5に設ける凹み８を、
第11図に示すように、各リード端子A3,A4,A5の長手方向
に延びる等の溝型の凹み8aに形成しても良いのである。
第11図に示すように、各リード端子A3,A4,A5の長手方向
に延びる等の溝型の凹み8aに形成しても良いのである。
なお、前記各リード端子A3,A4,A5に対して多数個の凹
み８を形成する工程は、薄金属板からリードフレーム１
を打ち抜き形成するときにおいて同時に、その直後にお
いて行うと言うように、半導体チップA1のダイボンディ
ング及び金線A6のワイヤーボンディング並びにパッケー
ジ部A2の成形前において行うことにより、多数個の凹み
８を形成するときの衝撃によって半導体チップA1や金線
A6及びパッケージ部A2にダメージを与えることを回避で
きる。
み８を形成する工程は、薄金属板からリードフレーム１
を打ち抜き形成するときにおいて同時に、その直後にお
いて行うと言うように、半導体チップA1のダイボンディ
ング及び金線A6のワイヤーボンディング並びにパッケー
ジ部A2の成形前において行うことにより、多数個の凹み
８を形成するときの衝撃によって半導体チップA1や金線
A6及びパッケージ部A2にダメージを与えることを回避で
きる。
また、前記各リード端子A3,A4,A5に対する半田メッキ
は、当該各リード端子A3,A4,A5のフォーミング加工のあ
と、又は、リードフレーム１からの切り放し後において
行うようにして良いのである。
は、当該各リード端子A3,A4,A5のフォーミング加工のあ
と、又は、リードフレーム１からの切り放し後において
行うようにして良いのである。
更にまた、前記実施例は、三本のリード端子を有する
トランジスターに適用した場合を示したが、本発明はこ
れに限らず、二本又は四本以上のリード端子を有する他
の電子部品に対しても適用できることは言うまでもな
い。
トランジスターに適用した場合を示したが、本発明はこ
れに限らず、二本又は四本以上のリード端子を有する他
の電子部品に対しても適用できることは言うまでもな
い。
図面は本発明の実施例を示し、第１図はトランジスター
の平面図、第２図はトランジスターの側面図、第３図は
リードフレームの平面図、第４図は半導体チップをダイ
ボンディングしたときの平面図、第５図はパッケージ部
を形成している状態を示す平面図、第６図は各リード端
子に多数個の凹みを形成している状態を示す平面図、第
７図は第６図のVII−VII視拡大断面図、第８図は第６図
のVIII−VIII視拡大断面図、第９図は各リード端子に対
して半田メッキを施したときの拡大視断面図、第10図は
各リード端子の一部を切断したのち各リード端子をフォ
ーミング加工している状態を示す平面図、第11図は凹み
の別例を示す斜視図である。 Ａ……トランジスター、A1……半導体チップ、A2……パ
ッケージ部、A3,A4,A5……リード端子、１……リードフ
レーム、2,3……フレーム枠、４……セクションバー、
５……成形装置、6,7……パンチ、8,8a……凹み、９…
…半田層。
の平面図、第２図はトランジスターの側面図、第３図は
リードフレームの平面図、第４図は半導体チップをダイ
ボンディングしたときの平面図、第５図はパッケージ部
を形成している状態を示す平面図、第６図は各リード端
子に多数個の凹みを形成している状態を示す平面図、第
７図は第６図のVII−VII視拡大断面図、第８図は第６図
のVIII−VIII視拡大断面図、第９図は各リード端子に対
して半田メッキを施したときの拡大視断面図、第10図は
各リード端子の一部を切断したのち各リード端子をフォ
ーミング加工している状態を示す平面図、第11図は凹み
の別例を示す斜視図である。 Ａ……トランジスター、A1……半導体チップ、A2……パ
ッケージ部、A3,A4,A5……リード端子、１……リードフ
レーム、2,3……フレーム枠、４……セクションバー、
５……成形装置、6,7……パンチ、8,8a……凹み、９…
…半田層。
Claims (1)
- 【請求項１】帯状のリードフレームに、一つの電子部品
を構成する複数本のリード端子を、当該リードフレーム
の長手方向に沿って適宜間隔で一体的に造形し、前記リ
ードフレームにおける各電子部品の箇所に半導体チップ
を装着する工程と、前記半導体チップの部分に合成樹脂
のモールド等によるパッケージ部を形成する工程と、前
記各リード端子の表面に対して半田メッキを施す工程と
から成る電子部品の製造方法において、前記各リード端
子の表面に、当該表面に対して半田メッキを施す工程の
前において凹みを形成する工程を施すことを特徴とする
電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107099A JP2680163B2 (ja) | 1990-04-23 | 1990-04-23 | 電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107099A JP2680163B2 (ja) | 1990-04-23 | 1990-04-23 | 電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045836A JPH045836A (ja) | 1992-01-09 |
| JP2680163B2 true JP2680163B2 (ja) | 1997-11-19 |
Family
ID=14450436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107099A Expired - Fee Related JP2680163B2 (ja) | 1990-04-23 | 1990-04-23 | 電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680163B2 (ja) |
-
1990
- 1990-04-23 JP JP2107099A patent/JP2680163B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH045836A (ja) | 1992-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |