JP2678082B2 - 半導体素子の測定方法 - Google Patents
半導体素子の測定方法Info
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- JP2678082B2 JP2678082B2 JP2195320A JP19532090A JP2678082B2 JP 2678082 B2 JP2678082 B2 JP 2678082B2 JP 2195320 A JP2195320 A JP 2195320A JP 19532090 A JP19532090 A JP 19532090A JP 2678082 B2 JP2678082 B2 JP 2678082B2
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- Japan
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- output voltage
- ratio
- output
- measuring
- dut
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はICなど電子部品の検査に使用する半導体素子
の測定方法に関するものである。
の測定方法に関するものである。
従来の技術 従来、被測定半導体素子（以下DUTと記す）を測定装
置（以下テスタと記す）を用いて測定する場合、測定値
を定量値として扱い、それぞれの測定値に規格を設けて
DUTの良否を判定していた。
置（以下テスタと記す）を用いて測定する場合、測定値
を定量値として扱い、それぞれの測定値に規格を設けて
DUTの良否を判定していた。
以下、従来の半導体素子の測定方法について第５図〜
第７図を参照しながら説明する。
第７図を参照しながら説明する。
第５図は被測定半導体素子の一例の回路図である。バ
ッファ51とバッファ52の利得の等しさが重要な要素であ
るところの半導体素子である。
ッファ51とバッファ52の利得の等しさが重要な要素であ
るところの半導体素子である。
第６図は従来の半導体素子の測定方法の流れ図であ
る。
る。
まず、テスタの内部にある中央処理装置（以下CPUと
記す）の命令によってDUTの測定が始まり、テスト61でD
UTの出力が測定される。その測定値をCPU内に設定した
規格値と比較して良品であれば次のテスト62へ進み、不
良品であればそこでDUTの測定を終る。この繰り返しを
順次複数回行なうことによりDUTを測定している。
記す）の命令によってDUTの測定が始まり、テスト61でD
UTの出力が測定される。その測定値をCPU内に設定した
規格値と比較して良品であれば次のテスト62へ進み、不
良品であればそこでDUTの測定を終る。この繰り返しを
順次複数回行なうことによりDUTを測定している。
発明が解決しようとする課題 このような従来の測定法では、各測定項目が各々独立
しているため、不良品を良品と誤判定したり、また、良
品を不良としたりすることがあった。この様子を第７図
を参照して説明する。第７図はDUTの入出力特性が、 入力：出力＝2:1 の比例関係を示す入出力特性図である。
しているため、不良品を良品と誤判定したり、また、良
品を不良としたりすることがあった。この様子を第７図
を参照して説明する。第７図はDUTの入出力特性が、 入力：出力＝2:1 の比例関係を示す入出力特性図である。
70は理想特性曲線、72は入力4V時のテスタCPU内設定
規格（1.8V〜2.2V）、73は入力6V時のテスタCPU内設定
規格（2.7V〜3.3V）である。
規格（1.8V〜2.2V）、73は入力6V時のテスタCPU内設定
規格（2.7V〜3.3V）である。
入力：出力＝2:1の関係であるなら、DUTの特性曲線は
理想特性曲線70のようにならなければならない。ここ
で、入力4V時の出力値が1.8V、入力6V時の出力値が3.3V
であったとすると、これらの値は4V時のテスタCPU内設
定規格72（1.8V〜2.2V）と73（2.7V〜3.3V）に合うので
DUTは良品と判定される。
理想特性曲線70のようにならなければならない。ここ
で、入力4V時の出力値が1.8V、入力6V時の出力値が3.3V
であったとすると、これらの値は4V時のテスタCPU内設
定規格72（1.8V〜2.2V）と73（2.7V〜3.3V）に合うので
DUTは良品と判定される。
しかしDUTの入出力特性は特性曲線71であり、理想特
性曲線５とは明らかに利得が異なる。すなわち、各々独
立した測定では誤判定を起こす。これを解決するために
は、テスタのCPU内設定規格を必要以上に厳しくしなけ
ればならない。
性曲線５とは明らかに利得が異なる。すなわち、各々独
立した測定では誤判定を起こす。これを解決するために
は、テスタのCPU内設定規格を必要以上に厳しくしなけ
ればならない。
本発明は上記課題を解決するもので、正確な半導体素
子の測定方法を提供することを目的とする。
子の測定方法を提供することを目的とする。
課題を解決するための手段 本発明は、入力を共通にバイアスされた第1,第２の増
幅器を含む半導体集積回路を測定する方法であって、所
定の第１のバイアス条件で前記第１の増幅器から出力さ
れる第１の出力電圧と、前記第２の増幅器から出力され
る第２の出力電圧とを測定する第１の工程と、前記第１
のバイアス条件と異なる第２のバイアス条件で前記第１
の増幅器から出力される第３の出力電圧と、前記第２の
増幅器から出力される第４の出力電圧とを測定する第２
の工程と、前記第３の出力電圧の測定値と前記第１の出
力電圧の測定値との第１の比を求め、前記第４の出力電
圧の測定値と前記第２の出力電圧の測定値との第２の比
を求め、更に第１の比と第２の比との比となる第３の比
を求める第３の工程を含む半導体素子の測定方法であ
る。
幅器を含む半導体集積回路を測定する方法であって、所
定の第１のバイアス条件で前記第１の増幅器から出力さ
れる第１の出力電圧と、前記第２の増幅器から出力され
る第２の出力電圧とを測定する第１の工程と、前記第１
のバイアス条件と異なる第２のバイアス条件で前記第１
の増幅器から出力される第３の出力電圧と、前記第２の
増幅器から出力される第４の出力電圧とを測定する第２
の工程と、前記第３の出力電圧の測定値と前記第１の出
力電圧の測定値との第１の比を求め、前記第４の出力電
圧の測定値と前記第２の出力電圧の測定値との第２の比
を求め、更に第１の比と第２の比との比となる第３の比
を求める第３の工程を含む半導体素子の測定方法であ
る。
作用 本発明は上記の構成により、第１の増幅器について
は、第１のバイアス条件での第１の出力電圧と第２のバ
イアス条件での第３の出力電圧とを測定して、第３の出
力電圧と第１の出力電圧との第１の比を求めるから、バ
イアス条件の違いによる出力電圧の変化量が第１の比と
して求められる。また、第２の増幅器については、第１
のバイアス条件での第２の出力電圧と第２のバイアス条
件での第４の出力電圧とを測定して、第４の出力電圧と
の第２の出力電圧との第２の比を求めるから、バイアス
条件の違いによる出力電圧の変化量が第２の比として求
められる。そして、第１の増幅器と第２の増幅器が双方
とも正常であれば、第１の比と第２の比が同一となり、
第１の比と第２の比との比となる第３の比を求める第３
の工程では、その結果の比が１となる時、第１の増幅器
と第２の増幅器が良品として判断できまる。そして、バ
イアス条件を変更したときの出力電圧比によって出力電
圧変化率で求められ、第１の増幅器の出力電圧変化率と
第２の増幅器の出力電圧変化率との相対比を求めるか
ら、演算結果が傾斜どうしの比較となり、バイアス条件
を変動させた時に測定値が平行移動するような測定誤差
の要因が演算結果から排除され、規格範囲を絞り込んで
測定することが可能となり、測定精度を高めることがで
きるものである。
は、第１のバイアス条件での第１の出力電圧と第２のバ
イアス条件での第３の出力電圧とを測定して、第３の出
力電圧と第１の出力電圧との第１の比を求めるから、バ
イアス条件の違いによる出力電圧の変化量が第１の比と
して求められる。また、第２の増幅器については、第１
のバイアス条件での第２の出力電圧と第２のバイアス条
件での第４の出力電圧とを測定して、第４の出力電圧と
の第２の出力電圧との第２の比を求めるから、バイアス
条件の違いによる出力電圧の変化量が第２の比として求
められる。そして、第１の増幅器と第２の増幅器が双方
とも正常であれば、第１の比と第２の比が同一となり、
第１の比と第２の比との比となる第３の比を求める第３
の工程では、その結果の比が１となる時、第１の増幅器
と第２の増幅器が良品として判断できまる。そして、バ
イアス条件を変更したときの出力電圧比によって出力電
圧変化率で求められ、第１の増幅器の出力電圧変化率と
第２の増幅器の出力電圧変化率との相対比を求めるか
ら、演算結果が傾斜どうしの比較となり、バイアス条件
を変動させた時に測定値が平行移動するような測定誤差
の要因が演算結果から排除され、規格範囲を絞り込んで
測定することが可能となり、測定精度を高めることがで
きるものである。
実施例 以下、本発明の一実施例について、図を参照しながら
説明する。
説明する。
第１図は本発明の一実施例の半導体素子の測定方法の
流れ図である。
流れ図である。
まず、テスタのCPUの命令によってDUTの測定が始ま
り、テスト１でDUTの出力値が測定される。その測定値
を前記CPU内設定規格値と比較して良品であれば次のテ
スト２へ進む（不良品であればそこでDUTの測定は終
る）。テスト２へ進んだ良品は規定入力に対する出力値
が測定され、テスト１での測定値を基準として演算（こ
の場合割り算）を行ない、その演算結果をCPU内設定規
格値と比較して良品であれば次のテスト３へ進む（不良
品であればそこでDUTの測定は終る）。テスト３へ進ん
だ良品は規定入力に対する出力値が測定され、テスト１
の測定値を基準として演算（この場合割り算）を行な
い、その演算結果をCPU内設定規格値と比較して良品で
あれば次のテスト４へ進む（不良品であればそこでDUT
の測定は終る）。テスト４へ進んだ良品は、ここでテス
ト２の演算結果とテスト３の演算結果を組合せた演算を
行ない、その演算結果をCPU内設定規格値と比較して良
品であれば次のテストステップへ進む（不良品であれば
そこでDUTの測定は終る）。このような測定と演算を順
次複数回行なうことによってDUTを測定するのである
が、以下、第１図〜第５図の参照しながら具体的に説明
する。
り、テスト１でDUTの出力値が測定される。その測定値
を前記CPU内設定規格値と比較して良品であれば次のテ
スト２へ進む（不良品であればそこでDUTの測定は終
る）。テスト２へ進んだ良品は規定入力に対する出力値
が測定され、テスト１での測定値を基準として演算（こ
の場合割り算）を行ない、その演算結果をCPU内設定規
格値と比較して良品であれば次のテスト３へ進む（不良
品であればそこでDUTの測定は終る）。テスト３へ進ん
だ良品は規定入力に対する出力値が測定され、テスト１
の測定値を基準として演算（この場合割り算）を行な
い、その演算結果をCPU内設定規格値と比較して良品で
あれば次のテスト４へ進む（不良品であればそこでDUT
の測定は終る）。テスト４へ進んだ良品は、ここでテス
ト２の演算結果とテスト３の演算結果を組合せた演算を
行ない、その演算結果をCPU内設定規格値と比較して良
品であれば次のテストステップへ進む（不良品であれば
そこでDUTの測定は終る）。このような測定と演算を順
次複数回行なうことによってDUTを測定するのである
が、以下、第１図〜第５図の参照しながら具体的に説明
する。
DUTは従来例において述べた第５図の２個のバッファ
を有する半導体素子とする。
を有する半導体素子とする。
第２図はバッファ51及びバッファ52の入出力特性を示
し、第３図はバッファ51とバッファ52の入出力特性の相
関を示す。
し、第３図はバッファ51とバッファ52の入出力特性の相
関を示す。
まず、VCC＝5Vにおけるバッファ51,52の出力端子53,5
4の出力電圧V53-1,V54-1を測り、V53-1＝2.5V,V54-1＝
2.5Vを得、CPUの設定規格と比較する（テスト１）。次
に、VCC＝6Vとして測り、V53-2＝3V,V54-2＝3Vを得、下
記演算をする。
4の出力電圧V53-1,V54-1を測り、V53-1＝2.5V,V54-1＝
2.5Vを得、CPUの設定規格と比較する（テスト１）。次
に、VCC＝6Vとして測り、V53-2＝3V,V54-2＝3Vを得、下
記演算をする。
V53-2/V53-1＝3/2.5＝1.2 V54-2/V54-1＝3/2.5＝1.2 この演算結果をCPUの設定規格と比較する（テスト
２）。次に、VCC＝4Vとして測り、V53-3＝2V,V54-3＝2V
を得、下記演算をする。
２）。次に、VCC＝4Vとして測り、V53-3＝2V,V54-3＝2V
を得、下記演算をする。
V53-3/V53-1＝2/2.5＝0.8 V54-3/V54-1＝2/2.5＝0.8 この演算結果をCPUの設定規格と比較する（テスト
３）。最後に、バッファ51,52の利得を比較するために
下記演算をする。
３）。最後に、バッファ51,52の利得を比較するために
下記演算をする。
（V53-2/V53-1）／（V54-2/V54-1）＝1.2/1.2＝１ （V53-3/V53-1）／（V54-3/V54-1）＝0.8/0.8＝１ この演算結果をCPUの設定規格と比較する（テスト
４）。これらテスト１〜３は第２図（Ａ），（Ｂ）のバ
ッファ51,52の入出力特性（利得）の測定、テスト４は
第３図の両バッファの利得直線性の相関の測定に相当す
る。
４）。これらテスト１〜３は第２図（Ａ），（Ｂ）のバ
ッファ51,52の入出力特性（利得）の測定、テスト４は
第３図の両バッファの利得直線性の相関の測定に相当す
る。
このように本発明の実施例の半導体素子の測定方法に
よれば、DUTのスポット的な測定と、それらの測定から
利得を求め、そして２個のバッファの利得相関を調べる
ように配しているので、従来のスポット測定値の判定の
みによる誤りがなくなる。
よれば、DUTのスポット的な測定と、それらの測定から
利得を求め、そして２個のバッファの利得相関を調べる
ように配しているので、従来のスポット測定値の判定の
みによる誤りがなくなる。
第４図はテスタとDUTの概略配置図である。9a,9bはテ
スタ、10a,10b,11a,11bはDUTを測定するステーションで
ある。同一テスタでのステーションの違い（例えば10a
と11a）や異なるテスタでのステーションの違い（例え
ば10aと11b）に起因する誤差は、テスタの同一測定ユニ
ットを用いて測定し、そして演算を行うことによってキ
ャンセルすることができ安定な測定、高い再現性が実現
できる。
スタ、10a,10b,11a,11bはDUTを測定するステーションで
ある。同一テスタでのステーションの違い（例えば10a
と11a）や異なるテスタでのステーションの違い（例え
ば10aと11b）に起因する誤差は、テスタの同一測定ユニ
ットを用いて測定し、そして演算を行うことによってキ
ャンセルすることができ安定な測定、高い再現性が実現
できる。
発明の効果 以上の実施例から明らかなように、本発明によればDU
Tのスポット測定とその測定値間の演算により、DUT間の
相関を測定するように配しているので、不良品を良品と
したり、良品を不良としたりする誤判定がなくテスタ間
の誤差もキャンセルできる正確な半導体素子の測定方法
を提供できる。
Tのスポット測定とその測定値間の演算により、DUT間の
相関を測定するように配しているので、不良品を良品と
したり、良品を不良としたりする誤判定がなくテスタ間
の誤差もキャンセルできる正確な半導体素子の測定方法
を提供できる。
第１図は本発明の一実施例の半導体素子の測定方法の流
れ図、第２図は同DUTの入出力特性図、第３図は同相関
図、第４図は同テスタとDUTの概略配置図、第５図はDUT
の説明例に用いた半導体素子の回路図、第６図は従来の
半導体素子の測定方法の流れ図、第７図はDUTの入出力
特性説明図である。 １〜４……テスト項目、５……IC。
れ図、第２図は同DUTの入出力特性図、第３図は同相関
図、第４図は同テスタとDUTの概略配置図、第５図はDUT
の説明例に用いた半導体素子の回路図、第６図は従来の
半導体素子の測定方法の流れ図、第７図はDUTの入出力
特性説明図である。 １〜４……テスト項目、５……IC。
Claims (1)
- 【請求項１】入力を共通にバイアスされた第1,第２の増
幅器を含む半導体集積回路を測定する方法であって、 所定の第１のバイアス条件で前記第１の増幅器から出力
される第１の出力電圧と、前記第２の増幅器から出力さ
れる第２の出力電圧とを測定する第１の工程と、 前記第１のバイアス条件と異なる第２のバイアス条件で
前記第１の増幅器から出力される第３の出力電圧と、前
記第２の増幅器から出力される第４の出力電圧とを測定
する第２の工程と、 前記第３の出力電圧の測定値と前記第１の出力電圧の測
定との第１の比を求め、前記第４の出力電圧の測定値と
前記第２の出力電圧の測定値との第２の比を求め、更に
第１の比と第２の比との比となる第３の比を求める第３
の工程を含む半導体素子の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195320A JP2678082B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体素子の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195320A JP2678082B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体素子の測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479346A JPH0479346A (ja) | 1992-03-12 |
| JP2678082B2 true JP2678082B2 (ja) | 1997-11-17 |
Family
ID=16339209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195320A Expired - Fee Related JP2678082B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体素子の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678082B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672357A (en) * | 1979-11-16 | 1981-06-16 | Nec Corp | Failure detector |
| JPS6428835A (en) * | 1987-07-23 | 1989-01-31 | New Japan Radio Co Ltd | Method for testing function of ic chip |
| JPH0280987A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | 論理回路の検査装置 |
-
1990
- 1990-07-23 JP JP2195320A patent/JP2678082B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479346A (ja) | 1992-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |