JP2676825B2 - プログラマブルコントローラのバス拡張方式 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、プログラマブルコントローラ（以下PCと呼
称する）のバス拡張方式に関し、特に、パラレル伝送を
行う際のバス拡張方式に関する。

B.発明の概要 本発明は、PCのバス拡張方式において、各ユニット番
号を設定するディップスイッチと、伝送先データを一括
保留するステータレジスタと、アドレス及びコントロー
ル信号を保留するアドレス／コントロールレジスタと、
信号が伝送される時分割バスとを備え、ストローブ信号
によりアドレス及びコントロール信号とリード／ライト
データとを時分割して伝送することにより、信号線の本
数を抑えてコストを低減し、ケーブルの芯数が少なく自
由自在なシステム設計が可能で、またフィルタの挿入に
よりノイズマージンを向上させることも容易にする技術
を提供するものである。

C.従来の技術 PCは、予め設定された順序で機械等の動きを制御する
シーケンサのうちプロセッサを内蔵することにより容易
に制御手順を変えられるようにしたもので、頻繁にモデ
ルチェンジを行う乗用車や家電製品の生産ラインの制御
等に普及している。

PCの入出力点数を多くする必要がある場合、複数のPC
に対する結合をシリアル伝送によって行う方法と同じく
パラレル伝送によって行う方法との２種類がある。シリ
アル伝送はパラレル伝送に比較して伝送時間がかかるの
で、高速な入出力制御を行いたい場合には、パラレル伝
送を行い、拡張された入出力モジュールへPCの中央処理
部（以下、CPU部と呼称する）から直接アクセスさせる
方法が行われる。

D.発明が解決しようとする課題 しかし、上記のパラレル伝送の場合、CPU部と拡張さ
れた入出力ユニットとを接続する伝送路の信号線の数が
多くなってコスト高になり、またケーブル径が太くなる
ためその曲げ半径が大きくなって、システム設計を難し
くしている。更に、各信号ラインにフィルタを挿入して
ノイズマージンを向上させたい場合にも、信号線数が多
いため困難になっていた。

本発明は、このような課題に鑑みて創案されたもの
で、信号線の本数を抑えてコストを低減し、ケーブルの
芯数が少なく自由自在なシステム設計が可能で、フィル
タの挿入によりノイズマージンを向上させることも容易
なPCのバス拡張方式を提供することを目的としている。

E.課題を解決するための手段 本発明における上記課題を解決するための手段は、PC
のCPU部である基本ユニットと複数の拡張された入出力
ユニットの間で信号を伝送するバス拡張方式において、
各ユニット番号を設定するディップスイッチと、伝送先
データを一括保留するステータスレジスタと、アドレス
及びコントロール信号を保留するアドレス／コントロー
ルレジスタと、信号が伝送される時分割バスとを備えス
トローブ信号によりアドレス及びコントロール信号とリ
ード／ライトデータとを時分割して伝送するPCのバス拡
張方式によるものとする。

F.作用 本発明は、基本ユニット及び各入出力ユニットに拡張
モジュール（Base Expansion Module;以下BEMと略称す
る）を備え、それらのBEM間を時分割バスで接続し、ア
ドレス及びコントロール信号とリード／ライトデータと
をストローブ信号により時分割して伝送するものであ
る。

前記BEMはステータスレジスタ及びアドレス／コント
ロールレジスタを備えていて、伝送式を指定するデータ
はそのステータレジスタに予め一括して保留され、ディ
ップスイッチにより設定されたユニット番号と比較され
て、当該ユニットが伝送先であるか否かを判定される。
CPU部が入出力処理を起こすと、指定された伝送先であ
る入出力ユニットは、ステータスレジスタのデータとア
ドレス／コントロールレジスタに格納されているアドレ
ス及びコントロール信号に基づいて、リード／ライトデ
ータの入出力を時分割で行う。

本発明では、アドレス／コントロールレジスタにより
アドレス及びコントロール信号を別に伝送できるように
し、更にアドレスの一部を予め伝送しておくこともステ
ータスレジスタにより可能にして、信号線の大幅な低減
が実現している。

G.実施例 以下、図面を参照して、本発明の実施例を詳細に説明
する。

第１図は本発明の拡張モジュール（BEM）の一実施例
を示す回路図であり、第２図はその拡張モジュールを使
用するPCのCPU部及び入出力ユニットの接続を示す構成
図である。本実施例は、CPU部である基本ユニット10に
７個の入出力ユニット11〜17を時分割可能な拡張バス18
により拡張する一例を示すものである。

まず、第２図において、前記基本ユニット10はI/Oバ
ス10aにCPU10b及び複数のI/Oモジュール10c〜10iを備え
ているが、更に本発明のBEM19を増設する。同様に、前
記入出力ユニット11〜17もI/Oバス11a,…17aにI/Oモジ
ュール11b〜17jを備えているが、更に本発明のBEM20を
増設する。拡張バス18は、これらのBEM19又は20に接続
される。

上記の基本ユニット10と入出力ユニット11〜17との間
で転送しなければならない信号は、下記の22種類であ
る。

リード／ライトデータ …D 7〜D0 アドレス …A10〜A0 コントロール信号 リード／ライト信号 …W/R ステータス信号 …STATUS 拡張セレクト信号 …EXSEL ストローブ信号 …STROBE アドレスA10〜A0の各ビットは、拡張された入出力ユ
ニットのアドレスにA10〜A8を使用、I/Oモジュールの実
装位置のアドレスにA7〜A4を使用、I/Oモジュールの入
出力アドレスにA3〜A0を使用する。例えば、ユニット番
号がNo.3の場合はA10,A9,A8を0,1,1とし、５番目のI/O
モジュールを指定する場合はA7,A6,A5,A4を0,1,0,0とす
る。

リード／ライト信号W/Rは、“H"の場合にライト動作
であることを示し、“L"の場合にリード動作であること
を示す。

ステータス信号STATUSは、“H"の場合データバスがス
テータス情報であることを示し、“L"の場合データバス
がリード／ライトデータであることを示す。

拡張セレクト信号EXSELは、ステータスレジスタのラ
イト動作時にアクティブとなり、“H"の場合にBEMを指
定し、“L"の場合にはI/Oモジュールを指定する。

ストローブ信号には、アドレスストローブ信号ＡSTRO
BEと、データストローブ信号ＤSTROBEとがある。

従来は、これら22種類の信号を転送するために22〜23
本の信号線を必要としたわけであるが、本発明では下記
の如き装置と処理手順により信号線を減少する。

第１図は、第２図に示した本発明のBEM19及び20を詳
細に示す回路図である。第１図において、基本ユニット
側のBEM19は、アドレス／コントロールバッファ191,ラ
イトデータバッファ192,リードデータバッファ193によ
り前記CPU10bに接続され、バスレシーバ／ドライバ194
よりアドレス及びコントロール信号を入出力し、バスド
ライバ195よりストローブ信号を出力する。パリティチ
ェックを行う場合は、パリティチェック／ジェネレータ
196でチェックを行い、作成したパリティビットを前記
バスレシーバ／ドライバ194を介して入出力する。これ
らの入出力タイミングはゲートコントロール回路197に
より制御される。一方、入出力ユニットのBEM20は、バ
スドライバ／レシーバ201によりアドレス及びコントロ
ール信号を入出力し、バスレシーバ202によりストロー
ブ信号を入力する。パリティチェックを行う場合には、
前記バスドライバ／レシーバ201を介してパリティビッ
トを入出力し、パリティチェック／ジェネレータ203に
よりチェックを行う。入出力データは、ライトデータバ
ッファ204及びリードデータバッファ205を介して前記I/
Oモジュール11b〜17iに入出力されることになるが、本
発明のBEM20では、これらのバッファと並列に、伝送先
情報を保留するステータスレジスタ206とアドレス及び
コントロール信号を保留するアドレス／コントロールレ
ジスタ207とが配設されている。これらの入出力タイミ
ングはゲートコントロール回路208により制御される。
また本実施例では、ユニット選択回路209が設けられ、
ディップ（DIP）スイッチ210によりユニット番号が設定
されるようになっている。

第３図は、上記実施例における各バスのタイムチャー
トである。第３図に示すように、本実施例のバスタイミ
ングは、ステータスライト動作と、データリード動作
と、データライト動作とが繰返され、各動作は基本的に
アドレス／コントロールサイクルとデータサイクルとで
形成されている。

第４図は、上記のタイミングに従った本実施例の処理
手順を示すフローチャートで、図（ａ）はCPUの動作を
示し、図（ｂ）は拡張バスの動作を示している。以下、
第１図，第３図及び第４図を参照しつつ実施例を説明す
る。

第４図（ａ）に示す如く、CPU10bの第１段の処理は入
出力ユニットのアドレスA10〜A8とI/Oモジュールの実装
位置のアドレスA7〜A4とを全ての拡張された入出力ユニ
ット11〜17内のBEMのステータスレジスタ206に一括して
書込むことであり、CPU10bの第２段の処理はI/Oモジュ
ールの入出力アドレスA3〜A0とコントロール信号とを指
定してデータのリード／ライト動作を行うことである。
リード／ライト等の動作の指示は、コントロール信号に
より行う CPU10bの処理に各段に対する拡張バス18の動作は、第
３図に示す如くそれぞれアドレス／コントロールサイク
ルとデータサイクルとに分かれているので、第４図
（ｂ）に示す如く、まずフローの第１段（アドレス／コ
ントロールサイクル）ではストローブ信号ＡSTROBEによ
り、BEM20のアドレス／コントロールレジスタ207に対し
てステータスレジスタ206への書込みであることを指示
しておき、次の第２段（データサイクル）でストローブ
信号ＤSTROBEにより、BEM20内のステータスレジスタ206
に、入出力ユニットのアドレスA10〜A8とI/Oモジュール
の実装位置アドレスィA7〜A4とを書込む。両方のアドレ
スA10〜A4で７ビットなので、ビットアサインは容易で
ある。

拡張された各入出力ユニット11〜17は、与えられた上
記のデータを判別することで、自らのBEM及びI/OがCPU
より指定されたか否かを確認する。BEM内のユニット選
択回路209は上記データ中のA10〜A8を常に監視してい
て、ディップスイッチ210によって決められたデータと
同一のときは、自らのユニットがCPU10bにより選択され
たことを認識し、セレクト信号SELを介して、ゲートコ
ントロールに指令を発する。同時にステータスレジスタ
206に保留されているデータA7〜A4は、当該ユニット内
の各I/Oモジュールに転送される。各I/Oモジュールも判
別回路（図示せず）を備えていて、前記データA7〜A4を
判別し、いづれか１つのI/Oモジュールは自らがCPU10b
により選択されたことを認識する。このように、CPU10b
から出力されたデータA10〜A4により、まず、ユニット
群のうち１つが選択され、更に選択されたユニット中の
１つのI/Oモジュールが選択される。

第４図（ａ）のフローの第２段でCPU10bがI/Oモジュ
ールに対して入出力処理を起こすと、基本ユニットのBE
M19は、I/Oモジュール内のチャンネルを示す入出力用ア
ドレスA3〜A0とコントロール信号（W/R,EXSEL,STATUS）
とリード／ライトデータとを拡張バスEXD7〜EXD0に時分
割で転送する。これに対応する第４図（ｂ）のフローの
第３段（アドレス／コントロールサイクル）では、スト
ローブ信号ＡSTROBEにより、拡張バスEXD7〜EXD0から入
出力アドレスA3〜A0とコントロール信号（W/R,EXSEL,ST
ATUS）とをBEM20のアドレス／コントロールレジスタ207
へ書込み、フロー第４段（データサイクル）では、スト
ローブ信号ＤSTROBEにより、拡張バスEXD7〜EXD0からリ
ード／ライトデータD7〜D0のリード／ライト動作を行
う。

アドレスストロープ信号ＡSTROBEとデータストロープ
信号ＤSTROBEは、時分割転送されるデータを区別するた
めの信号で、拡張バスEXD7〜EXD0上のデータが入出力ア
ドレスA3〜A0又はコントロール信号の場合、ＡSTROBEに
より、それらを前記アドレスコントロールレジスタ207
に書込み、データがリード／ライトデータの場合、ＤST
ROBEにより、それらを前記ステータスレジスタ206やI/O
モジュールへ読み書きを行う。

CPU10bにより選択された入出力ユニット内では、アド
レスA3〜A0及びコントロール信号をアドレスコントロー
ルレジスタ207で受ける。ビットアサインは、例えば、
筆頭ビット（７）に“0"をアサインした後ビット（６）
〜（０）にSTATUS,EXSEL,W/R,A3,A2,A1,A0を割当てれば
よい。更に、ゲートオープン信号がユニット選択回路20
9からゲートコントロール回路208へ出力されていると、
ゲートコントロール回路208は上記信号のうち、W/R及び
STATUSとデータストローブ信号ＤSTROBEをI/Oバスによ
り各I/Oモジュールに転送する。またI/O内のチャネルを
指定するアドレスA3〜A0も別なバスを介してI/Oモジュ
ールに転送される。このアドレスコントロールは、アド
レスストローブ信号ＡSTROBEにより行われる。

従って、当初に書込まれたステタースレジスタ206の
各アドレスA10〜A4と、後から送られて来た入出力アド
レスA3〜A0とを併せて、アドレスA10〜A0をI/Oモジュー
ルへ転送することになり、同時に、コントロール信号も
転送するわけである。

その後、CPUと選択されたI/Oモジュールとの間で、デ
ータストローブ信号ＤSTROBEに基づいて、リード／ライ
トデータD7〜D0の入出力が時分割に行われる。

このように、本発明の実施例では、拡張された入出力
ユニットのBEM内にステタースレジスタとアドレス／コ
ントロールレジスタを備え、拡張バスの転送方式をアド
レス及びコントロール信号とリード／ライトデータとで
時分割することにより、CPUが連携しようとする入出力
ユニット及び該力ユニット内のI/Oモジュールを示すデ
ータを、基本ユニット内のCPUから各BEM内のステタース
レジスタに一括して書込み、CPUが入出力ユニットを１
回ずつ選択する手間を省くことを可能にし、伝送路の信
号線をデータ８本及びストローブ２本の10種類とするこ
とができる。

尚、誤動に対する確認制御としてデータラインEXD0〜
EXD7のパリティチェックを行う場合には、パリティビッ
ト用の信号線を１本追加することになる。

H.発明の効果 以上構成したとおり、本発明によれば、信号線が最少
10本で動作可能なためコストが安価で、ケーブルの芯数
が少ないので自由自在なシステム設計が可能で、またフ
ィルタの挿入によりノイズマージンを向上することが容
易なPCのバス拡張方式を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図はPCのCPU
とI/Oユニットの構成図、第３図は実施例の各バスのタ
イムチャート、第４図は本発明の実施例の処理のフロー
チャートである。 10……基本ユニット、10aCPU、11〜17……拡張された入
出力ユニット、18……時分割可能な拡張バス、19,20…
…拡張モジュール、206……ステータスレジスタ、207…
…アドレス／コントロールレジスタ、210……ディップ
スイッチ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】中央処理部とI/Oモジュールを有する基本
   ユニットに、夫々複数のI/Oモジュールを有する入出力
   ユニットを複数設け、前記基本ユニットと各入出力ユニ
   ット間でパラレル伝送するプログラマブルコントローラ
   のバス拡張方式において、前記基本ユニットには、夫々
   ゲートコントロール回路によって制御されるアドレス／
   コントロールバッファ，ライトデータバッファ，リード
   データバッファ，バスレシーバ／ドライバおよびバスド
   ライバを有する拡張モジュールを接続するとともに、前
   記各入出力ユニットには、ゲートコントロール回路によ
   って制御される夫々バスドライバ／レシーバ，ライトデ
   ータバッファ，リードデータバッファ，バスレシーバお
   よび前記各ユニット番号を設定するユニット選択回路
   と、伝送先データを一括保留するステータスレジスタ
   と、アドレス及びコントロール信号を保留するアドレス
   ／コントロールレジスタと、信号が伝送される時分割バ
   スとを設け、ストローブ信号によりアドレス及びコント
   ロール信号とリード／ライトデータとを時分割して伝送
   することを特徴とするプログラマブルコントローラのバ
   ス拡張方式。