JP2669582B2 - 半導体メモリテストシステム - Google Patents

半導体メモリテストシステム

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JP2669582B2 JP4315809A JP31580992A JP2669582B2 JP 2669582 B2 JP2669582 B2 JP 2669582B2 JP 4315809 A JP4315809 A JP 4315809A JP 31580992 A JP31580992 A JP 31580992A JP 2669582 B2 JP2669582 B2 JP 2669582B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリテストシス
テムに関し、特にデイジタルコンピユータにおけるメモ
リのテストについて、デイジタルコンピユータのメモリ
をテストするためにテストデータを展開させる場合に適
用して好適なものである。
【０００２】
【従来の技術】いわゆる「ピンごとの情報」アーキテク
チヤを実施するメモリテストシステムは複数のチヤネル
を含む。各チヤネルはテスト中のデバイス（device und
er test 、ＤＵＴ）の１つの入力端に対応して接続す
る。かくしてピンごとのメモリテストシステムに含まれ
るチヤネル数は少なくともＤＵＴのテスト中に用いられ
る入力端の数と等しい。一般的にピンごとの情報メモリ
テストシステム内のすべてのチヤネルがテスト中に同時
に動作して並列にパイプライン化された構成を形成す
る。ピンごとのテストシステムが望ましいのは、テスト
データを構成して生成するときに種々のテスト体系の必
要に応じてテスト速度を向上させたり融通性を増加させ
ることができるからである。
【０００３】
【発明が解決しようとする課題】一般的にピンごとのテ
ストシステム内の各チヤネルはＤＵＴをテストする際に
適正な入力データ信号、コマンド信号及び制御信号を記
憶するメモリを有する。また各チヤネルはテスト中にＤ
ＵＴに送るための一連のアドレスパターンシーケンスを
記憶する。しかしながら一般的なチヤネルメモリはその
記憶容量に限界があるため、ＤＵＴに送る際に必要なす
べてのアドレスパターンの組合わせ及び入力データパタ
ーンの組合わせを記憶することができない。
【０００４】この問題を解決するための解決策の１つ
は、アドレスシーケンスを算法的に展開する算法アドレ
ス生成回路を用いることである。この解決策はＤＵＴの
種々のアドレスに適用される入力データ信号、コマンド
信号及び制御信号を考慮し、各信号の１つのコピーだけ
をチヤネルメモリ内に記憶する必要があるだけである。
【０００５】ピンごとのテスト形式の厳密なアーキテク
チヤにおいては１つの算法アドレス生成回路が各チヤネ
ルに必要となる。一般的に算法アドレス生成回路は同一
チツプ上にチヤネルとして存在するので、このアドレス
生成回路は最低限の中央制御だけしか要求せず、かくし
て高速度にアドレスを生成することができる。しかしな
がら各チヤネルごとに１つのアドレス生成回路を設ける
と、アドレス生成回路の消費電力が増大し、かつアドレ
ス生成回路をパツケージングする際の物理的な空間条件
が増加するという問題が生ずる。その結果アドレス生成
回路の機能を譲歩して消費電力を低減させ、かつアドレ
ス生成回路の物理的大きさを縮小させてパツケージング
する必要がある。
【０００６】テストシステムのすべてのチヤネルに共通
に単一のアドレス生成回路を使用する他の手法は消費電
力及び空間条件の問題を解決するが、テストシステムに
おけるアドレスのシーケンス化能力を厳しく制限する。
さらにすべてのチヤネルに共通に単一の算法アドレス生
成回路を有するテストシステムは種々のチヤネルにアド
レス生成回路を接続するために一段と長い制御ラインが
必要となる。一段と長い制御ラインは例えばＤＵＴに対
する望ましくない信号スキユー及びライン遅延時間の増
大という種々のテスト問題を生じさせる。
【０００７】従つて本発明の目的は高速でテストデータ
を生成してテスト中のデバイスに送ることができるメモ
リテストシステム提供することである。
【０００８】本発明の他の目的はテストデータを構成し
かつテストデータを生成してテスト中のデバイスに送る
とき、プログラムできかつ融通性を考慮するメモリテス
トシステムを提供することである。
【０００９】本発明のさらに他の目的はテストシステム
に伴うパツケージングの問題及び消費電力の増加の問題
を解決するメモリテストシステムを提供することであ
る。
【００１０】本発明のさらに他の目的はテストシステム
によつて生じた信号スキユーの問題及びライン遅延時間
の増大という問題を最小限にするか又は除去するメモリ
テストシステムを提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、複数の
入力ピンを有する形式からなる半導体メモリをテストす
るためのテストデータを提供するシステムは、概略的に
言えば、制御信号を送出するための制御手段と、該制御
手段に接続され、それからの制御信号に応答して予め決
められた手法によりテストデータを展開させるための少
なくとも１つのプリチヤネル１２と、該プリチヤネル１
２に接続され、それからテストデータを選択的に受信
し、前記複数の入力ピンのうちの対応する１つのピンに
当該テストデータを供給するための並列配置の複数のチ
ヤネル１４とを含む。前記プリチヤネルは、伝送遅延を
少なくするため、できる限り各被駆動チヤネルに近接し
て配置される。
【００１２】請求項１に係わる発明によれば、さらに、
前記プリチヤネルは、ａ）前記第１の制御信号に応答し
て初期データパターン（以下、基準データパターンと呼
ぶ）を与えるための開始手段と、ｂ）プリチヤネルを所
定の構成にするためのデータを記憶するための構成手段
と、ｃ）前記第２の相次ぐ各制御信号に応答して前記所
定の構成データによつて指定された、前記初期データパ
ターンから始まる相次ぐ生成データパターンを所定のア
ルゴリズムに従つて相次いで展開させ、その際、前記初
期データパターンのデータの異なる全ての組合せである
異なる各データパターンを反復無しに順方向シーケンス
で相次いで展開させ、その後に前記異なる各データパタ
ーンを前記順方向シーケンスとは逆のシーケンスで相次
いで展開させるための生成手段と、ｄ）前記所定の構成
に従つて前記初期データパターン及び前記各生成データ
パターンからデータを相次いで選択してテストデータを
所定のチヤネルへ分配するための選択手段とを含む。
【００１３】請求項２に係わる発明によれば、前記デー
タパターン生成手段は、線形フィードバックシフトレジ
スタから構成されている。
【００１４】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１５】図１は複数のプリチヤネル１２及び各プリ
チヤネルにより駆動される並列配置の複数のチヤネル１
４を含む本発明の概略を示す。図示のように32個のプリ
チヤネル１２の各々はそれぞれ８個のチヤネル１４に接
続されているのでチヤネル１４は合計で 256個になる。
実施例では、各プリチヤネル１２に接続されているチヤ
ネル１４の数は８個であるが、各プリチヤネル１２によ
り駆動されるチヤネル１４の数が８個より少なくても多
くてもよいことは言うまでもない。さらにテストシステ
ムにおいて用いられるプリチヤネル１２の数を32個より
少なくすることもできるし、多くすることもできる。こ
の点に関して、使用するプリチヤネル１２の総数は、各
プリチヤネル１２に接続されているチヤネル１４の合計
すなわち使用するチヤネル１４の総数に依存して決めら
れる。しかしながら、プリチヤネルの数を適正な数に選
定してテストシステムが最高速度及び最大効率で、要求
されるテストを行うことができるようにしなければなら
ない。適正な数とは、各プリチヤネル１２を対応するチ
ヤネル１４へ比較的近接した位置で接続してパツーケー
ジ（すなわち実装）できる数のことである。特にこのよ
うな近接位置での接続が望ましいのは、各チヤネル１２
をその対応するプリチヤネル１４に接続する制御ライン
の長さを制限することにより、信号スキユー及びライン
遅延問題などのテスト中に生ずる潜在的な問題を最小限
すなわち除去することができるからである。
【００１６】一般的にプリチヤネル１２は制御回路（図
示せず）によつて与えられた構成データによりプログラ
ム又はロードされる。この構成データはテスト中のデバ
イス（ＤＵＴ）のアーキテクチヤ及び実行されるべきテ
ストの要件に従つて適正にプリチヤネル１２をプログラ
ムする。また制御回路はプリチヤネル１２にロード制御
信号及び実行制御信号のような制御信号を送出する。プ
リチヤネル１２はこれらの制御信号に応答することによ
り、構成データに従つて、予め決められたシーケンスに
より入力データ信号及び又はアドレスデータ信号である
テストデータを展開させる。次にこのテストデータはチ
ヤネル１４に送出され、このチヤネル１４はテストデー
タを適正にフオーマツトに従つて並べ、テストデータの
タイミングを取り、かつテストデータを整形することに
より、例えばメモリカードのようなＤＵＴに適用する。
各チヤネル１４は２方向ピンのようなＤＵＴの入力端と
電気的に連通するのでチヤネル１４はテストデータをそ
の入力端に送出することができる。かくしてＤＵＴのテ
スト中に使用される入力ピンと少なくとも同数のチヤネ
ル１４が存在する。
【００１７】図２において各プリチヤネル１２は開始レ
ジスタ１８、カウンタ／ＬＦＳＲ（線形フイードバツク
シフトレジスタ）２０、構成レジスタ１６、プリチヤネ
ルマルチプレクサ２２、パリテイ生成回路１９及びパリ
テイ抑制レジスタ２１を含む。プリチヤネル１２に接続
されているチヤネル１４と少なくとも同数のプリチヤネ
ルマルチプレクサ２２が各プリチヤネル１２に含まれて
いる。
【００１８】制御回路は構成レジスタ１６に構成データ
をロードし、開始レジスタ１８に「基準」データパター
ンをロードする。基準データパターンはテストシーケン
スが初期化される開始点である。
【００１９】開始レジスタ１８はロード制御信号に応答
して基準データパターンをカウンタ／ＬＦＳＲ２０にロ
ードする。その後基準データパターンはカウンタ／ＬＦ
ＳＲ２０から各プリチヤネルマルチプレクサ２２に並列
に送られる。プリチヤネルマルチプレクサ２２はテスト
データとして、対応するチヤネル１４に与えなければな
らない基準データパターンのビツトを選択してＤＵＴに
適用する。プリチヤネルマルチプレクサ２２がどのビツ
トを選択すべきかに関しては構成レジスタ１６に記憶さ
れている構成デーダによつて指定される。
【００２０】カウンタ／ＬＦＳＲ２０は実行制御信号に
応答して、構成レジスタ１６に記憶されている構成デー
タによつて指定された基準データパターンを予め決めら
れたアルゴリズムに従つて変更することにより、生成デ
ータパターンを形成する。その後生成データパターンは
プリチヤネルマルチプレクサ２２に並列に送られ、この
プリチヤネルマルチプレクサ２２はテストデータとし
て、対応するチヤネル１４に与えるビツトを選択する。
次に対応するチヤネル１４はこのテストデータをＤＵＴ
に適用する。
【００２１】相次ぐ各実行制御信号の入力に対して同様
の応答動作を開始する。すなわち、カウンタ／ＬＦＳＲ
２０は、そこに記憶中の生成データパターンを予め決め
られたアルゴリズムに従つて相次いで変更し、このよう
に相次いで生成されたデータパターンはプリチヤネルマ
ルチプレクサ２２に送られてテストデータとして用いる
ビツトが選択され、これをチヤネル１４を介してＤＵＴ
に供給する。かくして生成データパターンの展開は基準
データパターンから始まり、実行制御信号の各入力毎に
順次に進行することを理解することができる。
【００２２】またパリテイ生成回路１９は基準データパ
ターン及び各生成データパターンをカウンタ／ＬＦＳＲ
２０から受け、このデータパターンのパリテイを判定す
る。その後ＤＵＴをテストする際にこのパリテイ情報が
必要になるのでプリチヤネルマルチプレクサ２２及びチ
ヤネル１４を介してＤＵＴに与えられる。一般的にパリ
テイはアドレスパターンの生成及び伝送の際の誤りを検
出するために用いられ、特にパリテイを用いて誤り訂正
符号、物理アドレス及び物理データを生成してＤＵＴに
送ることにより、このような情報を必要とするテストを
行うことができる。
【００２３】パリテイ抑制レジスタ２１は、制御回路に
よつて与えられたパリテイ抑制データパターンをプログ
ラムされ又はロードされることにより、カウンタ／ＬＦ
ＳＲ２０に含まれているデータパターンのどのビツトを
除外し、かつパリテイ生成中にどのビツトを含むべきか
を指定する。どのビツトを除外し又は含むべきかについ
ての指定はテストが実行されるための要件及びＤＵＴに
依存する。
【００２４】カウンタ／ＬＦＳＲ２０はカウンタ（アツ
プカウンタ又はダウンカウンタ）、データ循環手段（左
方向又は右方向）又は線形フイードバツクシフトレジス
タ（ＬＦＳＲ）としての機能を有することができる。構
成レジスタ１６に記憶されているデータがどの機能を実
行すべきかをカウンタ／ＬＦＳＲ２０に指定する。カウ
ンタ／ＬＦＳＲ２０がカウンタとして機能するとき、カ
ウンタ／ＬＦＳＲ２０は実行制御信号に応答してカウン
タ／ＬＦＳＲ２０に含まれている現在のデータパター
ン、基準データパターン又は生成データパターンからカ
ウントする、すなわち連続的にステツプアツプするか又
はステツプダウンする。カウンタは電気分野においては
従来の技術であるので、カウンタとして機能する際のカ
ウンタ／ＬＦＳＲ２０の実施及び回路については当該明
細書においては特に詳述しない。
【００２５】一般的にＬＦＳＲは一連の連鎖データ記憶
セルを含んでいる。記憶セルのデータは次の記憶セルに
シフトされ、１つ又は２つ以上の記憶セルからの出力信
号が直前の記憶セルにフイードバツクされる。一般的に
フイードバツクのための接続及び又は次の記憶セルへの
シフトは排他的ＯＲゲートを介して実行される。ＬＦＳ
Ｒはフイードバツク形の配列構成をもつているめ、記憶
セルが示すデータパターンのシーケンスは異なるように
作られる。従つて特定のシーケンスでデータパターンを
シフトさせて循環させるために特定のフイードバツク形
に配列させることができる。
【００２６】カウンタ／ＬＦＳＲ２０が線形フイードバ
ツクシフトレジスタとして機能するとき、カウンタ／Ｌ
ＦＳＲ２０は右シフトモード又は左シフトモードで動作
することができる。図３は右シフトモードにおけるカウ
ンタ／ＬＦＳＲ２０を示し、図４は左シフトモードにお
けるカウンタ／ＬＦＳＲ２０を示す。図３及び図４に示
すようにカウンタ／ＬＦＳＲ２０は、後述するようにシ
フト方向を逆にしてデータパターンを「順」方向又は
「逆」方向に発生しかつ配列する点を除いては、同様の
手法で右シフトモード又は左シフトモードで動作する。
【００２７】テストの最初に開始レジスタ１８がロード
制御信号に応答して基準データパターンをラツチ回路２
４にロードする。ラツチ回路２４は複数のデータ記憶セ
ル２５を有し、各データ記憶セルは例えば単一ビツトの
情報を記憶することができる。アドレス生成の場合、テ
スト中にＤＵＴの各アドレスをアクセスし易いことが望
ましく、かくしてラツチ回路２４はセルすなわちビツト
サイズを適正にしてＤＵＴの最長アドレスを記憶するこ
とが望ましい。例えば２32のアドレスを有するＤＵＴは
少なくとも32ビツト長のラツチ回路２４を必要とする。
すなわちラツチ回路は少なくとも32個のデータ記憶セル
２５を含んでいなければならない。注意すべきはラツチ
回路２４が特定のテストに必要なビツト長以上のビツト
長である場合、構成データはどのビツトをテスト中に利
用すべきかを指定することによつてデータパターンの幅
を指示する。
【００２８】上述のように基準データパターンは次の操
作のために各プリチヤネルマルチプレクサ２２に並列に
送られる。その後生成データパターンはカウンタ／ＬＦ
ＳＲ２０によつて順次展開されるが、生成データパター
ンは基準データパターンから始まる。
【００２９】特にラツチ回路２４に記憶されているデー
タパターン、基準データパターン又は生成データパター
ンは実行制御信号に応答してフイードバツクマルチプレ
クサ２６を介してゲートされることにより、フイードバ
ツクビツトを選択する。構成レジスタ１６はフイードバ
ツクマルチプレクサ２６にフイードバツク選択データを
与えるので、フイードバツクマルチプレクサ２６はラツ
チ回路２４に記憶されているデータのどのビツトをフイ
ードバツクビツトとして用いるべきかを選択し、フイー
ドバツクしてカウンタ／ＬＦＳＲ２０の動作を実行する
ことができる。例えばＤＵＴに従つてテストの際に用い
られるデータパターンの幅を指定することができるので
データパターンの最上位ビツトをフイードバツクビツト
として選択することができる。
【００３０】フイードバツクマルチプレクサ２６はＡＮ
Ｄゲート２８を介してフイードバツクビツトをフイード
バツクさせる。またＡＮＤゲート２８はフイードバツク
経路を指定する構成データを構成レジスタ１６から受け
る。この構成データはカウンタ／ＬＦＳＲ２０のフイー
ドバツク配列を効率的に制御する。特にこの構成データ
はフイードバツクシフト動作中に活動状態のフイードバ
ツクビツトによつて、ラツチ回路２４のどのビツトをシ
フトさせて反転させるかを定義しかつ制御する。この点
において、各ＡＮＤゲート２８はフイードバツクビツト
及び構成レジスタ１６から受けた構成データを用いて
「ＡＮＤ」動作を実行するので、フイードバツクビツト
及び構成データが共に活動状態、すなわち「高」レベル
状態のときＡＮＤゲート２８からの出力は活動状態にあ
る出力だけが存在する。
【００３１】複数の排他的ＯＲ（ＸＯＲ）ゲート３０は
それぞれ個々のＡＮＤゲート２８の出力及びラツチ回路
２４におけるデータ記憶セル２５からのビツトを受け、
実際にそこで２を法とした加法演算を実行する。図示の
ようにその結果は対応する排他的ＯＲゲート３０を介し
てラツチ回路２４における隣接するセルにシフトされ
る。かくして特定のデータ記憶セル２５に対応する排他
的ＯＲゲート３０がその対応するＡＮＤゲート２８から
高レベル状態の出力を受けると、そのデータ記憶セル２
５に記憶されているビツトはシフトされかつ反転され
る。しかしながら特定のデータ記憶セル２５に対応する
排他的ＯＲゲート３０がその対応するＡＮＤゲート２８
から低レベル状態の出力を受けると、そのデータ記憶セ
ル２５に記憶されているビツトは変更されずにすなわち
反転されずにシフトされる。
【００３２】有利なのは必要に応じて構成レジスタ１６
を構成データを用いてプログラムすることができるの
で、カウンタ／ＬＦＳＲ２０においては特定のテスト目
的のために種々のフイードバツク配列を実施することが
できる。例えば疑似ランダムデータパターン生成用にフ
イードバツク配列を実施することができる。データパタ
ーン列は、データパターン生成又はデータパターン変更
のための基準データパターン及びアルゴリズムが既知で
あるので疑似ランダムと言われ、各生成データパターン
は予測可能である。疑似ランダムデータパターン列は実
際におけるメモリ使用の不規則性をシミユレートし、一
段と規則的なテストシーケンスによつては発見できない
障害を刺激する。
【００３３】好適な実施例においてカウンタ／ＬＦＳＲ
２０におけるフイードバツク配列は原始根をもつ原始多
項式に従つてプログラムされる。この多項式は体に全く
根をもたない。この文脈において「体」とは数学的概念
であり、当該明細書の場合、体は２を法とした加算及び
乗算の演算について２進数「０」及び「１」で与えられ
る集合のことを言う。原始根をもつ原始多項式から求め
られるフイードバツク配列は疑似ランダムデータパター
ン列のためのものであり、この疑似ランダムデータパタ
ーン列においては、ある一定の幅をもつ個々のデータパ
ターンのうちのいずれか１つが反復される前に、すべて
ゼロのデータパターンを除いて、一定の幅をもつ所与の
データパターンについてのすべてのデータパターンが生
成される。一般的には「コード化及び情報理論（198
0）」及び米国特許第 4,959,832号を参照。さらに周知
のようにデータパターンのすべての幅はそれに対応する
原始根をもつ原始多項式を有することを理解すべきであ
る。
【００３４】一般的に原始根をもつ原始多項式に従つて
左シフト動作を実行するためには、データパターンの最
上位ビツトがフイードバツクビツトとして用いられかつ
フイードバツクを受けるデータパターンのビツトが多項
式によつて示されるようにカウンタ／ＬＦＳＲ２０のフ
イードバツクが配列される。特に多項式のうち最大の指
数値を有する項がデータパターンの幅に対応するが、こ
の最大の指数値はフイードバツク配列の目的の際に無視
される。多項式の残りの項の指数はフイードバツクを受
けるデータパターンのビツトに対応する。
【００３５】例えば４ビツト幅の基準データパターンが
「0001」と仮定すると、図５は４ビツト幅のデータパタ
ーンが必要であるとき、カウンタ／ＬＦＳＲ２０が原始
根をもつ原始多項式に従つて左シフトモードにおいて動
作するために必要なフイードバツク配列を示す。特に必
要とされる多項式は次式（１）の通りである。
【００３６】
【数１】
【００３７】上述のように左シフト動作中に必要に応じ
てデータパターンにゼロが与えられる。項「ｘ4 」は最
大の指数値である「４」を有し、この「４」は４ビツト
幅のデータパターンに対応するが、この項はフイードバ
ツク配列の際に無視される。残りの項の指数、すなわち
「ｘ1 」及び「ｘ0 」はビツト「１」及びビツト「０」
にそれぞれ対応し、これらのビツトはフイードバツクを
受けるデータパターンのビツトである。
【００３８】図６はこのような基準データパターン及び
フイードバツク配列によりプログラムされたカウンタ／
ＬＦＳＲ２０によつて展開された生成データパターンを
示す。この図を見ると、異なるデータパターンのうちの
いずれか１つのパターンが反復される前に、すべてゼロ
のデータパターンを除いて、４ビツト幅の基準データパ
ターンに対してすべての異なる組合せである１５のデー
タパターンが生成されることが判るであろう。
【００３９】さらにカウンタ／ＬＦＳＲ２０が疑似ラン
ダムデータパターン列を算法的に生成する能力は、それ
が疑似ランダムデータパターン進行テストを考慮するの
で非常に望ましく、左シフトモード又は右シフトモード
において生成データパターンを「順」方向及び「逆」方
向に配列するように機能する能力と結合される。すなわ
ち左シフトモードで動作させることによつて、反復せず
に「順」方向の疑似ランダムデータパターン列に基準デ
ータパターンのすべてのデータパターンが生成され、ま
た「逆」方向の疑似ランダムデータパターン列にすべて
のデータパターンを生成することもできる。「逆」方向
の疑似ランダムデータパターン列は右シフトモードで動
作するので「順」方向の疑似ランダムデータパターン列
とは全く反対である。この点において、「順」方向又は
「逆」方向であるとき左シフトモード又は右シフトモー
ドを基準とすることは任意の指定であることを理解すべ
きであり、疑似進行テストを許容するためにデータパタ
ーンを既知のシーケンスで生成し、かつこの既知のシー
ケンスとは逆のシーケンスにデータパターンを生成する
こともできることを理解することは重要である。
【００４０】一般的に原始根をもつ原始多項式に従つて
右シフト動作を実行させるために、データパターンの最
下位ビツトがフイードバツクビツトとして用いられ、か
つフイードバツクを受けるデータパターンのビツトが多
項式によつて示されるようにカウンタ／ＬＦＳＲ２０は
配列される。特に原始多項式のうち最低の指数値を有す
る項はフイードバツク配列の目的の際に無視され、フイ
ードバツクを受けるデータパターンの各ビツトは多項式
の残りの各項の指数から「１」を引いた結果に対応す
る。
【００４１】特に図７は上述のように原始根をもつ原始
多項式に従つてカウンタ／ＬＦＳＲ２０が右シフトモー
ドにおいて実行するために必要なフイードバツク配列を
示す。図示のように右シフト動作中に必要に応じてデー
タパターンにゼロが与えられる。最下位ビツト、すなわ
ちビツト「０」はフイードバツクビツトとして用いら
れ、最低の指数値を有する多項式の項「ｘ0 」はフード
バツク配列の際に無視される。残りの各項、すなわち
「ｘ4 」及び「ｘ1 」の指数から「１」を引くとフイー
ドバツクを受けるデータパターンはビツト「３」及びビ
ツト「０」になる。図８はこのようなフイードバツク配
列によりプログラムされたカウンタ／ＬＦＳＲ２０によ
つて展開された生成データパターンを示す。注意すべき
は４ビツト幅のデータパターンについての個々のデータ
パターンのすべては反復せずに図６に示すデータパター
ンのシーケンスとは逆方向、すなわち逆のシーケンスに
生成される。
【００４２】他の例として図９（Ａ）及び（Ｂ）は次式
（２）に示すように、原始根をもつ要求された原始多項
式を有する５ビツト幅データパターンを操作する際に必
要なフツードバツク配列を示す。
【００４３】
【数２】
【００４４】図９（Ａ）は左シフト動作に必要なフイー
ドバツク配列を示す。データパターンの最上位ビツトで
あるビツト「４」はフイードバツクビツトとして用いら
れ、動作中に必要に応じてデータパターンにゼロが与え
られる。図示のように残りの各項、すなわち「ｘ2 」及
び「ｘ0 」の指数に対応するビツトによつてフイードバ
ツクを受ける。特にビツト「２」及びビツト「０」はフ
イードバツクを受ける。
【００４５】図９（Ｂ）は右シフト動作に必要なフイー
ドバツク配列を示す。最下位ビツトであるビツト「０」
はフイードバツクビツトとして用いられ、多項式のうち
最低の指数値を有する項「ｘ0 」はフイードバツク配列
の際に無視される。残りの各項「ｘ5 」及び「ｘ2 」の
指数から「１」を引くとフイードバツクを受けるデータ
パターンはビツト「４」及びビツト「１」になる。
【００４６】さらに図１０はすべてがゼロのデータパタ
ーンを生成することを考慮する際に用いることができる
回路を示す。比較回路３２は開始レジスタ１８及びカウ
ンタ／ＬＦＳＲ２０の出力を受けて比較する。比較回路
３２はカウンタ／ＬＦＳＲ２０によつて展開された生成
データパターンが基準データパターンと同一であるかを
判定するとき、ゼロ出力回路３４はカウンタ／ＬＦＳＲ
２０内の生成データパターンを強制的にすべてゼロにす
る。さらにすべてゼロのデータパターンが生成されたと
き、次のロード制御信号を１サイクル遅らせて開始レジ
スタ１８に送るように制御回路をプログラムすることが
できる。かくしていかなるデータパターンをもスキツプ
させずに予め決められたシーケンスでゼロデータパター
ンを生成することができる。
【００４７】カウンタ／ＬＦＳＲ２０がデータ循環手段
として機能するとき、構成レジスタ１６に記憶されてい
る構成データは、ラツチ回路２４に記憶されているデー
タパターンのどのビツトをフイードバツクビツトとして
選択するべきかをプリチヤネルマルチプレクサ２２に指
定する。次にこのフイードバツクビツトはＡＮＤゲート
２８を介してフイードバツクされ、このＡＮＤゲート２
８は循環動作の際に必要なフイードバツク経路を指定す
る機能を有する。次にＡＮＤゲート２８の出力はラツチ
回路２４の対応するデータ記憶セル２５に与えられる。
【００４８】さらに本発明によると複数のプリチヤネル
１２及び複数のチヤネル１４はそれぞれＤＵＴの同一の
入力ピンと電気的に連通することができる。例えばある
プリチヤル１２はＤＲＡＭをテストする際にアドレスデ
ータを生成し、他のプリチヤネルはＤＲＡＭのリフレツ
シユ要件にカウントを与えるようにテストシステムを設
計することができる。各プリチヤル１２は対応するチヤ
ネル１４にデータを送出し、各チヤネル１４はＤＲＡＭ
の同一の入力ピンに接続される。
【００４９】さらに本発明は２つ又は３つ以上のチヤネ
ル１４により実行され得、各チヤネルは独立したプリチ
ヤネル１２によつてデータを与えられ、それぞれが一緒
に多重化されてＤＵＴの入力ピンに個別のテストデータ
シーケンスを展開させる。かくして本発明はメモリテス
トシステムにかなりの柔軟性を与えることを当業者は理
解することができる。
【００５０】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成について種々の変更を加えてもよ
い。
【００５１】
【発明の効果】上述のように本発明によれば、チヤネル
に接続するプリチヤネルの数をチヤネルに密接に接続で
きかつパツケージングできる数に適正に制限することに
よつて、テストシステムは最高速度及び最大効率で要求
されたテストを実行することができると共に、信号スキ
ユー及びライン遅延問題などのテスト中に生ずる問題を
簡易かつ確実に除去することができる。
【図面の簡単な説明】
【図１】図１は本発明により接続されたプリチヤネル及
びチヤネルを示すブロツク図である。
【図２】図２は本発明によるプリチヤネルを示すブロツ
ク図である。
【図３】図３は本発明による、右シフトモードにおける
カウンタ／ＬＦＳＲを示すブロツク図である。
【図４】図４は本発明による、左シフトモードにおける
カウンタ／ＬＦＳＲを示すブロツク図である。
【図５】図５は４ビツト幅データパターンについて原始
根をもつ原始多項式に従つて左シフト動作を実施する際
に用いられるフイードバツク配列を示す略線図である。
【図６】図６は本発明による、左シフトモードにおいて
生成されたデータパターンのシーケンスを示す略線図で
ある。
【図７】図７は４ビツト幅データパターンについて原始
根をもつ原始多項式に従つて右シフト動作を実施する際
に用いられるフイードバツク配列を示す略線図である。
【図８】図８は本発明による、右シフトモードにおいて
生成されたデータパターンのシーケンスを示す略線図で
ある。
【図９】図９（Ａ）及び（Ｂ）は４ビツト幅データパタ
ーンについて原始根をもつ原始多項式に従つて用いられ
るフイードバツク配列を示す略線図である。
【図１０】図１０はすべてゼロのデータパターンを生成
することを考慮する回路をもつプリチヤネルを示すブロ
ツク図である。
【符号の説明】
１２……プリチヤネル、１４……チヤネル、１６……構
成レジスタ、１８……開始レジスタ、１９……パリテイ
生成回路、２０……カウンタ／ＬＦＳＲ、２１……パリ
テイ抑制回路、２２……プリチヤネルマルチプレクサ、
２４……ラツチ回路、２５……データ記憶セル、２６…
…フイードバツクマルチプレクサ、２８……ＡＮＤゲー
ト、３０……排他的ＯＲゲート、３２……比較回路、３
４……ゼロ検出回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・ジヨセフ・ボシユ アメリカ合衆国、ニユーヨーク州12533、 ホープウエル・ジヤンクシヨン、インス ブルツク・ブラバード 39番地 (72)発明者 ケビン・チヤールズ・ガワー アメリカ合衆国、ニユーヨーク州12590、 ワツピンガー・フオールズ、チエルシ ー・ケイ 213番地 (72)発明者 トーマス・ミツチエル アメリカ合衆国、ニユーヨーク州12518、 コーンウオール、マイン・ヒル・ロード ボツクス237（番地なし) (56)参考文献 特開 昭53−60122（ＪＰ，Ａ) 特開 昭51−99439（ＪＰ，Ａ) 特開 昭58−1894（ＪＰ，Ａ) 実開 平２−55331（ＪＰ，Ｕ) ＩＢＭ ＪＯＵＲＮＡＬ ＯＦ ＲＥ ＳＥＡＲＣＨ ＡＮＤ ＤＥＶＥＬＯＰ ＭＥＮＴ，ＶＯＬ．34，ＮＯ．２／３, 1990，Ｐ．260−275，Ｃ．Ｗ．ＲＯＤＲ ＩＧＵＥＳ ＡＮＤ Ｄ．Ｅ．ＨＯＦＦ ＭＡＮ，“ＴＨＥ ＤＥＶＥＬＯＰＭＥ ＮＴ ＯＦ ＵＬＴＲＡ−ＨＩＧＨ−Ｆ ＲＥＱＵＥＮＣＹ ＶＬＳＩ ＤＥＶＩ ＣＥ ＴＥＳＴ ＳＹＳＴＥＭＳ" 1989 ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ ＣＯＮＦＥＲＥＮＣＥ，ＩＥ ＥＥ，1989−８−29，Ｐ．558−566, Ｓ．ＫＩＫＵＣＨＩ ＥＴ ＡＬ，“Ａ 250ＭＨＺ ＳＨＡＲＥＤ−ＲＥＳＯ ＵＲＣＥ ＶＬＳＩ ＴＥＳＴ ＳＹＳ ＴＥＭ ＷＩＴＨ ＨＩＧＨ ＰＩＮ ＭＥＭＯＲＹ ＴＥＳＴ ＣＡＰＡＢＩ ＬＩＴＹ"

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも第１及び第２の制御信号を供給
    するための制御手段と、該制御信号に応答して所定のア
    ルゴリズムによりテストデータを展開させるための少な
    くとも１つのプリチヤネルと、該プリチヤネルに接近し
    て接続されテストデータを選択的に受信し、被テスト半
    導体メモリの対応する１つの入力ピンを駆動するための
    並列配置の複数のチヤネルとを含み、複数の入力ピンを
    有する被テスト半導体メモリへテストデータを提供する
    システムであって、前記プリチヤネルは、 前記第１の制御信号に応答して初期データパターンを与
    えるための開始手段と、 プリチヤネルを所定の構成にするためのデータを記憶す
    るための構成手段と、 前記第２の相次ぐ各制御信号に応答して前記所定の構成
    データによつて指定された、前記初期データパターンか
    ら始まる相次ぐ生成データパターンを所定のアルゴリズ
    ムに従つて相次いで展開させ、その際、前記初期データ
    パターンのデータの異なる全ての組合せである異なる各
    データパターンを反復無しに順方向シーケンスで相次い
    で展開させ、その後に前記異なる各データパターンを前
    記順方向シーケンスとは逆のシーケンスで相次いで展開
    させるための生成手段と、 前記所定の構成に従つて前記初期データパターン及び前
    記各生成データパターンからデータを相次いで選択して
    テストデータを所定のチヤネルへ分配するための選択手
    段と、 を具備することを特徴とするシステム。
  2. 【請求項２】前記生成手段が線形フィードバックレジス
    タであることを特徴とする請求項１に記載のシステム。
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US07/810007 1991-12-18

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