JPH07325126A - 順序回路テスト方法 - Google Patents
順序回路テスト方法Info
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- JPH07325126A JPH07325126A JP7155534A JP15553495A JPH07325126A JP H07325126 A JPH07325126 A JP H07325126A JP 7155534 A JP7155534 A JP 7155534A JP 15553495 A JP15553495 A JP 15553495A JP H07325126 A JPH07325126 A JP H07325126A
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- circuit
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G—PHYSICS
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318392—Generation of test inputs, e.g. test vectors, patterns or sequences for sequential circuits
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- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 高いフォールトカバレージで、ＲＡＭを含む
順序回路をテストする。 【構成】 まず、回路に対して入力される少なくとも一
つのテストベクトルシーケンスが生成される。このテス
トベクトルは、入力された場合に、埋め込みＲＡＭの前
段において故障を励起し、その故障の効果がＲＡＭを通
じてその回路の主要出力のうちの少なくとも一つに伝播
されるように生成される。ベクトルシーケンスは、埋め
込みＲＡＭの後段に位置するノードにおいて故障を励起
する論理値を埋め込みＲＡＭを通じて伝播させ、その故
障の効果をその回路の主要出力のうちの少なくとも一つ
宛に伝播させる。回路出力に対して伝播させられた故障
の効果は（それが存在する場合には）、故障が存在しな
い条件下における回路応答を表す一群のリファレンス値
と比較される。回路出力に対して伝播させられた故障の
効果とリファレンス値との間の差異は、故障状態を表し
ている。
順序回路をテストする。 【構成】 まず、回路に対して入力される少なくとも一
つのテストベクトルシーケンスが生成される。このテス
トベクトルは、入力された場合に、埋め込みＲＡＭの前
段において故障を励起し、その故障の効果がＲＡＭを通
じてその回路の主要出力のうちの少なくとも一つに伝播
されるように生成される。ベクトルシーケンスは、埋め
込みＲＡＭの後段に位置するノードにおいて故障を励起
する論理値を埋め込みＲＡＭを通じて伝播させ、その故
障の効果をその回路の主要出力のうちの少なくとも一つ
宛に伝播させる。回路出力に対して伝播させられた故障
の効果は（それが存在する場合には）、故障が存在しな
い条件下における回路応答を表す一群のリファレンス値
と比較される。回路出力に対して伝播させられた故障の
効果とリファレンス値との間の差異は、故障状態を表し
ている。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも一つの埋め
込みＲＡＭを有する順序回路のテスト技法に関する。
込みＲＡＭを有する順序回路のテスト技法に関する。
【０００２】
【従来の技術】従来、一つあるいは複数個の、フリップ
フロップなどのシーケンシャル（順序）デバイスを有す
る回路は、その回路に対し、その主要入力から、単一あ
るいは複数個のテストベクトルシーケンスを供給し、そ
の回路の出力において応答を観測することによってテス
トされてきた。テストベクトルは、そのテストベクトル
がその回路に対して供給された場合に、注目している単
一あるいは複数個の選択されたノードにおいて（「０縮
退故障」あるいは「１縮退故障」などの）故障を励起す
るように生成される。例えば、選択されたノードに０縮
退故障が存在する場合には、テストベクトルシーケンス
は論理「１」をその選択されたノードに存在させる。こ
のようにして、０縮退故障は、その選択されたノードに
論理「１」ではなく論理「０」を出現させるように機能
する。
フロップなどのシーケンシャル（順序）デバイスを有す
る回路は、その回路に対し、その主要入力から、単一あ
るいは複数個のテストベクトルシーケンスを供給し、そ
の回路の出力において応答を観測することによってテス
トされてきた。テストベクトルは、そのテストベクトル
がその回路に対して供給された場合に、注目している単
一あるいは複数個の選択されたノードにおいて（「０縮
退故障」あるいは「１縮退故障」などの）故障を励起す
るように生成される。例えば、選択されたノードに０縮
退故障が存在する場合には、テストベクトルシーケンス
は論理「１」をその選択されたノードに存在させる。こ
のようにして、０縮退故障は、その選択されたノードに
論理「１」ではなく論理「０」を出現させるように機能
する。
【０００３】選択された各々のノードにおいて故障状態
を単に励起することは、一般にはテスト目的には不充分
である。なぜなら、選択された単一あるいは複数個のノ
ードにおける故障は回路の主要出力からは観測され得な
いからである。言い換えれば、選択されたノードにおい
て故障が励起されたとしても、順序回路の一次出力にお
ける信号は、その故障に応答して変化はしない。よっ
て、適切なテストのためには、テストベクトルシーケン
スが注目している各々のノードにおいて故障を励起しな
ければならず、かつ、故障の検出を可能にするために、
故障による効果を順序回路の主要出力のうちの一つに対
して伝播しなければならない。
を単に励起することは、一般にはテスト目的には不充分
である。なぜなら、選択された単一あるいは複数個のノ
ードにおける故障は回路の主要出力からは観測され得な
いからである。言い換えれば、選択されたノードにおい
て故障が励起されたとしても、順序回路の一次出力にお
ける信号は、その故障に応答して変化はしない。よっ
て、適切なテストのためには、テストベクトルシーケン
スが注目している各々のノードにおいて故障を励起しな
ければならず、かつ、故障の検出を可能にするために、
故障による効果を順序回路の主要出力のうちの一つに対
して伝播しなければならない。
【０００４】
【発明が解決しようとする課題】上述された従来技術に
係るテスト技法は大多数の順序回路に関して効果的に機
能するが、単一あるいは複数個の埋め込みＲＡＭを有す
る順序回路に関しては適切に機能しない。実際、従来技
術に係る技法は、埋め込みＲＡＭを通じて、そのＲＡＭ
の後段に位置する故障を励起するために必要とされる論
理値を伝播させることができない。さらに、従来技術に
係る技法は、前段のノードにおける故障の効果を埋め込
みＲＡＭを通じて順序回路の主要出力まで伝播させるこ
ともできない。従って、埋め込みＲＡＭを有する大部分
の順序回路は、回路全体がその性質として純粋に順序的
であるように見えるようにする目的でテストの間だけ各
々のＲＡＭをテスト対象からはずすことによってテスト
されている。この方法の欠点は、フォールトカバレージ
の度合（すなわち、検出されうる故障の割合）が低くな
りがちであることである。回路テストの間に埋め込みＲ
ＡＭをテスト対象からはずすことは、検出されるために
は埋め込みＲＡＭを通じて伝播されなければならない種
類の故障の検出を妨げる。
係るテスト技法は大多数の順序回路に関して効果的に機
能するが、単一あるいは複数個の埋め込みＲＡＭを有す
る順序回路に関しては適切に機能しない。実際、従来技
術に係る技法は、埋め込みＲＡＭを通じて、そのＲＡＭ
の後段に位置する故障を励起するために必要とされる論
理値を伝播させることができない。さらに、従来技術に
係る技法は、前段のノードにおける故障の効果を埋め込
みＲＡＭを通じて順序回路の主要出力まで伝播させるこ
ともできない。従って、埋め込みＲＡＭを有する大部分
の順序回路は、回路全体がその性質として純粋に順序的
であるように見えるようにする目的でテストの間だけ各
々のＲＡＭをテスト対象からはずすことによってテスト
されている。この方法の欠点は、フォールトカバレージ
の度合（すなわち、検出されうる故障の割合）が低くな
りがちであることである。回路テストの間に埋め込みＲ
ＡＭをテスト対象からはずすことは、検出されるために
は埋め込みＲＡＭを通じて伝播されなければならない種
類の故障の検出を妨げる。
【０００５】よって、高いフォールトカバレージを可能
にする、ＲＡＭを含む順序回路をテストする技法が求め
られている。
にする、ＲＡＭを含む順序回路をテストする技法が求め
られている。
【０００６】
【課題を解決するための手段】本発明の望ましい実施例
に従って、前述されている欠点を有さない、埋め込みＲ
ＡＭを有する回路をテストするための方法が記述され
る。本発明に係るテスト方法においては、まず、回路に
対して適用される少なくとも一つのテストベクトルシー
ケンスが生成される。このテストベクトルは、適用され
た場合に、埋め込みＲＡＭの前段において故障を励起
し、その故障の影響がＲＡＭを通じてその回路の主要出
力のうちの少なくとも一つに対して伝播されるように生
成される。ベクトルシーケンスは、埋め込みＲＡＭの後
段に位置するノードにおいて故障を励起する論理値を埋
め込みＲＡＭを通じて伝播させ、その故障の効果をその
回路の主要出力のうちの少なくとも一つ宛に伝播させ
る。回路出力に対して伝播させられた故障の効果は（そ
れが存在する場合には）、故障が存在しない条件下にお
ける回路応答を表わす一群のリファレンス値と比較され
る。回路出力に対して伝播させられた故障の効果とリフ
ァレンス値との間の差異は、故障状態を表している。
に従って、前述されている欠点を有さない、埋め込みＲ
ＡＭを有する回路をテストするための方法が記述され
る。本発明に係るテスト方法においては、まず、回路に
対して適用される少なくとも一つのテストベクトルシー
ケンスが生成される。このテストベクトルは、適用され
た場合に、埋め込みＲＡＭの前段において故障を励起
し、その故障の影響がＲＡＭを通じてその回路の主要出
力のうちの少なくとも一つに対して伝播されるように生
成される。ベクトルシーケンスは、埋め込みＲＡＭの後
段に位置するノードにおいて故障を励起する論理値を埋
め込みＲＡＭを通じて伝播させ、その故障の効果をその
回路の主要出力のうちの少なくとも一つ宛に伝播させ
る。回路出力に対して伝播させられた故障の効果は（そ
れが存在する場合には）、故障が存在しない条件下にお
ける回路応答を表わす一群のリファレンス値と比較され
る。回路出力に対して伝播させられた故障の効果とリフ
ァレンス値との間の差異は、故障状態を表している。
【０００７】
［一般的な回路記述］図１は、単一あるいは複数個の順
序（シーケンシャル）素子（例えばフリップフロップ）
１２と、単一あるいは複数個の非順序論理素子１４とか
ら構成されている順序回路１０を示している。前記非順
序論理素子１４は、回路の機能に依存して、ＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲあるいはＸＯＲゲートもしくはコ
ンパレータである。さらに、図１に示されている順序回
路１０は、データをストアするための少なくとも一つの
埋め込みランダムアクセスメモリ（ＲＡＭ）１６を有し
ている。図１においては単一のＲＡＭ１６のみが示され
ているが、回路はこの種のＲＡＭを複数個含み得る。
序（シーケンシャル）素子（例えばフリップフロップ）
１２と、単一あるいは複数個の非順序論理素子１４とか
ら構成されている順序回路１０を示している。前記非順
序論理素子１４は、回路の機能に依存して、ＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲあるいはＸＯＲゲートもしくはコ
ンパレータである。さらに、図１に示されている順序回
路１０は、データをストアするための少なくとも一つの
埋め込みランダムアクセスメモリ（ＲＡＭ）１６を有し
ている。図１においては単一のＲＡＭ１６のみが示され
ているが、回路はこの種のＲＡＭを複数個含み得る。
【０００８】ＲＡＭ１６は、一組のアドレスラインＡ0
−Ａn（ここで、ｎはゼロより大きい整数）、一組の入
力データラインＤ0−Ｄm（ｍはゼロより大きい整数）、
一組の出力ラインＯ0−Ｏm、および読み出し／書き込み
（Ｒ／Ｗ）ラインを有している。論理「０」信号が読み
出し／書き込みラインＲ／Ｗ上に供給されると、ＲＡＭ
１６は書き込み動作を開始する。書き込み動作中、デー
タラインＤ0−Ｄm上のデータ値がＲＡＭ内のストレージ
セル（図示せず）列に書き込まれる。その列の最初のセ
ルの位置は、アドレスラインＡ0−Ａn上のアドレス値に
よって与えられる。論理「１」信号が読み出し／書き込
みラインＲ／Ｗ上に供給されると、ＲＡＭ１６は読み出
し動作を開始する。読み出し動作中、アドレスラインＡ
0−Ａn上のアドレス値の位置にその最初のセルが位置し
ているストレージセル列にストアされていたデータ値
が、出力ラインＯ0−Ｏm上に出力される。出力ラインＯ
0−Ｏm上に現れるデータ値は、次の読み出し動作が発生
するまではそのまま存在しつつける。
−Ａn（ここで、ｎはゼロより大きい整数）、一組の入
力データラインＤ0−Ｄm（ｍはゼロより大きい整数）、
一組の出力ラインＯ0−Ｏm、および読み出し／書き込み
（Ｒ／Ｗ）ラインを有している。論理「０」信号が読み
出し／書き込みラインＲ／Ｗ上に供給されると、ＲＡＭ
１６は書き込み動作を開始する。書き込み動作中、デー
タラインＤ0−Ｄm上のデータ値がＲＡＭ内のストレージ
セル（図示せず）列に書き込まれる。その列の最初のセ
ルの位置は、アドレスラインＡ0−Ａn上のアドレス値に
よって与えられる。論理「１」信号が読み出し／書き込
みラインＲ／Ｗ上に供給されると、ＲＡＭ１６は読み出
し動作を開始する。読み出し動作中、アドレスラインＡ
0−Ａn上のアドレス値の位置にその最初のセルが位置し
ているストレージセル列にストアされていたデータ値
が、出力ラインＯ0−Ｏm上に出力される。出力ラインＯ
0−Ｏm上に現れるデータ値は、次の読み出し動作が発生
するまではそのまま存在しつつける。
【０００９】順序回路１０の設計に依存して、ＲＡＭ１
６は、ＲＡＭへの信号とＲＡＭからの信号とのタイミン
グが同期していないように非同期で動作する場合があ
る。この種の非同期動作は、ＲＡＭ１６のアドレスライ
ンＡ0−Ａn、および入力データラインＤ0−Ｄmに対し
て、信号が、順序素子１２、非順序素子１４、あるいは
順序回路１０の単一あるいは複数個のプライマリ入力Ｐ
Ｉ0−ＰＩk（ｋは１以上の整数）などのいずれかから直
接供給されることによって実現される。同様に、ＲＡＭ
１６が非同期で動作している場合には、データ出力ライ
ンＯ0−Ｏmの各々は、単一あるいは複数個の順序素子１
２、非順序素子１４、あるいは順序回路１０のプライマ
リ出力ＰＯ0−ＰＯj（ｊは１以上の整数）などに対して
直接接続されている。
６は、ＲＡＭへの信号とＲＡＭからの信号とのタイミン
グが同期していないように非同期で動作する場合があ
る。この種の非同期動作は、ＲＡＭ１６のアドレスライ
ンＡ0−Ａn、および入力データラインＤ0−Ｄmに対し
て、信号が、順序素子１２、非順序素子１４、あるいは
順序回路１０の単一あるいは複数個のプライマリ入力Ｐ
Ｉ0−ＰＩk（ｋは１以上の整数）などのいずれかから直
接供給されることによって実現される。同様に、ＲＡＭ
１６が非同期で動作している場合には、データ出力ライ
ンＯ0−Ｏmの各々は、単一あるいは複数個の順序素子１
２、非順序素子１４、あるいは順序回路１０のプライマ
リ出力ＰＯ0−ＰＯj（ｊは１以上の整数）などに対して
直接接続されている。
【００１０】ＲＡＭ１６への信号とＲＡＭ１６からの信
号とが同期がとれている場合には、ＲＡＭ１６は非同期
ではなく同期動作を行なう。ＲＡＭ１６の同期動作を実
現するためには、（破線で示されている）一群のフリッ
プフロップ１８の各々が、それぞれアドレスラインＡ0
−Ａnの各々とデータラインＤ0−Ｄmの各々のそれぞれ
前に配置される。さらに、フリップフロップ１９が、Ｒ
ＡＭ１６の読み出し／書き込みラインＲ／Ｗの前に配置
される。加えて、ＲＡＭ１６の同期動作のために、ＲＡ
Ｍ１６の出力ラインＯ0−Ｏmの各々の前に一群のフリッ
プフロップ２０の各々が配置される。ＲＡＭ１６の同期
動作の間、フリップフロップ１８、１９および２０は、
ＲＡＭとの間の信号の同期をとるために、単一のクロッ
ク（図示せず）からの共通のクロックパルスによって同
時にクロックがかけられる。フリップフロップ１８およ
び２０に対して同時にクロックがかけられた場合に発生
しうる競合条件を回避するために、（破線で示された）
遅延素子が、ＲＡＭ１６の出力ラインＯ0−Ｏmの各々の
フリップフロップ２０の各々の前にそれぞれ挿入され
る。あるいは、遅延素子２２の必要性を回避するため
に、読み出し／書き込みフリップフロップ１９に対して
フリップフロップ１８および２０とは別個にクロックが
かけられる。
号とが同期がとれている場合には、ＲＡＭ１６は非同期
ではなく同期動作を行なう。ＲＡＭ１６の同期動作を実
現するためには、（破線で示されている）一群のフリッ
プフロップ１８の各々が、それぞれアドレスラインＡ0
−Ａnの各々とデータラインＤ0−Ｄmの各々のそれぞれ
前に配置される。さらに、フリップフロップ１９が、Ｒ
ＡＭ１６の読み出し／書き込みラインＲ／Ｗの前に配置
される。加えて、ＲＡＭ１６の同期動作のために、ＲＡ
Ｍ１６の出力ラインＯ0−Ｏmの各々の前に一群のフリッ
プフロップ２０の各々が配置される。ＲＡＭ１６の同期
動作の間、フリップフロップ１８、１９および２０は、
ＲＡＭとの間の信号の同期をとるために、単一のクロッ
ク（図示せず）からの共通のクロックパルスによって同
時にクロックがかけられる。フリップフロップ１８およ
び２０に対して同時にクロックがかけられた場合に発生
しうる競合条件を回避するために、（破線で示された）
遅延素子が、ＲＡＭ１６の出力ラインＯ0−Ｏmの各々の
フリップフロップ２０の各々の前にそれぞれ挿入され
る。あるいは、遅延素子２２の必要性を回避するため
に、読み出し／書き込みフリップフロップ１９に対して
フリップフロップ１８および２０とは別個にクロックが
かけられる。
【００１１】従来、順序回路１０のテストは、回路１０
に対してプライマリ入力ＰＩ0−ＰＩkからテストベクト
ルシーケンスを供給し、そのテストベクトルに応答して
生成された信号をプライマリ出力ＰＯ0−ＰＯjにおいて
観測することによって実行されてきた。プライマリ出力
における応答信号は、故障無しの条件に対応するリファ
レンス信号の組と比較される。回路１０のプライマリ出
力ＰＯ0−ＰＯjにおいて実際に観測された信号とリファ
レンス信号との間に差異が存在する場合には、故障が存
在することになる。選択されたノードに故障を励起する
テストベクトルシーケンスを生成し、その値を順序回路
１０のプライマリ出力ＰＯ0−ＰＯjのうちの一つに対し
て伝播させる方法は種々存在する。公知の技法の一つ
は、W. T. ChengらによるComputer誌第２２巻第４３−
４９ページ（１９８９年４月）に掲載された"Gentest:
An Automated Test Generation System for Sequential
Circuits"に記述されているＢＡＣＫアルゴリズムを用
いている。ＢＡＣＫアルゴリズムを用いてテストベクト
ルの生成を行なうために、目的とするノードと回路１０
のプライマリ出力との間の伝播経路が設定される。伝播
経路が設定されると、故障値を経路中の最終ノードから
プライマリ出力に伝播させるために必要とされるテスト
シーケンス中の最終ベクトルが決定される。通常、ベク
トル値は、プライマリ出力から故障経路中の最終ノード
へ故障シーケンスを逆向きに計算することによって決定
される。その後、最後から２番目のノードから最終ノー
ドへ故障値を伝播させるために必要とされる、シーケン
ス中の最後から２番目のテストベクトルが決定される。
最終ベクトルと同様、最後から２番目のベクトルは、最
終ノードから最後から２番目のノードへ故障シーケンス
を逆向きに計算することによって決定される。このプロ
セスは、故障経路中でプライマリ入力から最初のノード
へ値を伝播させるために必要とされる、シーケンス中の
最初のテストベクトルが設定されるまで反復される。
に対してプライマリ入力ＰＩ0−ＰＩkからテストベクト
ルシーケンスを供給し、そのテストベクトルに応答して
生成された信号をプライマリ出力ＰＯ0−ＰＯjにおいて
観測することによって実行されてきた。プライマリ出力
における応答信号は、故障無しの条件に対応するリファ
レンス信号の組と比較される。回路１０のプライマリ出
力ＰＯ0−ＰＯjにおいて実際に観測された信号とリファ
レンス信号との間に差異が存在する場合には、故障が存
在することになる。選択されたノードに故障を励起する
テストベクトルシーケンスを生成し、その値を順序回路
１０のプライマリ出力ＰＯ0−ＰＯjのうちの一つに対し
て伝播させる方法は種々存在する。公知の技法の一つ
は、W. T. ChengらによるComputer誌第２２巻第４３−
４９ページ（１９８９年４月）に掲載された"Gentest:
An Automated Test Generation System for Sequential
Circuits"に記述されているＢＡＣＫアルゴリズムを用
いている。ＢＡＣＫアルゴリズムを用いてテストベクト
ルの生成を行なうために、目的とするノードと回路１０
のプライマリ出力との間の伝播経路が設定される。伝播
経路が設定されると、故障値を経路中の最終ノードから
プライマリ出力に伝播させるために必要とされるテスト
シーケンス中の最終ベクトルが決定される。通常、ベク
トル値は、プライマリ出力から故障経路中の最終ノード
へ故障シーケンスを逆向きに計算することによって決定
される。その後、最後から２番目のノードから最終ノー
ドへ故障値を伝播させるために必要とされる、シーケン
ス中の最後から２番目のテストベクトルが決定される。
最終ベクトルと同様、最後から２番目のベクトルは、最
終ノードから最後から２番目のノードへ故障シーケンス
を逆向きに計算することによって決定される。このプロ
セスは、故障経路中でプライマリ入力から最初のノード
へ値を伝播させるために必要とされる、シーケンス中の
最初のテストベクトルが設定されるまで反復される。
【００１２】テストの実効度は、発生しうる故障のうち
の検出されるものの割合によって測られる。明らかに、
プライマリ入力ＰＩ0−ＰＩkにおいて回路１０に印加さ
れるテストベクトルシーケンスが特定の故障を励起でき
ない、あるいはその効果をプライマリ回路出力へ伝播で
きない場合には、その故障は検出されないことになる。
与えられたテストベクトルシーケンスによって検出され
得る故障の割合は、故障シミュレーションとして知られ
ている技法によって見積もられ得る。ベクトルシーケン
スによって、選択されたノードにおいて特定の故障条件
（すなわち、１縮退故障もしくは０縮退故障）が検出さ
れるか否かを決定するために、その故障条件がシミュレ
ートされる。その後、テストベクトルが供給されてその
ベクトルシーケンスがシミュレートされた故障を励起し
てその効果をプライマリ回路出力へと伝播したか否かが
チェックされる。故障が励起されてその効果がプライマ
リ回路出力へ伝播された場合には、その故障はそのベク
トルシーケンスによって検出可能であることになる。
の検出されるものの割合によって測られる。明らかに、
プライマリ入力ＰＩ0−ＰＩkにおいて回路１０に印加さ
れるテストベクトルシーケンスが特定の故障を励起でき
ない、あるいはその効果をプライマリ回路出力へ伝播で
きない場合には、その故障は検出されないことになる。
与えられたテストベクトルシーケンスによって検出され
得る故障の割合は、故障シミュレーションとして知られ
ている技法によって見積もられ得る。ベクトルシーケン
スによって、選択されたノードにおいて特定の故障条件
（すなわち、１縮退故障もしくは０縮退故障）が検出さ
れるか否かを決定するために、その故障条件がシミュレ
ートされる。その後、テストベクトルが供給されてその
ベクトルシーケンスがシミュレートされた故障を励起し
てその効果をプライマリ回路出力へと伝播したか否かが
チェックされる。故障が励起されてその効果がプライマ
リ回路出力へ伝播された場合には、その故障はそのベク
トルシーケンスによって検出可能であることになる。
【００１３】［テスト生成］単一あるいは複数個のテス
トベクトルシーケンスを供給することによって順序回路
１０をテストする方法は、その回路が例えばＲＡＭ１６
などのような埋め込みＲＡＭを含む場合を除いて有効で
ある。従来技術においては、故障経路がＲＡＭ１６を追
加している場合には、故障値は回路１０のノードＡとプ
ライマリ出力ＰＯ0−ＰＯjとの間で（破線で示された）
経路２３に沿って伝播することはできなかった。本発明
は、この欠点を、故障を励起してその値をＲＡＭ１６な
どの埋め込みＲＡＭを介して伝播させるベクトルシーケ
ンスを生成する技法を提供することによって克服する。
一般的に述べれば、本発明に係る技法は、前述されたＢ
ＡＣＫアルゴリズムの利用を含んでいる。しかしなが
ら、埋め込みＲＡＭ１６があたかも存在しないものであ
るかのように取り扱うのではなく、本発明に従って、故
障値をＲＡＭ１６を介して前進させ、さらに、選択され
たノードを励起し、あるいはその故障値をプライマリ回
路出力へ伝播するために必要とされる量だけＲＡＭを介
して故障シーケンスを逆向きに計算することによって、
テストベクトルが生成される。
トベクトルシーケンスを供給することによって順序回路
１０をテストする方法は、その回路が例えばＲＡＭ１６
などのような埋め込みＲＡＭを含む場合を除いて有効で
ある。従来技術においては、故障経路がＲＡＭ１６を追
加している場合には、故障値は回路１０のノードＡとプ
ライマリ出力ＰＯ0−ＰＯjとの間で（破線で示された）
経路２３に沿って伝播することはできなかった。本発明
は、この欠点を、故障を励起してその値をＲＡＭ１６な
どの埋め込みＲＡＭを介して伝播させるベクトルシーケ
ンスを生成する技法を提供することによって克服する。
一般的に述べれば、本発明に係る技法は、前述されたＢ
ＡＣＫアルゴリズムの利用を含んでいる。しかしなが
ら、埋め込みＲＡＭ１６があたかも存在しないものであ
るかのように取り扱うのではなく、本発明に従って、故
障値をＲＡＭ１６を介して前進させ、さらに、選択され
たノードを励起し、あるいはその故障値をプライマリ回
路出力へ伝播するために必要とされる量だけＲＡＭを介
して故障シーケンスを逆向きに計算することによって、
テストベクトルが生成される。
【００１４】本発明に係る方法に従ってテストベクトル
を生成する第一ステップは、注目している選択されたノ
ードと回路１０のプライマリ出力との間の故障伝播経路
２３を設定することである。故障伝播経路が設定される
場合には、３つの可能性が存在する： １．故障伝播経路が埋め込みＲＡＭ１６を通過しない場
合。 ２．故障伝播経路が埋め込みＲＡＭ１６を通過して、か
つ、注目しているノードがＲＡＭの前段に位置する場
合。 ３．故障伝播経路が埋め込みＲＡＭ１６を通過して、か
つ、注目しているノードがＲＡＭの後段に位置する場
合。 故障伝播経路２３がＲＡＭ１６を通過しない場合には、
故障値を注目しているノードから回路１０のプライマリ
出力へ伝播させるために必要となるテストベクトルシー
ケンスは、ＢＡＣＫアルゴリズムあるいは同様の技法を
用いて従来技術に係る様式で生成される。以下、故障伝
播経路２３がＲＡＭ１６を介するものである場合を考え
る。このような状況においてテストを完遂するために
は、故障がＲＡＭの前段に位置する場合は、故障の効果
をＲＡＭを介して伝播させるために必要とされる値をテ
ストベクトルシーケンスがＲＡＭ１６を介して伝播させ
なければならない。同様に、故障がＲＡＭ１６の後段に
位置する場合には、ベクトルシーケンスはこの後段の故
障を励起しなければならない。本発明に従って、テスト
ベクトルは、ＲＡＭ１６に所定の読み出しあるいは書き
込み動作を実行させて、それによって、故障を励起する
ために必要とされる値を伝播させる目的あるいはその効
果をプライマリ回路出力ＰＯ0−ＰＯjへ伝播させる目的
に適した論理値がＲＡＭの出力ラインＯ0−Ｏm上に存在
させるように生成される。
を生成する第一ステップは、注目している選択されたノ
ードと回路１０のプライマリ出力との間の故障伝播経路
２３を設定することである。故障伝播経路が設定される
場合には、３つの可能性が存在する： １．故障伝播経路が埋め込みＲＡＭ１６を通過しない場
合。 ２．故障伝播経路が埋め込みＲＡＭ１６を通過して、か
つ、注目しているノードがＲＡＭの前段に位置する場
合。 ３．故障伝播経路が埋め込みＲＡＭ１６を通過して、か
つ、注目しているノードがＲＡＭの後段に位置する場
合。 故障伝播経路２３がＲＡＭ１６を通過しない場合には、
故障値を注目しているノードから回路１０のプライマリ
出力へ伝播させるために必要となるテストベクトルシー
ケンスは、ＢＡＣＫアルゴリズムあるいは同様の技法を
用いて従来技術に係る様式で生成される。以下、故障伝
播経路２３がＲＡＭ１６を介するものである場合を考え
る。このような状況においてテストを完遂するために
は、故障がＲＡＭの前段に位置する場合は、故障の効果
をＲＡＭを介して伝播させるために必要とされる値をテ
ストベクトルシーケンスがＲＡＭ１６を介して伝播させ
なければならない。同様に、故障がＲＡＭ１６の後段に
位置する場合には、ベクトルシーケンスはこの後段の故
障を励起しなければならない。本発明に従って、テスト
ベクトルは、ＲＡＭ１６に所定の読み出しあるいは書き
込み動作を実行させて、それによって、故障を励起する
ために必要とされる値を伝播させる目的あるいはその効
果をプライマリ回路出力ＰＯ0−ＰＯjへ伝播させる目的
に適した論理値がＲＡＭの出力ラインＯ0−Ｏm上に存在
させるように生成される。
【００１５】まず、故障伝播経路２３がＲＡＭ１６を通
過しており、注目するノード（例えばノードＡ）がＲＡ
Ｍの前段に位置するという可能性を考える。故障の効果
が回路１０のプライマリ出力ＰＯ0−ＰＯjのうちの一つ
に伝播するためには、故障効果はＲＡＭ１６を順方向に
伝播しなければならない。ＲＡＭ１６を介した故障効果
の順方向伝播は、ＲＡＭ１６に読み出しあるいは書き込
み動作（すなわちデータ転送動作）を実行させることに
よって実現される。このようにして、ＲＡＭ１６のデー
タラインＤ0−Ｄmのうちの一つに現れた故障効果は、そ
の後の時間間隔の間にＲＡＭ１６の出力ラインＯ0−Ｏm
上に現れることになる。読み出し動作あるいは書き込み
動作のいずれが実行されるかは、ＲＡＭ１６のＲ／Ｗラ
イン上の論理値に依存する。データ転送動作は、正常回
路および不良がありそうな回路の双方に関して実行され
る。
過しており、注目するノード（例えばノードＡ）がＲＡ
Ｍの前段に位置するという可能性を考える。故障の効果
が回路１０のプライマリ出力ＰＯ0−ＰＯjのうちの一つ
に伝播するためには、故障効果はＲＡＭ１６を順方向に
伝播しなければならない。ＲＡＭ１６を介した故障効果
の順方向伝播は、ＲＡＭ１６に読み出しあるいは書き込
み動作（すなわちデータ転送動作）を実行させることに
よって実現される。このようにして、ＲＡＭ１６のデー
タラインＤ0−Ｄmのうちの一つに現れた故障効果は、そ
の後の時間間隔の間にＲＡＭ１６の出力ラインＯ0−Ｏm
上に現れることになる。読み出し動作あるいは書き込み
動作のいずれが実行されるかは、ＲＡＭ１６のＲ／Ｗラ
イン上の論理値に依存する。データ転送動作は、正常回
路および不良がありそうな回路の双方に関して実行され
る。
【００１６】ＲＡＭ１６にデータの読み出しあるいは書
き込みを実行させることにより、最終的にデータライン
Ｄ0−Ｄmのうちの一つに現れた故障効果がプライマリ回
路出力に対して伝播させられる。しかしながら、アドレ
スラインＡ0−Ａn上の故障効果はここでは考慮されてい
ない。このため、本発明に係るテスト生成アルゴリズム
は、ＲＡＭ１６を介して伝播する故障効果がより重大な
結果をもたらすとはいえ、「完全な」アルゴリズムでは
ない。よって、埋め込みＲＡＭ１６を経由しないで故障
値が回路１０を伝播する経路が存在する場合には、その
経路がまず試みられなければならない。
き込みを実行させることにより、最終的にデータライン
Ｄ0−Ｄmのうちの一つに現れた故障効果がプライマリ回
路出力に対して伝播させられる。しかしながら、アドレ
スラインＡ0−Ａn上の故障効果はここでは考慮されてい
ない。このため、本発明に係るテスト生成アルゴリズム
は、ＲＡＭ１６を介して伝播する故障効果がより重大な
結果をもたらすとはいえ、「完全な」アルゴリズムでは
ない。よって、埋め込みＲＡＭ１６を経由しないで故障
値が回路１０を伝播する経路が存在する場合には、その
経路がまず試みられなければならない。
【００１７】次に、故障伝播経路がＲＡＭ１６を経由し
ていて注目しているノードがＲＡＭ１６の後段に位置す
る可能性を考える。このような状況下では、故障効果が
回路１０のプライマリ出力へ到達するためには、故障が
まずＲＡＭ１６を介して励起されなければならない。そ
の後、故障効果が回路１０のプライマリ出力へ伝播させ
られる必要がある。注目しているノードを励起するため
には、故障がＲＡＭ１６の出力ラインＯ0−Ｏmからその
データラインＤ0−Ｄmへと逆方向にジャスティファイさ
れなければならない。
ていて注目しているノードがＲＡＭ１６の後段に位置す
る可能性を考える。このような状況下では、故障効果が
回路１０のプライマリ出力へ到達するためには、故障が
まずＲＡＭ１６を介して励起されなければならない。そ
の後、故障効果が回路１０のプライマリ出力へ伝播させ
られる必要がある。注目しているノードを励起するため
には、故障がＲＡＭ１６の出力ラインＯ0−Ｏmからその
データラインＤ0−Ｄmへと逆方向にジャスティファイさ
れなければならない。
【００１８】ＲＡＭ１６を介した逆方向故障ジャスティ
フィケーションは、以下の手続きによって実現される： １．当該ＲＡＭの、故障値ＤあるいはＤバー（ＮＯＴ
Ｄ）がデータ入力Ｄ0−Ｄmのうちの対応するものから伝
播されることになる出力ラインを選択する。 ２．現在の時間フレームにおいてアドレスライン値の中
に未知のものがある場合には、より制御しやすい値に依
存して、その値が論理「０」あるいは「１」に設定され
る。その直前の時間フレームにおいても同一のアドレス
設定が用いられる。 ３．直前の時間フレームにおける書き込み動作の間にＲ
ＡＭの対応するデータ入力を値ＤあるいはＤバーに設定
する。 ４．現在の時間フレームにおいて読み出し動作を、直前
の時間フレームにおいて書き込み動作を実現するために
必要とされる論理値をＲ／Ｗ制御ラインに設定する。 ５．上記ステップ（２）−（４）の間にコンフリクトが
生じた場合には、次なる選択肢に移って同様の手続きを
行なう。選択肢がない場合には、その故障を考慮するこ
とを止める。 ６．ＲＡＭのデータ入力において設定された全ての論理
値が、ＢＡＣＫアルゴリズムに係るジャスティフィケー
ション手続きを用いた逆方向故障効果伝播の間に、プラ
イマリ入力へ伝播される。
フィケーションは、以下の手続きによって実現される： １．当該ＲＡＭの、故障値ＤあるいはＤバー（ＮＯＴ
Ｄ）がデータ入力Ｄ0−Ｄmのうちの対応するものから伝
播されることになる出力ラインを選択する。 ２．現在の時間フレームにおいてアドレスライン値の中
に未知のものがある場合には、より制御しやすい値に依
存して、その値が論理「０」あるいは「１」に設定され
る。その直前の時間フレームにおいても同一のアドレス
設定が用いられる。 ３．直前の時間フレームにおける書き込み動作の間にＲ
ＡＭの対応するデータ入力を値ＤあるいはＤバーに設定
する。 ４．現在の時間フレームにおいて読み出し動作を、直前
の時間フレームにおいて書き込み動作を実現するために
必要とされる論理値をＲ／Ｗ制御ラインに設定する。 ５．上記ステップ（２）−（４）の間にコンフリクトが
生じた場合には、次なる選択肢に移って同様の手続きを
行なう。選択肢がない場合には、その故障を考慮するこ
とを止める。 ６．ＲＡＭのデータ入力において設定された全ての論理
値が、ＢＡＣＫアルゴリズムに係るジャスティフィケー
ション手続きを用いた逆方向故障効果伝播の間に、プラ
イマリ入力へ伝播される。
【００１９】［故障ｙシミュレーションおよびメモリア
ロケーション］上述された方式で生成された各々のテス
トベクトルシーケンスを評価する目的で、複数個の故障
がシミュレートされ、シミュレートされた故障が検出さ
れ得るか否かを決定するためにテストベクトルシーケン
スが供給される。種々の故障シミュレーション技法が存
在するが、それらは当業者には公知である。一例とし
て、差分故障シミュレーション技法ＰＲＯＯＦＳが、T.
M.Niermanらによる"PROOFS: A Fast, Memory-Efficient
Sequential Circuit Fault Simulator"という表題の論
文（IEEE Transactions on CAD第１１巻第１９８−２０
７ページ（１９９２年２月））に記述されている。
ロケーション］上述された方式で生成された各々のテス
トベクトルシーケンスを評価する目的で、複数個の故障
がシミュレートされ、シミュレートされた故障が検出さ
れ得るか否かを決定するためにテストベクトルシーケン
スが供給される。種々の故障シミュレーション技法が存
在するが、それらは当業者には公知である。一例とし
て、差分故障シミュレーション技法ＰＲＯＯＦＳが、T.
M.Niermanらによる"PROOFS: A Fast, Memory-Efficient
Sequential Circuit Fault Simulator"という表題の論
文（IEEE Transactions on CAD第１１巻第１９８−２０
７ページ（１９９２年２月））に記述されている。
【００２０】故障シミュレーションを実行する際に、Ｒ
ＡＭ１６内に故障らしい値を記録することは有用であ
る。残念ながら、回路１０が大規模である場合には、数
多くの値が存在し、ＲＡＭ１６によってまかなわれるも
のより大きいストレージ容量を必要とする。例えば、各
々ｎビットアドレスを有し各々がｙビット幅を有するｚ
個の埋め込みＲＡＭ１６（ここで、ｚはゼロより大きい
整数）が存在する場合には、故障フリー条件下でストア
されることが可能なビット数は、２n×ｙ×ｚによって
表される。回路がＢ個のフォールトを有する場合にＲＡ
Ｍ１６の値をストアするために必要とされるメモリの容
量は、Ｂ×２n×ｙ×ｚによって表される。容易に理解
されるように、各々の埋め込みＲＡＭ１６が中程度の容
量を有している場合（例えば２n×ｙ×ｚ＝１６Ｋバイ
ト）でかつ回路が２０Ｋ個の起こりうるフォールトを有
している場合においても、２０Ｋ個の起こりうる故障の
各々に対してＲＡＭ１６の内容をストアするために必要
とされるストレージ容量は３００Ｍバイトより大きくな
ってしまう。
ＡＭ１６内に故障らしい値を記録することは有用であ
る。残念ながら、回路１０が大規模である場合には、数
多くの値が存在し、ＲＡＭ１６によってまかなわれるも
のより大きいストレージ容量を必要とする。例えば、各
々ｎビットアドレスを有し各々がｙビット幅を有するｚ
個の埋め込みＲＡＭ１６（ここで、ｚはゼロより大きい
整数）が存在する場合には、故障フリー条件下でストア
されることが可能なビット数は、２n×ｙ×ｚによって
表される。回路がＢ個のフォールトを有する場合にＲＡ
Ｍ１６の値をストアするために必要とされるメモリの容
量は、Ｂ×２n×ｙ×ｚによって表される。容易に理解
されるように、各々の埋め込みＲＡＭ１６が中程度の容
量を有している場合（例えば２n×ｙ×ｚ＝１６Ｋバイ
ト）でかつ回路が２０Ｋ個の起こりうるフォールトを有
している場合においても、２０Ｋ個の起こりうる故障の
各々に対してＲＡＭ１６の内容をストアするために必要
とされるストレージ容量は３００Ｍバイトより大きくな
ってしまう。
【００２１】本発明の他の側面に従って、メモリアロケ
ーションの問題を克服するために新しいメモリアロケー
ション方式が開発された。故障シミュレーションの間、
（ＲＡＭ１６の値を含む）ダイナミックリンクリストが
回路内の未検出故障の各々に関して生成される。故障が
各々の埋め込みＲＡＭ１６を経由してシミュレーション
されるたびごとに、対応する正常値とは相異なった疑わ
しい値のみがストアされる。その後、この疑わしい値は
ダイナミックリンクストラクチャにストアされ、それに
よってストレージ容量に関する要求が低減される。なぜ
なら、ＲＡＭ中に存在するすべての値がストアされるの
ではなく、疑わしい値のみがストアされるからである。
ストアされた記録には、埋め込みＲＡＭの識別、アドレ
ス値、およびデータ値が含まれている。
ーションの問題を克服するために新しいメモリアロケー
ション方式が開発された。故障シミュレーションの間、
（ＲＡＭ１６の値を含む）ダイナミックリンクリストが
回路内の未検出故障の各々に関して生成される。故障が
各々の埋め込みＲＡＭ１６を経由してシミュレーション
されるたびごとに、対応する正常値とは相異なった疑わ
しい値のみがストアされる。その後、この疑わしい値は
ダイナミックリンクストラクチャにストアされ、それに
よってストレージ容量に関する要求が低減される。なぜ
なら、ＲＡＭ中に存在するすべての値がストアされるの
ではなく、疑わしい値のみがストアされるからである。
ストアされた記録には、埋め込みＲＡＭの識別、アドレ
ス値、およびデータ値が含まれている。
【００２２】故障シミュレーションの間に埋め込みＲＡ
Ｍが読み出されると、データ記録（すなわち故障値）が
ＲＡＭ中の特定のアドレスに存在する場合には、故障値
が読み出されて出力ラインＯ0−Ｏm上に出力される。そ
れ以外の場合には、正常値が読み出される。故障が検出
されると、（ＲＡＭの識別、そのデータ値のアドレス、
およびデータ値を含む）ダイナミックリンク値が消去さ
れる。よって、ストアされているリンク値のみが未検出
の値に対する値であり、希望されている情報そのもので
ある。未検出の故障に関連するデータ値のみを（対応す
るＲＡＭアドレスとＲＡＭそのものの識別と共に）スト
アすることによって、必要とされるメモリ量が著しく低
減される。
Ｍが読み出されると、データ記録（すなわち故障値）が
ＲＡＭ中の特定のアドレスに存在する場合には、故障値
が読み出されて出力ラインＯ0−Ｏm上に出力される。そ
れ以外の場合には、正常値が読み出される。故障が検出
されると、（ＲＡＭの識別、そのデータ値のアドレス、
およびデータ値を含む）ダイナミックリンク値が消去さ
れる。よって、ストアされているリンク値のみが未検出
の値に対する値であり、希望されている情報そのもので
ある。未検出の故障に関連するデータ値のみを（対応す
るＲＡＭアドレスとＲＡＭそのものの識別と共に）スト
アすることによって、必要とされるメモリ量が著しく低
減される。
【００２３】ＲＡＭ１６のテスト 以上に記載されているように、本発明に係るテスト技法
は、テストベクトルを回路のプライマリ入力ＰＩ0−Ｐ
Ｉkに対して印加することによって回路１０全体として
のテストを行なうことを指向したものである。しかしな
がら、ある場合には各々の埋め込みＲＡＭ１６を個別に
テストすることが望ましい。各々のＲＡＭ１６のテスト
は、通常、ストレージロケーションよりなる連続する列
の各々に既知の値よりなる第一ストリング（通常全て０
か全て１）を書き込むことによって実行される。その
後、連続する列の各々が読み出され、読み出された列の
内容が直前の書き込み動作の間に書き込まれたストリン
グと比較される。一致すれば欠陥がないことになる。こ
のプロセスは、相異なったデータストリング（全て０、
全て１、１つを除いて全て０で１の位置が順次変わった
もの、および１つを除いて全て１で０の位置が順次変わ
ったもの）に関して反復される。
は、テストベクトルを回路のプライマリ入力ＰＩ0−Ｐ
Ｉkに対して印加することによって回路１０全体として
のテストを行なうことを指向したものである。しかしな
がら、ある場合には各々の埋め込みＲＡＭ１６を個別に
テストすることが望ましい。各々のＲＡＭ１６のテスト
は、通常、ストレージロケーションよりなる連続する列
の各々に既知の値よりなる第一ストリング（通常全て０
か全て１）を書き込むことによって実行される。その
後、連続する列の各々が読み出され、読み出された列の
内容が直前の書き込み動作の間に書き込まれたストリン
グと比較される。一致すれば欠陥がないことになる。こ
のプロセスは、相異なったデータストリング（全て０、
全て１、１つを除いて全て０で１の位置が順次変わった
もの、および１つを除いて全て１で０の位置が順次変わ
ったもの）に関して反復される。
【００２４】過去においては、回路１０中の埋め込みＲ
ＡＭ１６のような埋め込みＲＡＭのテストは、フルスキ
ャンテストとして知られている技法によって実行されて
きた。図２にしめされているように、ＲＡＭ１６のフル
スキャンテストは、アドレスラインＡ0−Ａnの各々、デ
ータラインＤ0−Ｄmの各々、読み出し／書き込みライン
Ｒ／Ｗ、および出力ラインＯ0−Ｏmの各々にフリップフ
ロップ２４が組み込まれていることを必要とする。フリ
ップフロップ２４は互いに単一のスキャンチェーンに組
み合わせられていて、このフリップフロップチェーンを
介してスキャンベクトルシーケンスの各々がスキャンさ
れることを可能にしている。スキャンベクトルは、各々
のベクトルがフリップフロップチェーンを介してスキャ
ンされる場合に、所定のアドレスおよび所定のデータ値
がそれぞれアドレスラインＡ0−Ａnおよびデータライン
Ｄ0−Ｄm上に存在し、一方所定の書き込み／読み出しビ
ットが書き込み／読み出しラインＲ／Ｗ上に存在するよ
うに選択される。Ｒ／Ｗ上の所定の読み出し／書き込み
ビットが”０”である場合には、データラインＤ 0−Ｄm
上にスキャンされたデータ値はアドレスラインＡ0−Ａn
上にスキャンされたアドレスによって与えられるストレ
ージセル列に書き込まれる。同様に、Ｒ／Ｗ上にスキャ
ンされた読み出し／書き込みビットが”１”である場合
には、アドレスラインＡ0−Ａn上にスキャンされたアド
レスにストアされていたデータ値が出力ラインＯ0−Ｏm
上のフリップフロップ２４にスキャンされる。
ＡＭ１６のような埋め込みＲＡＭのテストは、フルスキ
ャンテストとして知られている技法によって実行されて
きた。図２にしめされているように、ＲＡＭ１６のフル
スキャンテストは、アドレスラインＡ0−Ａnの各々、デ
ータラインＤ0−Ｄmの各々、読み出し／書き込みライン
Ｒ／Ｗ、および出力ラインＯ0−Ｏmの各々にフリップフ
ロップ２４が組み込まれていることを必要とする。フリ
ップフロップ２４は互いに単一のスキャンチェーンに組
み合わせられていて、このフリップフロップチェーンを
介してスキャンベクトルシーケンスの各々がスキャンさ
れることを可能にしている。スキャンベクトルは、各々
のベクトルがフリップフロップチェーンを介してスキャ
ンされる場合に、所定のアドレスおよび所定のデータ値
がそれぞれアドレスラインＡ0−Ａnおよびデータライン
Ｄ0−Ｄm上に存在し、一方所定の書き込み／読み出しビ
ットが書き込み／読み出しラインＲ／Ｗ上に存在するよ
うに選択される。Ｒ／Ｗ上の所定の読み出し／書き込み
ビットが”０”である場合には、データラインＤ 0−Ｄm
上にスキャンされたデータ値はアドレスラインＡ0−Ａn
上にスキャンされたアドレスによって与えられるストレ
ージセル列に書き込まれる。同様に、Ｒ／Ｗ上にスキャ
ンされた読み出し／書き込みビットが”１”である場合
には、アドレスラインＡ0−Ａn上にスキャンされたアド
レスにストアされていたデータ値が出力ラインＯ0−Ｏm
上のフリップフロップ２４にスキャンされる。
【００２５】スキャンベクトルの値を適切に選択するこ
とによって、既知のデータパターンがＲＡＭ１６内の連
続するストレージロケーション列の各々に書き込まれ
る。その後、ＲＡＭの連続する列の各々が読み出され、
読み出された値が、直前に書き込まれた値と比較される
ために、ＲＡＭ１６の出力ラインＯ0−Ｏm上のフリップ
フロップ２４にスキャンされる。既知のビットパターン
をＲＡＭ１６に書き込み、ＲＡＭから直前に書き込まれ
たビットパターンを読み出すためにフリップフロップ２
４のチェーンを介してベクトルをスキャンするプロセス
は、複数個の相異なったビットパターンに関して反復さ
れる。
とによって、既知のデータパターンがＲＡＭ１６内の連
続するストレージロケーション列の各々に書き込まれ
る。その後、ＲＡＭの連続する列の各々が読み出され、
読み出された値が、直前に書き込まれた値と比較される
ために、ＲＡＭ１６の出力ラインＯ0−Ｏm上のフリップ
フロップ２４にスキャンされる。既知のビットパターン
をＲＡＭ１６に書き込み、ＲＡＭから直前に書き込まれ
たビットパターンを読み出すためにフリップフロップ２
４のチェーンを介してベクトルをスキャンするプロセス
は、複数個の相異なったビットパターンに関して反復さ
れる。
【００２６】フルスキャンテストにはいくつかの問題点
がある。第一に、フルスキャンテストは、フリップフロ
ップ２４を、アドレスラインＡ0−Ａnの各々、データラ
インＤ0−Ｄmの各々、出力ラインＯ0−Ｏmの各々、およ
び読み出し／書き込みラインＲ／Ｗに挿入しなければな
らないために、比較的大きな回路上のオーバーヘッドを
有している。第二に、アドレスラインＡ0−Ａnの数、デ
ータラインＤ0−Ｄmの数、および出力ラインＯ0−Ｏmの
数に依存して、各々のスキャンベクトルをスキャンフリ
ップフロップ２４のチェーンを介してスキャンするため
に必要となる時間が長大なものになる。
がある。第一に、フルスキャンテストは、フリップフロ
ップ２４を、アドレスラインＡ0−Ａnの各々、データラ
インＤ0−Ｄmの各々、出力ラインＯ0−Ｏmの各々、およ
び読み出し／書き込みラインＲ／Ｗに挿入しなければな
らないために、比較的大きな回路上のオーバーヘッドを
有している。第二に、アドレスラインＡ0−Ａnの数、デ
ータラインＤ0−Ｄmの数、および出力ラインＯ0−Ｏmの
数に依存して、各々のスキャンベクトルをスキャンフリ
ップフロップ２４のチェーンを介してスキャンするため
に必要となる時間が長大なものになる。
【００２７】本発明の他の側面に従って、上述された問
題を負うことなく、ＲＡＭ１６などのような埋め込みＲ
ＡＭの部分スキャンテストを実現する方法が提供され
る。図３において、ＲＡＭ１６の部分スキャンテスト
は、フリップフロップ２４’をアドレスラインＡ0−Ａn
の各々と読み出し／書き込みラインＲ／Ｗに挿入するこ
とによって実現される。図３のフリップフロップ２４’
は、フルスキャンテストを実行するための図２のフリッ
プフロップ２４と同様に、互いにチェーン接続されてい
る。しかしながら、図３におけるＲＡＭ１６の部分スキ
ャンテストの間は、ＲＡＭに書き込まれるデータ値は、
フルスキャンテストの場合のようにスキャンフリップフ
ロップチェーンを介してスキャンすることによって導出
されるのではない。ＲＡＭ１６に書き込まれるデータ値
は、プライマリ入力ＰＩ0−ＰＩkからの値をＲＡＭのデ
ータラインＤ0−Ｄmへ伝播させることによって得られ
る。ＢＡＣＫアルゴリズム、あるいは同様のアルゴリズ
ムが、ＲＡＭ１６のデータラインＤ0−Ｄm上に希望する
データ値を実現するために、回路１０のプライマリ入力
に必要とされる値を計算するために用いられる。
題を負うことなく、ＲＡＭ１６などのような埋め込みＲ
ＡＭの部分スキャンテストを実現する方法が提供され
る。図３において、ＲＡＭ１６の部分スキャンテスト
は、フリップフロップ２４’をアドレスラインＡ0−Ａn
の各々と読み出し／書き込みラインＲ／Ｗに挿入するこ
とによって実現される。図３のフリップフロップ２４’
は、フルスキャンテストを実行するための図２のフリッ
プフロップ２４と同様に、互いにチェーン接続されてい
る。しかしながら、図３におけるＲＡＭ１６の部分スキ
ャンテストの間は、ＲＡＭに書き込まれるデータ値は、
フルスキャンテストの場合のようにスキャンフリップフ
ロップチェーンを介してスキャンすることによって導出
されるのではない。ＲＡＭ１６に書き込まれるデータ値
は、プライマリ入力ＰＩ0−ＰＩkからの値をＲＡＭのデ
ータラインＤ0−Ｄmへ伝播させることによって得られ
る。ＢＡＣＫアルゴリズム、あるいは同様のアルゴリズ
ムが、ＲＡＭ１６のデータラインＤ0−Ｄm上に希望する
データ値を実現するために、回路１０のプライマリ入力
に必要とされる値を計算するために用いられる。
【００２８】ＲＡＭ１６に書き込まれるデータ値がスキ
ャンベクトルから獲得されないのと同様に、部分スキャ
ンテストにおいてはＲＡＭ１６の出力ラインＯ0−Ｏm上
の出力データは、フルスキャンテストの場合とは異なっ
てスキャンされない。ＲＡＭ１６の出力ラインＯ0−Ｏm
上のデータは、適切に選択されたテストベクトルをプラ
イマリ回路入力ＰＩ0−ＰＩkへ印加することによって、
回路１０のプライマリ出力ＰＯ0−ＰＯjへ伝播させられ
る。ＲＡＭ１６の出力ラインＯ0−Ｏm上の値を回路１０
のプライマリ出力ＰＯ0−ＰＯjへ伝播させるために必要
とされるベクトルは、ＢＡＣＫアルゴリズムあるいは同
様のアルゴリズムを用いて設定される。
ャンベクトルから獲得されないのと同様に、部分スキャ
ンテストにおいてはＲＡＭ１６の出力ラインＯ0−Ｏm上
の出力データは、フルスキャンテストの場合とは異なっ
てスキャンされない。ＲＡＭ１６の出力ラインＯ0−Ｏm
上のデータは、適切に選択されたテストベクトルをプラ
イマリ回路入力ＰＩ0−ＰＩkへ印加することによって、
回路１０のプライマリ出力ＰＯ0−ＰＯjへ伝播させられ
る。ＲＡＭ１６の出力ラインＯ0−Ｏm上の値を回路１０
のプライマリ出力ＰＯ0−ＰＯjへ伝播させるために必要
とされるベクトルは、ＢＡＣＫアルゴリズムあるいは同
様のアルゴリズムを用いて設定される。
【００２９】ＲＡＭ１６の部分スキャンテストはいくつ
かの利点を有している。第一に、スキャンフリップフロ
ップの数が低減される。第二に、スキャンフリップフロ
ップ２４’よりなるチェーンが、通常、ＲＡＭ１６のデ
ータラインＤ0−Ｄm上および出力ラインＯ0−Ｏm上にス
キャンフリップフロップを有さないという理由からより
短いものであるために、テスト時間が低減される。回路
１０のプライマリ入力ＰＩ0−ＰＩkにおいて必要とされ
る値をＲＡＭ１６の読み出しおよび書き込みの間に伝播
させることに関してはある程度の遅延が生ずる。しかし
ながら、ＲＡＭ１６のデータラインＤ0−Ｄmおよび出力
ラインＯ0−Ｏm上の値はアドレスラインＡ0−Ａn上の値
よりも頻繁に変化することはないため、前記遅延は、フ
ルスキャンテストに関連して図２のスキャンフリップフ
ロップ２４よりなるチェーンを介してスキャンベクトル
をスキャンすることに係る遅延よりも小さい。
かの利点を有している。第一に、スキャンフリップフロ
ップの数が低減される。第二に、スキャンフリップフロ
ップ２４’よりなるチェーンが、通常、ＲＡＭ１６のデ
ータラインＤ0−Ｄm上および出力ラインＯ0−Ｏm上にス
キャンフリップフロップを有さないという理由からより
短いものであるために、テスト時間が低減される。回路
１０のプライマリ入力ＰＩ0−ＰＩkにおいて必要とされ
る値をＲＡＭ１６の読み出しおよび書き込みの間に伝播
させることに関してはある程度の遅延が生ずる。しかし
ながら、ＲＡＭ１６のデータラインＤ0−Ｄmおよび出力
ラインＯ0−Ｏm上の値はアドレスラインＡ0−Ａn上の値
よりも頻繁に変化することはないため、前記遅延は、フ
ルスキャンテストに関連して図２のスキャンフリップフ
ロップ２４よりなるチェーンを介してスキャンベクトル
をスキャンすることに係る遅延よりも小さい。
【００３０】以上、埋め込みＲＡＭを有する順序回路１
０を、フォールトカバレージを増大させつつテストする
技法が記述されてきた。
０を、フォールトカバレージを増大させつつテストする
技法が記述されてきた。
【００３１】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００３２】
【発明の効果】以上述べたごとく、本発明によれば、高
いフォールトカバレージを可能にする、ＲＡＭを含む順
序回路をテストする技法が提供される。
いフォールトカバレージを可能にする、ＲＡＭを含む順
序回路をテストする技法が提供される。
【図１】埋め込みＲＡＭを含む順序回路の模式図であ
る。
る。
【図２】フルスキャンテスト用にコンフィグレーション
された図１のＲＡＭを示す模式図である。
された図１のＲＡＭを示す模式図である。
【図３】本発明に従って部分スキャンテスト用にコンフ
ィグレーションされた図１の埋め込みＲＡＭを示す模式
図である。
ィグレーションされた図１の埋め込みＲＡＭを示す模式
図である。
１０ 順序（シーケンシャル）回路 １２ 順序素子 １４ 非順序素子 １６ 埋め込みＲＡＭ １８ フリップフロップ ２０ フリップフロップ ２２ 遅延素子 ２３ 故障伝播経路 ２４ スキャンフリップフロップ ２４´ スキャンフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タパン ジョチ チャクラボーティ アメリカ合衆国、08619 ニュージャージ ー、マーサービル、モンタナ アベニュー 37
Claims (6)
- 【請求項１】 少なくとも一つの順序素子（１２）およ
び前記一つの順序素子（１４）に対して少なくとも一つ
のノードを含みプライマリ回路入力の組のうちの一つか
ら埋め込みＲＡＭを介してプライマリ回路出力の組のう
ちの一つに対して延在する伝播経路（２３）を介してリ
ンクされている少なくとも一つの前記埋め込みＲＡＭ
（１６）を有する順序回路（１０）をテストする方法に
おいて、当該方法が、 ノードにおいて故障を励起し、かつその効果を前記ノー
ドが前記ＲＡＭの前段に位置する場合には前記ＲＡＭ
（１６）を介して前記プライマリ回路出力のうちの一つ
に対して伝播させ、前記ノードが前記ＲＡＭの後段に位
置する場合には前記故障を前記ＲＡＭを介して励起し、
かつその効果を前記プライマリ出力のうちの前記一つに
対して伝播させる目的で、前記回路（１０）のプライマ
リ入力（ＰＩ0−ＰＩk）に対して供給される少なくとも
一つのテストベクトルシーケンスを生成するステップ
と、 前記回路にプライマリ出力において応答信号を生成させ
る目的で前記テストベクトルシーケンスを前記プライマ
リ入力に供給するステップと、 差異が存在するか否かを決定する目的で前記回路出力に
おいて前記応答信号をリファレンス値の組と比較するス
テップとからなることを特徴とする順序回路テスト方
法。 - 【請求項２】 前記テストベクトルが、前記順序回路に
供給された場合に、前記ＲＡＭの入力に存在する故障の
効果を前記ＲＡＭの出力へ伝播させる目的で、前記ＲＡ
Ｍ（１６）にデータ転送動作を実行させるように生成さ
れることを特徴とする請求項１の方法。 - 【請求項３】 前記テストベクトルが、前記ＲＡＭの後
段に位置するノードを励起するために必要とされる所定
の論理値を前記ＲＡＭを介して前記ノードを励起するた
めに前記ノードへ伝達させる目的で、読み出しおよび書
き込み動作からなる所定のシーケンスを前記ＲＡＭに実
行させるように生成されることを特徴とする請求項第１
の方法。 - 【請求項４】 前記テストベクトルが、 （ａ）前記ＲＡＭの入力から所定のデータ値が伝播され
ることになる前記ＲＡＭの出力端子を選択するステップ
と、 （ｂ）現在の時間フレームおよび現在の時間フレームの
直前の時間フレームの双方における前記元の値が未知で
ある場合には、前記ＲＡＭの各々のアドレスライン上の
各々の値を制御可能な値に保持するステップと、 （ｃ）前記ＲＡＭへの前記入力値を現在の時間フレーム
の直前の時間フレームにおける前記所定のデータ値に設
定するステップと、 （ｄ）現在の時間フレームの直前の時間フレームにおい
て前記ＲＡＭに書き込み動作をさせ、現在の時間フレー
ムにおいて前記ＲＡＭに読み出し動作をさせることによ
って前記ＲＡＭの出力ラインに前記所定のデータ値を出
現させるために、前記ＲＡＭの読み出し／書き込みライ
ンに所定の論理値を供給するステップと、 （ｅ）前記ステップ（ｂ）−（ｄ）の間になんらかの衝
突が生じた場合には、その他の選択肢が存在すればその
選択肢をたどり、その他の選択肢が存在しない場合には
その故障の考慮を止めるステップとによって、前記ＲＡ
Ｍ（１６）を介して故障の効果の後方伝播を行なうこと
によって生成されることを特徴とする請求項第３の方
法。 - 【請求項５】 （ａ）前記テストベクトルによって検出
される故障の組をシミュレートするステップと、 （ｂ）前記テストベクトルによって検出されない故障に
係る値を、前記埋め込みＲＡＭ（１６）の各々におい
て、前記故障関連値が各々のＲＡＭ内のどこに見い出さ
れるかに係る情報および前記ＲＡＭの識別を行う情報と
ともに、動的に記録するステップとをさらに有すること
を特徴とする請求項第１の方法。 - 【請求項６】 前記埋め込みＲＡＭ（１６）の各々が、
各々互いに接続され、各々それぞれアドレスラインのう
ちの一つおよび読み出し／書き込みラインに対して接続
されたフリップフロップチェーンを介して少なくとも一
つのスキャンベクトルをシフトすることによって、各々
のＲＡＭのアドレスラインの組の各々に対してアドレス
値の組の個別の一つを順次供給し、かつ読み出し／書き
込み値を前記ＲＡＭの読み出し／書き込みラインに順次
供給するステップと、 前記ＲＡＭに書き込むために、前記順序回路の前記プラ
イマリ入力からデータ値を前記ＲＡＭのデータ入力の組
の各々へ伝播させるステップと、 前記ＲＡＭの出力の組の個々の出力に現れるデータ値の
組の各々を前記プライマリ回路出力へ伝播させる目的
で、前記順序回路のプライマリ入力からデータ値の第二
の組の各々を伝播させるステップとによってそれ自体テ
ストされることを特徴とする請求項第１の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US251550 | 1994-05-31 | ||
| US08/251,550 US5499249A (en) | 1994-05-31 | 1994-05-31 | Method and apparatus for test generation and fault simulation for sequential circuits with embedded random access memories (RAMs) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07325126A true JPH07325126A (ja) | 1995-12-12 |
| JP3040328B2 JP3040328B2 (ja) | 2000-05-15 |
Family
ID=22952445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7155534A Expired - Fee Related JP3040328B2 (ja) | 1994-05-31 | 1995-05-31 | 順序回路テスト方法 |
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| Country | Link |
|---|---|
| US (1) | US5499249A (ja) |
| JP (1) | JP3040328B2 (ja) |
| KR (1) | KR0183381B1 (ja) |
| TW (1) | TW329477B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013521483A (ja) * | 2010-03-04 | 2013-06-10 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 故障マスキング係数を定めるための逆方向解析の改善 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828751A (en) | 1996-04-08 | 1998-10-27 | Walker Asset Management Limited Partnership | Method and apparatus for secure measurement certification |
| US8092224B2 (en) * | 1995-11-22 | 2012-01-10 | James A. Jorasch | Systems and methods for improved health care compliance |
| US7553234B2 (en) * | 1995-11-22 | 2009-06-30 | Walker Digital, Llc | Method and apparatus for outputting a result of a game via a container |
| US6959387B2 (en) | 1996-03-21 | 2005-10-25 | Walker Digital, Llc | Method and apparatus for verifying secure document timestamping |
| US5923763A (en) | 1996-03-21 | 1999-07-13 | Walker Asset Management Limited Partnership | Method and apparatus for secure document timestamping |
| US5923835A (en) * | 1997-06-23 | 1999-07-13 | Sun Microsystems, Inc. | Method for scan test of SRAM for microprocessors having full scan capability |
| US5881218A (en) * | 1997-06-23 | 1999-03-09 | Sun Microsystems, Inc. | Apparatus for scan test of SRAM for microprocessors having full scan capability |
| KR100609148B1 (ko) * | 1999-12-22 | 2006-08-04 | 한국전자통신연구원 | 진리치 비교를 통한 순차회로 생성방법 |
| US8055509B1 (en) | 2000-03-10 | 2011-11-08 | Walker Digital, Llc | Methods and apparatus for increasing and/or for monitoring a party's compliance with a schedule for taking medicines |
| US7246277B2 (en) * | 2001-06-20 | 2007-07-17 | Jeffrey Lukanc | Test bus architecture for embedded RAM and method of operating same |
| US6957371B2 (en) * | 2001-12-04 | 2005-10-18 | Intellitech Corporation | Method and apparatus for embedded built-in self-test (BIST) of electronic circuits and systems |
| US8051352B2 (en) | 2006-04-27 | 2011-11-01 | Mentor Graphics Corporation | Timing-aware test generation and fault simulation |
| US7818626B1 (en) * | 2007-01-12 | 2010-10-19 | Oracle America, Inc. | Memory error injector and associated methods |
| US20110191129A1 (en) * | 2010-02-04 | 2011-08-04 | Netzer Moriya | Random Number Generator Generating Random Numbers According to an Arbitrary Probability Density Function |
Family Cites Families (3)
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|---|---|---|---|---|
| US4051352A (en) * | 1976-06-30 | 1977-09-27 | International Business Machines Corporation | Level sensitive embedded array logic system |
| US4769817A (en) * | 1986-01-31 | 1988-09-06 | Zycad Corporation | Concurrent fault simulation for logic designs |
| AU4347189A (en) * | 1988-10-05 | 1990-05-01 | Mentor Graphics Corporation | Method of using electronically reconfigurable gate array logic and apparatus formed thereby |
-
1994
- 1994-05-31 US US08/251,550 patent/US5499249A/en not_active Expired - Lifetime
-
1995
- 1995-02-22 TW TW084101649A patent/TW329477B/zh not_active IP Right Cessation
- 1995-05-31 JP JP7155534A patent/JP3040328B2/ja not_active Expired - Fee Related
- 1995-05-31 KR KR1019950014013A patent/KR0183381B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013521483A (ja) * | 2010-03-04 | 2013-06-10 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 故障マスキング係数を定めるための逆方向解析の改善 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0183381B1 (ko) | 1999-04-15 |
| TW329477B (en) | 1998-04-11 |
| KR950033513A (ko) | 1995-12-26 |
| US5499249A (en) | 1996-03-12 |
| JP3040328B2 (ja) | 2000-05-15 |
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