JP2668582B2 - Ｄｃ―ｄｃコンバータ - Google Patents
Ｄｃ―ｄｃコンバータInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はDC−DCコンバータの改良に関する。特に、損
失が少なく、そのため発熱量が少なく、その結果、回路
効率を向上することを目的とするDC−DCコンバータの改
良に関する。
失が少なく、そのため発熱量が少なく、その結果、回路
効率を向上することを目的とするDC−DCコンバータの改
良に関する。
従来技術に係るDC−DCコンバータについての１例を第
２図を参照して説明する。
２図を参照して説明する。
第２図参照 図において、Eiは入力端子INに印加される入力電圧で
あり、Eoは出力端子OUTから出力される出力電圧であ
る。Q1はスイッチング手段であるＰチャンネルMOS型電
界効果トランジスタ（以下PWM用FETと云う。）であり、
Q2は電流信号PSに応答してPWM用FETQ1のオン・オフを制
御する制御用トランジスタであり、Ｒは抵抗であり、PW
M用FETQ1のゲート信号の電源をDC−DCコンバータの入力
電源と共用にする場合、上記の制御用トランジスタQ2の
電流制限抵抗として、及び、上記のPWM用FETQ1のゲート
・ソース間の浮遊キャパシティに蓄積されていた電荷を
放電する放電回路用抵抗として、機能する。L1は平滑用
インダクタンスであり、C2は平滑用キャパシタであり、
これら双方をもって、逆Ｌ型平滑回路SCを構成してい
る。D3はフライホイールダイオードである。また、0Vは
グランド電位を示すが、入力電圧Eiと出力電圧Eoとのい
づれよりも低い電位でなければならない。
あり、Eoは出力端子OUTから出力される出力電圧であ
る。Q1はスイッチング手段であるＰチャンネルMOS型電
界効果トランジスタ（以下PWM用FETと云う。）であり、
Q2は電流信号PSに応答してPWM用FETQ1のオン・オフを制
御する制御用トランジスタであり、Ｒは抵抗であり、PW
M用FETQ1のゲート信号の電源をDC−DCコンバータの入力
電源と共用にする場合、上記の制御用トランジスタQ2の
電流制限抵抗として、及び、上記のPWM用FETQ1のゲート
・ソース間の浮遊キャパシティに蓄積されていた電荷を
放電する放電回路用抵抗として、機能する。L1は平滑用
インダクタンスであり、C2は平滑用キャパシタであり、
これら双方をもって、逆Ｌ型平滑回路SCを構成してい
る。D3はフライホイールダイオードである。また、0Vは
グランド電位を示すが、入力電圧Eiと出力電圧Eoとのい
づれよりも低い電位でなければならない。
図に示す従来技術に係るDC−DCコンバータの回路の動
作について簡単に説明する。電流信号PSが不存在で制御
用トランジスタQ2がオフの状態では、PWM用FETQ1のゲー
ト電位はソース電位と同一であるので、PWM用FETQ1はオ
フ状態にある。次に、制御用トランジスタQ2のベースに
図示するようなパネル状制御電流信号PSが供給される
と、制御用トランジスタQ2がオンし、PWM用FETQ1のゲー
ト電位がほゞ0Vに低下するので、PWM用FETQ1はオンす
る。オンした制御用トランジスタQ2のコレクタ電流は抵
抗Ｒによって制御された値となる。電流信号PSが消滅し
て制御用トランジスタQ2のベース電流が０（零）にもど
ると、制御用トランジスタQ2は再びオンし、PWM用FETQ1
のゲート電位は、再度、ソース電位と同一となるので、
PWM用FETQ1は再度オフする。PWM用FETQ1がオフすると、
PWM用FETQ1のゲート・ソース間の浮遊キャパシティに蓄
積されていた電荷の放電は、抵抗Ｒを通じて行われるの
であるが、十分速いターン・オフ速度を実現するために
は、抵抗Ｒの値を小さくする必要がある。
作について簡単に説明する。電流信号PSが不存在で制御
用トランジスタQ2がオフの状態では、PWM用FETQ1のゲー
ト電位はソース電位と同一であるので、PWM用FETQ1はオ
フ状態にある。次に、制御用トランジスタQ2のベースに
図示するようなパネル状制御電流信号PSが供給される
と、制御用トランジスタQ2がオンし、PWM用FETQ1のゲー
ト電位がほゞ0Vに低下するので、PWM用FETQ1はオンす
る。オンした制御用トランジスタQ2のコレクタ電流は抵
抗Ｒによって制御された値となる。電流信号PSが消滅し
て制御用トランジスタQ2のベース電流が０（零）にもど
ると、制御用トランジスタQ2は再びオンし、PWM用FETQ1
のゲート電位は、再度、ソース電位と同一となるので、
PWM用FETQ1は再度オフする。PWM用FETQ1がオフすると、
PWM用FETQ1のゲート・ソース間の浮遊キャパシティに蓄
積されていた電荷の放電は、抵抗Ｒを通じて行われるの
であるが、十分速いターン・オフ速度を実現するために
は、抵抗Ｒの値を小さくする必要がある。
PWM用FETQ1がオンの状態において、電力はPWM用FETQ1
と逆Ｌ型平滑回路SCと出力端子OUTとを介して負荷側に
供給される。この際、逆Ｌ型平滑回路SCが出力電圧Eoを
平滑にする。PWM用FETQ1がオフの状態においては、平滑
用インダクタンスL1に蓄積されていたエネルギーが、フ
ライホイールダイオードD3を介して、負荷側に供給され
るので、出力電流は断続しない。
と逆Ｌ型平滑回路SCと出力端子OUTとを介して負荷側に
供給される。この際、逆Ｌ型平滑回路SCが出力電圧Eoを
平滑にする。PWM用FETQ1がオフの状態においては、平滑
用インダクタンスL1に蓄積されていたエネルギーが、フ
ライホイールダイオードD3を介して、負荷側に供給され
るので、出力電流は断続しない。
従来技術に係るDC−DCコンバータにおいて、PWM用FET
Q1のターン・オフ速度を速めてスイッチング周波数を高
めることができれば、不可避的に発生する高調波の周波
数が上昇するので、平滑回路を小形にすることができる
等の利益がある。これを実現するためには、上記のとお
り、抵抗Ｒの値を小さくすればよいが、抵抗Ｒを小さく
すると、PWM用FETQ1のオン状態、すなわち、制御用トラ
ンジスタQ2のオン状態において、抵抗Ｒを通じて制御用
トランジスタQ2のコレクタに流れる電流が増大し、抵抗
Ｒと制御用トランジスタQ2とにおける損失が増大し、回
路効率すなわち装置の効率が悪化するとゝもに、これら
の損失によって発生する熱量を放散するための放熱手段
を要し、装置が大形化する欠点を有する。
Q1のターン・オフ速度を速めてスイッチング周波数を高
めることができれば、不可避的に発生する高調波の周波
数が上昇するので、平滑回路を小形にすることができる
等の利益がある。これを実現するためには、上記のとお
り、抵抗Ｒの値を小さくすればよいが、抵抗Ｒを小さく
すると、PWM用FETQ1のオン状態、すなわち、制御用トラ
ンジスタQ2のオン状態において、抵抗Ｒを通じて制御用
トランジスタQ2のコレクタに流れる電流が増大し、抵抗
Ｒと制御用トランジスタQ2とにおける損失が増大し、回
路効率すなわち装置の効率が悪化するとゝもに、これら
の損失によって発生する熱量を放散するための放熱手段
を要し、装置が大形化する欠点を有する。
他方、抵抗Ｒを大きくすると、PWM用FETQ1のターン・
オフが遅れ、スイッチング周波数を高めることが困難と
なり、平滑用インダクタンスL1および平滑用キャパシタ
C2が大形化する欠点を有することになる。
オフが遅れ、スイッチング周波数を高めることが困難と
なり、平滑用インダクタンスL1および平滑用キャパシタ
C2が大形化する欠点を有することになる。
本発明の目的は、これらの欠点を解消することにあ
り、PWM用FETQ1のターン・オフ速度を低下することな
く、抵抗Ｒと制御用トランジスタQ2における損失を低減
し、発熱量を減少し、回路効率を向上し得るDC−DCコン
バータを提供することにある。
り、PWM用FETQ1のターン・オフ速度を低下することな
く、抵抗Ｒと制御用トランジスタQ2における損失を低減
し、発熱量を減少し、回路効率を向上し得るDC−DCコン
バータを提供することにある。
上記の目的は、一方の電流端子（Ｓ）が入力端子（I
N）に接続され、他方の電流端子（Ｄ）がフライホイー
ルダイオード（D3）と平滑回路（SC）とを介して出力端
子（OUT）に接続され、電圧制御端子（Ｇ）が、電流制
御端子（Ｂ）に印加される電流信号（PS）に応答して動
作し、一方の主電流端子（Ｅ）はグランド電位とされて
いる制御用トランジスタ（Q2）の他方の主電流端子
（Ｃ）に接続されてなるPWM用FET（Q1）と、 一端は前記の入力端子（IN）に接続され、他端は前記
の制御用トランジスタ（Q2）の他方の主電流端子（Ｃ）
に接続されてなる制御用トランジスタ主電流制限用抵抗
（Ｒ）と、 を有するDC−DCコンバータにおいて、 前記PWM用FET（Q1）がオフすると同時に、該PWM用FET
（Q1）の前記の一方の電流端子（Ｓ）と前記の電圧制御
端子（Ｇ）とを短絡する、PWM用FET短絡手段（DC） を有するDC−DCコンバータ によって達成される。
N）に接続され、他方の電流端子（Ｄ）がフライホイー
ルダイオード（D3）と平滑回路（SC）とを介して出力端
子（OUT）に接続され、電圧制御端子（Ｇ）が、電流制
御端子（Ｂ）に印加される電流信号（PS）に応答して動
作し、一方の主電流端子（Ｅ）はグランド電位とされて
いる制御用トランジスタ（Q2）の他方の主電流端子
（Ｃ）に接続されてなるPWM用FET（Q1）と、 一端は前記の入力端子（IN）に接続され、他端は前記
の制御用トランジスタ（Q2）の他方の主電流端子（Ｃ）
に接続されてなる制御用トランジスタ主電流制限用抵抗
（Ｒ）と、 を有するDC−DCコンバータにおいて、 前記PWM用FET（Q1）がオフすると同時に、該PWM用FET
（Q1）の前記の一方の電流端子（Ｓ）と前記の電圧制御
端子（Ｇ）とを短絡する、PWM用FET短絡手段（DC） を有するDC−DCコンバータ によって達成される。
ただ、このDC−DCコンバータにおいては、下記するよ
うに、PWM用FET短絡手段（DC）が十分満足に機能しない
場合があるので、上記に加えて、前記のPWM用FET（Q1）
がオフしている期間、前記のPWM用FET短絡手段（DC）の
動作を維持するPWM用FET短絡手段動作維持手段（HC）を
有すると、さらに優れたDC−DCコンバータを実現しう
る。
うに、PWM用FET短絡手段（DC）が十分満足に機能しない
場合があるので、上記に加えて、前記のPWM用FET（Q1）
がオフしている期間、前記のPWM用FET短絡手段（DC）の
動作を維持するPWM用FET短絡手段動作維持手段（HC）を
有すると、さらに優れたDC−DCコンバータを実現しう
る。
なお、前記のPWM用FET短絡手段（DC）は、その１例と
して、 前記の制御用トランジスタ主電流制限用抵抗（Ｒ）の
入力側１端にコレクタが接続され、この制御用トランジ
スタ主電流制限用抵抗（Ｒ）の出力側１端にベースが接
続され、前記PWM用FET（Q1）の電圧制御端子（Ｇ）にエ
ミッタが接続されてなる放電回路用トランジスタ（Q3）
と、 前記のPWM用FET（Q1）の電圧制御端子（Ｇ）に正方向
端子が接続され、前記制御用トランジスタ（Q2）の他方
の主電流端子（Ｃ）に負方向端子が接続されてなる逆バ
イアス用ダイオード（D2）と をもって構成しうる。
して、 前記の制御用トランジスタ主電流制限用抵抗（Ｒ）の
入力側１端にコレクタが接続され、この制御用トランジ
スタ主電流制限用抵抗（Ｒ）の出力側１端にベースが接
続され、前記PWM用FET（Q1）の電圧制御端子（Ｇ）にエ
ミッタが接続されてなる放電回路用トランジスタ（Q3）
と、 前記のPWM用FET（Q1）の電圧制御端子（Ｇ）に正方向
端子が接続され、前記制御用トランジスタ（Q2）の他方
の主電流端子（Ｃ）に負方向端子が接続されてなる逆バ
イアス用ダイオード（D2）と をもって構成しうる。
また、前記のPWM用FET短絡手段動作維持手段（HC）
は、そ１例として、 前記の入力端子（IN）と前記の制御用トランジスタ主
電流制限用抵抗（Ｒ）の入力側１端との間に前記入力端
子（IN）の正側を正として接続される逆流阻止用ダイオ
ード（D1）と、 この逆流阻止用ダイオード（D1）の負側と前記PWM用F
ET（Q1）の電圧制御端子（Ｇ）との間に接続されるキャ
パシタ（C1）と をもって構成しうる。
は、そ１例として、 前記の入力端子（IN）と前記の制御用トランジスタ主
電流制限用抵抗（Ｒ）の入力側１端との間に前記入力端
子（IN）の正側を正として接続される逆流阻止用ダイオ
ード（D1）と、 この逆流阻止用ダイオード（D1）の負側と前記PWM用F
ET（Q1）の電圧制御端子（Ｇ）との間に接続されるキャ
パシタ（C1）と をもって構成しうる。
従来技術に係るDC−DCコンバータにおいては、PWM用F
ETQ1がオンしている期間、PWM用FETQ1のゲート・ソース
間の浮遊キャパシティに無視しえない量の電荷が不可避
的に蓄積しているので、PWM用FETQ1がターン・オフする
時にこの電荷を放電するために、放電回路が設けられて
いるが、従来技術に係るDC−DCコンバータにおいて、こ
のゲート・ソース間の電荷の放電回路の抵抗と、制御用
トランジスタQ2のコレクタ電流の制限用抵抗とを共用し
ていることが、上記の欠点を惹起している。
ETQ1がオンしている期間、PWM用FETQ1のゲート・ソース
間の浮遊キャパシティに無視しえない量の電荷が不可避
的に蓄積しているので、PWM用FETQ1がターン・オフする
時にこの電荷を放電するために、放電回路が設けられて
いるが、従来技術に係るDC−DCコンバータにおいて、こ
のゲート・ソース間の電荷の放電回路の抵抗と、制御用
トランジスタQ2のコレクタ電流の制限用抵抗とを共用し
ていることが、上記の欠点を惹起している。
したがって、本発明に係るDC−DCコンバータにおいて
は、上記の電荷の放電回路と制御用トランジスタQ2の主
電流回路とを分離することゝしてある。すなわち、上記
の電荷の放電回路としてPWM用FETQ1のゲート・ソース間
に放電回路用トランジスタQ3を接続し、PWM用FETQ1のオ
フと同時にこの放電回路用トランジスタQ3を自動的にオ
ンせしめ、PWM用FETQ1のゲート・ソース間をこの放電回
路用トランジスタQ3をもって短絡するものである。他
方、制御トランジスタQ2の主電流回路には、主電流に関
して適切な抵抗値を持つ抵抗Ｒを挿入するというもので
ある。
は、上記の電荷の放電回路と制御用トランジスタQ2の主
電流回路とを分離することゝしてある。すなわち、上記
の電荷の放電回路としてPWM用FETQ1のゲート・ソース間
に放電回路用トランジスタQ3を接続し、PWM用FETQ1のオ
フと同時にこの放電回路用トランジスタQ3を自動的にオ
ンせしめ、PWM用FETQ1のゲート・ソース間をこの放電回
路用トランジスタQ3をもって短絡するものである。他
方、制御トランジスタQ2の主電流回路には、主電流に関
して適切な抵抗値を持つ抵抗Ｒを挿入するというもので
ある。
次に、本発明の要旨に係るPWM用FET短絡手段DCの作用
とPWM用FET短絡手段動作維持手段HCの作用とについて、
図を参照して、やゝ詳細に述べる。
とPWM用FET短絡手段動作維持手段HCの作用とについて、
図を参照して、やゝ詳細に述べる。
イ、PWM用FET短絡手段DCの作用 第1b図参照 図はPWM用FET短絡手段DCの１例を示す。図において、
Eiは入力端子INに印加される入力電圧であり、Eoは出力
端子OUTから出力される出力電圧である。Q1はPWM用FET
であり、Q2は電流信号PSに応答してPWM用FETQ1のオン・
オフを制御する制御用トランジスタであり、Ｒは抵抗で
ある。Q3はPWM用FETQ1のソースとゲートとを短絡する電
荷放電回路用トランジスタであり、PWM用FETQ1のターン
・オフ時において、ゲート・ソース間の浮遊キャパシテ
ィに蓄積されていた電荷を放電する。D2は放電回路用ト
ランジスタQ3のベースに逆バイアス電圧を付与する逆バ
イアス用ダイオードである。また、Ｅ・Ｃ・Ｂは、それ
ぞれ、制御用トランジスタQ2の一方の主電流端子・他方
の主電流端子・電流制御端子であり、Ｓ・Ｄ・Ｇは、そ
れぞれ、PWM用FETQ1の一方の電流端子・他方の電流端子
・電圧制御端子である。
Eiは入力端子INに印加される入力電圧であり、Eoは出力
端子OUTから出力される出力電圧である。Q1はPWM用FET
であり、Q2は電流信号PSに応答してPWM用FETQ1のオン・
オフを制御する制御用トランジスタであり、Ｒは抵抗で
ある。Q3はPWM用FETQ1のソースとゲートとを短絡する電
荷放電回路用トランジスタであり、PWM用FETQ1のターン
・オフ時において、ゲート・ソース間の浮遊キャパシテ
ィに蓄積されていた電荷を放電する。D2は放電回路用ト
ランジスタQ3のベースに逆バイアス電圧を付与する逆バ
イアス用ダイオードである。また、Ｅ・Ｃ・Ｂは、それ
ぞれ、制御用トランジスタQ2の一方の主電流端子・他方
の主電流端子・電流制御端子であり、Ｓ・Ｄ・Ｇは、そ
れぞれ、PWM用FETQ1の一方の電流端子・他方の電流端子
・電圧制御端子である。
つぎに、このPWM用FET短絡手段DCの動作について説明
する。制御用トランジスタQ2がオフの状態では、PWM用F
ETQ1のゲート電位はソース電位と殆ど同一であるのでPW
M用FETQ1はオフ状態にある。制御用トランジスタQ2の電
流制御端子Ｂに電流信号PSが入力されると、制御用トラ
ンジスタQ2がオンし、PWM用FETQ1のゲート電位がほゞ0V
になるので、PWM用FETQ1はオンする。また、放電回路用
トランジスタQ3は、逆バイアス用ダイオードD2によって
逆バイアスされてオフ状態となっているので、制御用ト
ランジスタQ2の主電流は抵抗Ｒを通じて流れ込む。
する。制御用トランジスタQ2がオフの状態では、PWM用F
ETQ1のゲート電位はソース電位と殆ど同一であるのでPW
M用FETQ1はオフ状態にある。制御用トランジスタQ2の電
流制御端子Ｂに電流信号PSが入力されると、制御用トラ
ンジスタQ2がオンし、PWM用FETQ1のゲート電位がほゞ0V
になるので、PWM用FETQ1はオンする。また、放電回路用
トランジスタQ3は、逆バイアス用ダイオードD2によって
逆バイアスされてオフ状態となっているので、制御用ト
ランジスタQ2の主電流は抵抗Ｒを通じて流れ込む。
制御用トランジスタQ2への電流信号PSが０（零）にな
ると、制御用トランジスタQ2はオフし、逆流阻止用ダイ
オードD1および抵抗Ｒを通じて制御用トランジスタQ2に
流れていた電流が、放電回路用トランジスタQ3のベース
電流となるため放電回路用トランジスタQ3はオンする。
放電回路用トランジスタQ3がオンすると、入力電圧Eiに
よって放電回路用トランジスタQ3を通じてPWM用FETQ1の
ゲートに電流が流れ込むため、PWM用FETQ1のゲート電位
が上昇してPWM用FETQ1はオフすることになる。PWM用FET
Q1がオフすると、このPWM用FETQ1のゲート・ソース間の
浮遊キャパシティに蓄積されていた電荷は、オンした放
電回路用トランジスタQ3によって短絡されたPWM用FETQ1
のソース・ゲート間の低抵抗の回路に急速に放電される
ことになる。
ると、制御用トランジスタQ2はオフし、逆流阻止用ダイ
オードD1および抵抗Ｒを通じて制御用トランジスタQ2に
流れていた電流が、放電回路用トランジスタQ3のベース
電流となるため放電回路用トランジスタQ3はオンする。
放電回路用トランジスタQ3がオンすると、入力電圧Eiに
よって放電回路用トランジスタQ3を通じてPWM用FETQ1の
ゲートに電流が流れ込むため、PWM用FETQ1のゲート電位
が上昇してPWM用FETQ1はオフすることになる。PWM用FET
Q1がオフすると、このPWM用FETQ1のゲート・ソース間の
浮遊キャパシティに蓄積されていた電荷は、オンした放
電回路用トランジスタQ3によって短絡されたPWM用FETQ1
のソース・ゲート間の低抵抗の回路に急速に放電される
ことになる。
ロ.PWM用FET短絡手段動作維持手段HCの作用 第1c図参照 図はPWM用FET短絡手段動作維持手段HCの１例を示す。
図において、C1はPWM用FET短絡動作維持用キャパシタで
あり、D1はキャパシタC1の電荷が入力側に流出するのを
阻止する逆流阻止用ダイオードである。上記以外の符号
は第1b図の場合と同一である。
図において、C1はPWM用FET短絡動作維持用キャパシタで
あり、D1はキャパシタC1の電荷が入力側に流出するのを
阻止する逆流阻止用ダイオードである。上記以外の符号
は第1b図の場合と同一である。
つぎに、このPWM用FET短絡手段動作維持手段HCの動作
について説明する。上記のイ項の動作に引き続き、PWM
用FETQ1のゲート電位がさらに上昇すると、抵抗Ｒを通
じて放電回路用トランジスタQ3のベースに流し込んでい
た電流が減少して、遂には放電回路用トランジスタQ3の
オン状態を維持できなくなり、その時までにPWM用FETQ1
のターン・オフが完了していない場合は、ターン・オフ
が急速に激減することになる。これを防止するための手
段がPWM用FET短絡手段動作維持手段HCである。PWM用FET
Q1のゲート電位が上昇して来ると、逆流阻止用ダイオー
ドD1のカソード側の電位は入力電圧Eiより高くなるた
め、キャパシタC1に蓄積されていた電荷が抵抗Ｒを通じ
て放電回路用トランジスタQ3のベース電流として供給さ
れることになる。キャパシタC1の静電容量の値と抵抗Ｒ
の値の積がスイッチング周期より大きくなるように、キ
ャパシタC1の静電容量の値と抵抗Ｒの値を設定してお
き、放電回路用トランジスタQ3のオン状態を維持してお
き、PWM用FETQ1のゲート・ソース間の短絡動作を維持
し、PWM用FETQ1の所望のターン・オフ速度を確保する。
について説明する。上記のイ項の動作に引き続き、PWM
用FETQ1のゲート電位がさらに上昇すると、抵抗Ｒを通
じて放電回路用トランジスタQ3のベースに流し込んでい
た電流が減少して、遂には放電回路用トランジスタQ3の
オン状態を維持できなくなり、その時までにPWM用FETQ1
のターン・オフが完了していない場合は、ターン・オフ
が急速に激減することになる。これを防止するための手
段がPWM用FET短絡手段動作維持手段HCである。PWM用FET
Q1のゲート電位が上昇して来ると、逆流阻止用ダイオー
ドD1のカソード側の電位は入力電圧Eiより高くなるた
め、キャパシタC1に蓄積されていた電荷が抵抗Ｒを通じ
て放電回路用トランジスタQ3のベース電流として供給さ
れることになる。キャパシタC1の静電容量の値と抵抗Ｒ
の値の積がスイッチング周期より大きくなるように、キ
ャパシタC1の静電容量の値と抵抗Ｒの値を設定してお
き、放電回路用トランジスタQ3のオン状態を維持してお
き、PWM用FETQ1のゲート・ソース間の短絡動作を維持
し、PWM用FETQ1の所望のターン・オフ速度を確保する。
以下、図面を参照しつゝ、本発明の実施例に係るDC−
DCコンバータについて説明する。
DCコンバータについて説明する。
上記作用の項に説明したとおり、本発明には、（イ）
従来技術に係るDC−DCコンバータにPWM用FET短絡手段DC
が付加された構成と、（ロ）従来技術に係るDC−DCコン
バータにPWM用FET短絡手段DCとPWM用FET短絡手段動作維
持手段HCとの双方が付加された構成とがある。
従来技術に係るDC−DCコンバータにPWM用FET短絡手段DC
が付加された構成と、（ロ）従来技術に係るDC−DCコン
バータにPWM用FET短絡手段DCとPWM用FET短絡手段動作維
持手段HCとの双方が付加された構成とがある。
従来技術に係るDC−DCコンバータにPWM用FET短絡手段
DCのみが付加された構成のDCコンバータも有効に機能す
ることは明らかであるが、従来技術に係るDC−DCコンバ
ータにPWM用FET短絡手段DCとPWM用FET短絡手段動作維持
手段HCとの双方が付加された構成が更に改良された構成
であることは明らかであるから、本明細書においては、
冗長を避けるため、主として、従来技術に係るDC−DCコ
ンバータにPWM用FET短絡手段DCとPWM用FET短絡手段動作
維持手段HCとの双方が付加された構成について説明す
る。
DCのみが付加された構成のDCコンバータも有効に機能す
ることは明らかであるが、従来技術に係るDC−DCコンバ
ータにPWM用FET短絡手段DCとPWM用FET短絡手段動作維持
手段HCとの双方が付加された構成が更に改良された構成
であることは明らかであるから、本明細書においては、
冗長を避けるため、主として、従来技術に係るDC−DCコ
ンバータにPWM用FET短絡手段DCとPWM用FET短絡手段動作
維持手段HCとの双方が付加された構成について説明す
る。
第1a図参照 図において、Eiは入力端子INに印加される入力電圧で
あり、Eoは出力端子OUTから出力される出力電圧であ
る。Q1はPWM用FETであり、Q2は電流信号PSに応答してPW
M用FETQ1のオン・オフを制御する制御用トランジスタで
あり、Ｒは抵抗である。ところで、本発明に係るDC−DC
コンバータにおいては、PWM用FETQ1のゲート信号の電源
とDC−DCコンバータの入力電源とが共用されているの
で、上記の抵抗Ｒが上記の制御用トランジスタQ2の電流
制限抵抗としても機能することは従来技術の場合と同様
である。
あり、Eoは出力端子OUTから出力される出力電圧であ
る。Q1はPWM用FETであり、Q2は電流信号PSに応答してPW
M用FETQ1のオン・オフを制御する制御用トランジスタで
あり、Ｒは抵抗である。ところで、本発明に係るDC−DC
コンバータにおいては、PWM用FETQ1のゲート信号の電源
とDC−DCコンバータの入力電源とが共用されているの
で、上記の抵抗Ｒが上記の制御用トランジスタQ2の電流
制限抵抗としても機能することは従来技術の場合と同様
である。
DCは、本発明の第１の要旨に係るPWM用FET短絡手段で
あり、上記の従来技術に係るDC−DCコンバータにPWM用F
ET短絡手段DCのみが付加された構成にも、従来技術に係
るDC−DCコンバータにPWM用FET短絡手段DCとPWM用FET短
絡手段動作維持手段HCとの双方が付加された構成にも、
必須な構成要素であるが、以下にその動作を説明する。
あり、上記の従来技術に係るDC−DCコンバータにPWM用F
ET短絡手段DCのみが付加された構成にも、従来技術に係
るDC−DCコンバータにPWM用FET短絡手段DCとPWM用FET短
絡手段動作維持手段HCとの双方が付加された構成にも、
必須な構成要素であるが、以下にその動作を説明する。
制御用トランジスタQ2がオフ状態では、PWM用FETQ1の
ゲート電位はソース電位と殆ど同一であるのでPWM用FET
Q1はオフ状態にある。制御用トランジスタQ2の電流制御
端子Ｂに電流信号PSが入力されると、制御用トランジス
タQ2がオンし、PWM用FETQ1のゲート電位がほゞ0Vになる
ので、PWM用FETQ1はオンする。また、放電回路用トラン
ジスタQ3は、逆バイアス用ダイオードD2によって逆バイ
アスされてオフ状態となっているので、制御用トランジ
スタQ2の主電流は抵抗Ｒを通じて流れ込む。
ゲート電位はソース電位と殆ど同一であるのでPWM用FET
Q1はオフ状態にある。制御用トランジスタQ2の電流制御
端子Ｂに電流信号PSが入力されると、制御用トランジス
タQ2がオンし、PWM用FETQ1のゲート電位がほゞ0Vになる
ので、PWM用FETQ1はオンする。また、放電回路用トラン
ジスタQ3は、逆バイアス用ダイオードD2によって逆バイ
アスされてオフ状態となっているので、制御用トランジ
スタQ2の主電流は抵抗Ｒを通じて流れ込む。
制御用トランジスタQ2への電流信号PSが０（零）にな
ると、制御用トランジスタQ2はオフし、逆流阻止用ダイ
オードD1および抵抗Ｒを通じて制御用トランジスタQ2に
流れていた電流が、放電回路用トランジスタQ3のベース
電流となるため放電回路用トランジスタQ3はオンする。
放電回路用トランジスタQ3がオンすると、入力電圧Eiに
よって放電回路用トランジスタQ3を通じてPWM用FETQ1の
ゲートに電流が流れ込むため、PWM用FETQ1のゲート電位
が上昇してPWM用FETQ1はオフすることになる。PWM用FET
Q1がオフすると、このPWM用FETQ1のゲート・ソース間の
浮遊キャパシティに蓄積されていた電荷は、オンした放
電回路用トランジスタQ3によって短絡されたPWM用FETQ1
のソース・ゲート間の低抵抗の回路に急速に放電される
ことになる。
ると、制御用トランジスタQ2はオフし、逆流阻止用ダイ
オードD1および抵抗Ｒを通じて制御用トランジスタQ2に
流れていた電流が、放電回路用トランジスタQ3のベース
電流となるため放電回路用トランジスタQ3はオンする。
放電回路用トランジスタQ3がオンすると、入力電圧Eiに
よって放電回路用トランジスタQ3を通じてPWM用FETQ1の
ゲートに電流が流れ込むため、PWM用FETQ1のゲート電位
が上昇してPWM用FETQ1はオフすることになる。PWM用FET
Q1がオフすると、このPWM用FETQ1のゲート・ソース間の
浮遊キャパシティに蓄積されていた電荷は、オンした放
電回路用トランジスタQ3によって短絡されたPWM用FETQ1
のソース・ゲート間の低抵抗の回路に急速に放電される
ことになる。
HCは、本発明の第２の要旨に係るPWM用FET短絡手段動
作維持手段であり、上記の従来技術に係るDC−DCコンバ
ータにPWM用FET短絡手段DCとPWM用FET短絡手段動作維持
手段HCとの双方が付加された構成のみに必須な構成要素
であるが、以下にその動作を説明する。
作維持手段であり、上記の従来技術に係るDC−DCコンバ
ータにPWM用FET短絡手段DCとPWM用FET短絡手段動作維持
手段HCとの双方が付加された構成のみに必須な構成要素
であるが、以下にその動作を説明する。
上記の動作に引き続き、PWM用FETQ1のゲート電位がさ
らに上昇すると、抵抗Ｒを通じて放電回路用トランジス
タQ3のベースに流し込んでいた電流が減少して、ついに
放電回路用トランジスタQ3のオン状態を維持できなくな
り、その時までにPWM用FETQ1のターン・オフが完了して
いない場合は、ターン・オフ速度が急速に激減すること
になる。これを防止するための手段がPWM用FET短絡手段
動作維持手段HCである。PWM用FETQ1のゲート電位が上昇
して来ると、逆流阻止用ダイオードD1のカソード側の電
位は入力電圧Eiより高くなるため、キャパシタC1に蓄積
されていた電荷が抵抗Ｒを通じて放電回路用トランジス
タQ3のベース電流として供給されることになる。キャパ
シタC1の静電容量の値と抵抗Ｒの値の積がスイッチング
周期より大きくなるように、キャパシタC1の静電容量の
値と抵抗Ｒの値を設定しておき、放電回路用トランジス
タQ3のオン状態を維持して、PWM用FETQ1のゲート・ソー
ス間の短絡動作を維持し、PWM用FETQ1の所望のターン・
オフ速度を確保する。
らに上昇すると、抵抗Ｒを通じて放電回路用トランジス
タQ3のベースに流し込んでいた電流が減少して、ついに
放電回路用トランジスタQ3のオン状態を維持できなくな
り、その時までにPWM用FETQ1のターン・オフが完了して
いない場合は、ターン・オフ速度が急速に激減すること
になる。これを防止するための手段がPWM用FET短絡手段
動作維持手段HCである。PWM用FETQ1のゲート電位が上昇
して来ると、逆流阻止用ダイオードD1のカソード側の電
位は入力電圧Eiより高くなるため、キャパシタC1に蓄積
されていた電荷が抵抗Ｒを通じて放電回路用トランジス
タQ3のベース電流として供給されることになる。キャパ
シタC1の静電容量の値と抵抗Ｒの値の積がスイッチング
周期より大きくなるように、キャパシタC1の静電容量の
値と抵抗Ｒの値を設定しておき、放電回路用トランジス
タQ3のオン状態を維持して、PWM用FETQ1のゲート・ソー
ス間の短絡動作を維持し、PWM用FETQ1の所望のターン・
オフ速度を確保する。
以下、従来技術に係るDC−DCコンバータに、PWM用FET
短絡手段DCとPWM用FET短絡手段動作維持手段HCとが付加
された構成について、その構成と作用とについて、さら
に説明する。
短絡手段DCとPWM用FET短絡手段動作維持手段HCとが付加
された構成について、その構成と作用とについて、さら
に説明する。
L1は平滑用インダクタンスであり、C2は平滑用キャパ
シタであり、これら双方をもって逆Ｌ型平滑回路を構成
しており、D3はフライホイールダイオードであり、これ
は、従来技術に係るDC−DCコンバータの構成要素と同一
である。また、0Vはグランド電位を示すが、入力電圧Ei
と出力電圧Eoとのいづれよりも低い電位でなければなら
ないことも従来技術の場合と同一である。
シタであり、これら双方をもって逆Ｌ型平滑回路を構成
しており、D3はフライホイールダイオードであり、これ
は、従来技術に係るDC−DCコンバータの構成要素と同一
である。また、0Vはグランド電位を示すが、入力電圧Ei
と出力電圧Eoとのいづれよりも低い電位でなければなら
ないことも従来技術の場合と同一である。
次に、第1a図に示す本発明に係るDC−DCコンバータの
回路の動作について説明する。
回路の動作について説明する。
制御用トランジスタQ2がオフ状態では、PWM用FETQ1の
ゲート電位はソース電位と殆ど同一であるので、PWM用F
ETQ1はオフ状態にある。制御用トランジスタQ2のベース
Ｂに図示のようにパルス状制御電流信号PSが供給される
と、制御用トランジスタQ2がオンし、PWM用FETQ1のゲー
ト電位がほゞ0Vに低下するので、PWM用FETQ1はオンす
る。このとき、放電回路用トランジスタQ3は逆バイアス
用ダイオードD2によって逆バイアスされたオフ状態とな
っているので、制御用トランジスタQ2のコレクタに流れ
る電流は抵抗Ｒを通して流れ込む。また、この時、キャ
パシタC1は、入力電圧Eiから逆流阻止用ダイオードD1と
逆バイアス用ダイオードD2と制御用トランジスタQ2との
電圧降下を差し引いた電圧に充電される。
ゲート電位はソース電位と殆ど同一であるので、PWM用F
ETQ1はオフ状態にある。制御用トランジスタQ2のベース
Ｂに図示のようにパルス状制御電流信号PSが供給される
と、制御用トランジスタQ2がオンし、PWM用FETQ1のゲー
ト電位がほゞ0Vに低下するので、PWM用FETQ1はオンす
る。このとき、放電回路用トランジスタQ3は逆バイアス
用ダイオードD2によって逆バイアスされたオフ状態とな
っているので、制御用トランジスタQ2のコレクタに流れ
る電流は抵抗Ｒを通して流れ込む。また、この時、キャ
パシタC1は、入力電圧Eiから逆流阻止用ダイオードD1と
逆バイアス用ダイオードD2と制御用トランジスタQ2との
電圧降下を差し引いた電圧に充電される。
電流信号PSが消滅して制御用トランジスタQ2のベース
Ｂに供給されていた電流が０（零）になると、制御用ト
ランジスタQ2はオフし、逆流阻止用ダイオードD1および
抵抗Ｒを通して制御用トランジスタQ2のコレクタに流れ
ていた電流が放電回路用トランジスタQ3のベース電流と
なるため、放電回路用トランジスタQ3がオンする。放電
回路用トランジスタQ3がオンすると、入力電圧Eiによっ
て放電回路用トランジスタQ3を通してPWM用FETQ1のゲー
トＧに電流が流れ込むため、PWM用FETQ1のゲート電位は
上昇してPWM用FETQ1はオフすることになる。
Ｂに供給されていた電流が０（零）になると、制御用ト
ランジスタQ2はオフし、逆流阻止用ダイオードD1および
抵抗Ｒを通して制御用トランジスタQ2のコレクタに流れ
ていた電流が放電回路用トランジスタQ3のベース電流と
なるため、放電回路用トランジスタQ3がオンする。放電
回路用トランジスタQ3がオンすると、入力電圧Eiによっ
て放電回路用トランジスタQ3を通してPWM用FETQ1のゲー
トＧに電流が流れ込むため、PWM用FETQ1のゲート電位は
上昇してPWM用FETQ1はオフすることになる。
さらに、PWM用FETQ1のゲート電位が上昇して来ると、
逆流阻止用ダイオードD1のカソード側の電位は入力電圧
Eiより高くなるため、キャパシタC1に蓄積されていた電
荷は抵抗Ｒを通り放電回路用トランジスタQ3のベース電
流として供給されることになり、キャパシタC1の静電容
量の値と抵抗Ｒの抵抗値との積がスイッチング周期より
大きくなるように、キャパシタC1の静電容量の値と抵抗
Ｒの抵抗値との値が設定されていれば、放電回路トラン
ジスタQ3のオン状態は維持され、PWM用FETQ1はオフ状態
に保たれる。
逆流阻止用ダイオードD1のカソード側の電位は入力電圧
Eiより高くなるため、キャパシタC1に蓄積されていた電
荷は抵抗Ｒを通り放電回路用トランジスタQ3のベース電
流として供給されることになり、キャパシタC1の静電容
量の値と抵抗Ｒの抵抗値との積がスイッチング周期より
大きくなるように、キャパシタC1の静電容量の値と抵抗
Ｒの抵抗値との値が設定されていれば、放電回路トラン
ジスタQ3のオン状態は維持され、PWM用FETQ1はオフ状態
に保たれる。
このようにして、（イ）PWM用FETQ1がターン・オフす
る際、合理的に設定された期間放電回路用トランジスタ
Q3によってPWM用FETQ1のゲート・ソース間が短絡される
ので、PWM用FETQ1のゲート・ソース間の浮遊キャパシテ
ィに蓄えられていた電荷が速やかに放出されることにな
る。また、（ロ）抵抗Ｒは放電回路用トランジスタQ3の
ベース電流を決定する役割をも持つので、放電回路用ト
ランジスタQ3の直流電流増幅率hFEがある程度大きけれ
ば、抵抗Ｒの抵抗値も大きくすることができ、制御用ト
ランジスタQ2のオン時にコレクタに流れる電流は充分小
さくすることができる。
る際、合理的に設定された期間放電回路用トランジスタ
Q3によってPWM用FETQ1のゲート・ソース間が短絡される
ので、PWM用FETQ1のゲート・ソース間の浮遊キャパシテ
ィに蓄えられていた電荷が速やかに放出されることにな
る。また、（ロ）抵抗Ｒは放電回路用トランジスタQ3の
ベース電流を決定する役割をも持つので、放電回路用ト
ランジスタQ3の直流電流増幅率hFEがある程度大きけれ
ば、抵抗Ｒの抵抗値も大きくすることができ、制御用ト
ランジスタQ2のオン時にコレクタに流れる電流は充分小
さくすることができる。
以上説明せるとおり、本発明に係るDC−DCコンバータ
は、以下に列記する多くの効果を有する。
は、以下に列記する多くの効果を有する。
（イ）スイッチング手段であるPWM用FET（Q1）のゲート
・ソース間に、１例として、制御用トランジスタ主電流
制限用抵抗（Ｒ）の入力側１端にコレクタが接続され、
この制御用トランジスタ主電流制限用抵抗（Ｒ）の出力
側１端にベースが接続され、前記のPWM用FET（Q1）の電
圧制御端子（Ｇ）にエミッタが接続されている放電回路
用トランジスタ（Q3）と、PWM用FET（Q1）の電圧制御端
子（Ｇ）に正方向端子が接続され、制御用トランジスタ
（Q2）の他方の主電流端子（Ｃ）に負方向端子が接続さ
れている逆バイアス用ダイオード（D2）とをもって構成
されるPWM用FET短絡手段（DC）が設けられているので、
PWM用FET（Q1）がオフすると、PWM用FET短絡手段（DC）
を構成する放電回路用トランジスタ（Q3）が接続され、
上記の放電回路用トランジスタ（Q3）が自動的にオンし
て、PWM用FET（Q1）のゲート・ソース間の浮遊キャパシ
タに蓄えられた電荷を極めて低い抵抗値の回路に放電す
ることができ、しかも、１例として、入力端子（IN）と
制御用トランジスタ主電流制限用抵抗（Ｒ）の入力側１
端との間に入力端子（IN）の正側を正として接続される
逆流阻止用ダイオード（D1）と、逆流阻止用ダイオード
（D1）の負側とPWM用FET（Q1）の電圧制御端子（Ｇ）と
の間に接続されるキャパシタ（C1）とをもって構成され
るPWM用FET短絡手段動作維持手段（HC）が設けられてい
るので、このPWM用FET短絡手段動作維持手段（HC）を構
成するキャパシタ（C1）の存在によって、上記の放電回
路は十分に長い期間維持され、PWM用FET（Q1）のゲート
・ソース間の浮遊キャパシティに蓄えられた電荷は十分
放電され、これらの効果が相乗的に作用して、PWM用FET
（Q1）のターン・オフ速度を速めることが可能となる。
・ソース間に、１例として、制御用トランジスタ主電流
制限用抵抗（Ｒ）の入力側１端にコレクタが接続され、
この制御用トランジスタ主電流制限用抵抗（Ｒ）の出力
側１端にベースが接続され、前記のPWM用FET（Q1）の電
圧制御端子（Ｇ）にエミッタが接続されている放電回路
用トランジスタ（Q3）と、PWM用FET（Q1）の電圧制御端
子（Ｇ）に正方向端子が接続され、制御用トランジスタ
（Q2）の他方の主電流端子（Ｃ）に負方向端子が接続さ
れている逆バイアス用ダイオード（D2）とをもって構成
されるPWM用FET短絡手段（DC）が設けられているので、
PWM用FET（Q1）がオフすると、PWM用FET短絡手段（DC）
を構成する放電回路用トランジスタ（Q3）が接続され、
上記の放電回路用トランジスタ（Q3）が自動的にオンし
て、PWM用FET（Q1）のゲート・ソース間の浮遊キャパシ
タに蓄えられた電荷を極めて低い抵抗値の回路に放電す
ることができ、しかも、１例として、入力端子（IN）と
制御用トランジスタ主電流制限用抵抗（Ｒ）の入力側１
端との間に入力端子（IN）の正側を正として接続される
逆流阻止用ダイオード（D1）と、逆流阻止用ダイオード
（D1）の負側とPWM用FET（Q1）の電圧制御端子（Ｇ）と
の間に接続されるキャパシタ（C1）とをもって構成され
るPWM用FET短絡手段動作維持手段（HC）が設けられてい
るので、このPWM用FET短絡手段動作維持手段（HC）を構
成するキャパシタ（C1）の存在によって、上記の放電回
路は十分に長い期間維持され、PWM用FET（Q1）のゲート
・ソース間の浮遊キャパシティに蓄えられた電荷は十分
放電され、これらの効果が相乗的に作用して、PWM用FET
（Q1）のターン・オフ速度を速めることが可能となる。
（ロ）制御用トランジスタ（Q2）のコレクタ電流を流す
回路の抵抗（Ｒ）の値を、上記の放電回路と無関係に大
きく選択することができるので、DC−DCコンバータの発
生損失を小さくでき、したがって、放熱手段の簡略化が
可能となり、装置の小形・軽量化が達成される。
回路の抵抗（Ｒ）の値を、上記の放電回路と無関係に大
きく選択することができるので、DC−DCコンバータの発
生損失を小さくでき、したがって、放熱手段の簡略化が
可能となり、装置の小形・軽量化が達成される。
（ハ）また、ターン・オフ速度を速めることができるの
で、スイッチング周波数を所望の値に高めることが可能
となり、平滑用のインダクタンスや平滑用のキャパシタ
を小形化することができる。
で、スイッチング周波数を所望の値に高めることが可能
となり、平滑用のインダクタンスや平滑用のキャパシタ
を小形化することができる。
第1a図は、本発明の実施例に係るDC−DCコンバータの構
成図である。 第1b図は、本発明の第１の要旨に係るPWM用FET短絡手段
DCの動作説明図である。 第1c図は、本発明の第２の要旨に係るPWM用FET短絡手段
動作維持手段HCの動作説明図である。 第２図は、従来技術に係るDC−DCコンバータの構成図で
ある。 Ei……入力電圧、 Eo……出力電圧、 Q1……PWM用FET（ＰチャンネルMOS型電界効果トランジ
スタ）、 Q2……制御用トランジスタ、 DC……PWM用FET短絡手段、 Q3……放電回路用トランジスタ、 D2……逆バイアス用ダイオード、 Ｒ……抵抗、 HC……PWM用FET短絡手段動作維持手段、 C1……キャパシタ、 D1……逆流阻止用ダイオード、 SC……平滑回路、 L1……平滑用インダクタンス、 C2……平滑用キャパシタ、 D3……フライホイールダイオード、 IN……入力端子、 OUT……出力端子、 0V……グランド電位、 Ｓ……PWM用FETの一方の電流端子、 Ｄ……PWM用FETの他方の電流端子、 Ｇ……PWM用FETの電圧制御端子、 PS……電流信号、 Ｅ……制御用トランジスタの一方の主電流端子、 Ｃ……制御用トランジスタの他方の主電流端子、 Ｂ……制御用トランジスタの電流制御用端子。
成図である。 第1b図は、本発明の第１の要旨に係るPWM用FET短絡手段
DCの動作説明図である。 第1c図は、本発明の第２の要旨に係るPWM用FET短絡手段
動作維持手段HCの動作説明図である。 第２図は、従来技術に係るDC−DCコンバータの構成図で
ある。 Ei……入力電圧、 Eo……出力電圧、 Q1……PWM用FET（ＰチャンネルMOS型電界効果トランジ
スタ）、 Q2……制御用トランジスタ、 DC……PWM用FET短絡手段、 Q3……放電回路用トランジスタ、 D2……逆バイアス用ダイオード、 Ｒ……抵抗、 HC……PWM用FET短絡手段動作維持手段、 C1……キャパシタ、 D1……逆流阻止用ダイオード、 SC……平滑回路、 L1……平滑用インダクタンス、 C2……平滑用キャパシタ、 D3……フライホイールダイオード、 IN……入力端子、 OUT……出力端子、 0V……グランド電位、 Ｓ……PWM用FETの一方の電流端子、 Ｄ……PWM用FETの他方の電流端子、 Ｇ……PWM用FETの電圧制御端子、 PS……電流信号、 Ｅ……制御用トランジスタの一方の主電流端子、 Ｃ……制御用トランジスタの他方の主電流端子、 Ｂ……制御用トランジスタの電流制御用端子。
Claims (4)
- 【請求項１】一方の電流端子（Ｓ）が入力端子（IN）に
接続され、他方の電流端子（Ｄ）がフライホイールダイ
オード（D3）と平滑回路（SC）とを介して出力端子（OU
T）に接続され、電圧制御端子（Ｇ）が、電流制御端子
（Ｂ）に印加される電流信号（PS）に応答して動作し、
一方の主電流端子（Ｅ）はグランド電位とされている制
御用トランジスタ（Q2）の他方の主電流端子（Ｃ）に接
続されてなるPWM用FET（Q1）と、 一端は前記入力端子（IN）に接続され、他端は前記制御
用トランジスタ（Q2）に他方の主電流端子（Ｃ）に接続
されてなる制御用トランジスタ主電流制限用抵抗（Ｒ）
と を有するDC−DCコンバータにおいて、 前記PWM用FET（Q1）がオフすると同時に、該PWM用FET
（Q1）の前記一方の電流端子（Ｓ）と前記電圧制御端子
（Ｇ）とを短絡する、PWM用FET短絡手段（DC） を有することを特徴とするDC−DCコンバータ。 - 【請求項２】一方の電流端子（Ｓ）が入力端子（IN）に
接続され、他方の電流端子（Ｄ）がフライホイールダイ
オード（D3）と平滑回路（SC）とを介して出力端子（OU
T）に接続され、電圧制御端子（Ｇ）が、電流制御端子
（Ｂ）に印加される電流信号（PS）に応答して動作し、
一方の主電流端子（Ｅ）はグランド電位とされている制
御用トランジスタ（Q2）の他方の主電流端子（Ｃ）に接
続されてなるPWM用FET（Q1）と、 一端は前記入力端子（IN）に接続され、他端は前記制御
用トランジスタ（Q2）に他方の主電流端子（Ｃ）に接続
されてなる制御用トランジスタ主電流制限用抵抗（Ｒ）
と を有するDC−DCコンバータにおいて、 前記PWM用FET（Q1）がオフすると同時に、該PWM用FET
（Q1）の前記一方の電流端子（Ｓ）と前記電圧制御端子
（Ｇ）とを短絡するPWM用FET短絡手段（DC）と、 前記PWM用FET（Q1）がオフしている期間、前記PWM用FET
短絡手段（DC）の動作を維持するPWM用FET短絡手段動作
維持手段（HC）と を有することを特徴とするDC−DCコンバータ。 - 【請求項３】前記PWM用FET短絡手段（DC）は、 前記制御用トラジスタ主電流制限用抵抗（Ｒ）の入力側
１端にコレクタが接続され、該制御用トランジスタ主電
流制限用抵抗（Ｒ）の出力側１端にベースが接続され、
前記PWM用FET（Q1）の電圧制御端子（Ｇ）にエミッタが
接続されてなる放電回路用トランジスタ（Q3）と、 前記PWM用FET（Q1）の電圧制御端子（Ｇ）に正方向端子
が接続され、前記制御用トランジスタ（Q2）の他方の主
電流端子（Ｃ）に負方向端子が接続されてなる逆バイア
ス用ダイオード（D2）と よりなることを特徴とする請求項［１］または［２］記
載のDC−DCコンパータ。 - 【請求項４】前記PWM用FET短絡手段動作維持手段（HC）
は、前記入力端子（IN）と前記制御用トランジスタ主電
流制限用抵抗（Ｒ）の入力側１端との間に前記入力端子
（IN）の正側を正として接続される逆流阻止用ダイオー
ド（D1）と、 該逆流阻止用ダイオード（D1）の負側と前記PWM用FET
（Q1）の電圧制御端子（Ｇ）との間に接続されるキャパ
シタ（C1）と よりなることを特徴とする請求項［２］記載のDC−DCコ
ンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158386A JP2668582B2 (ja) | 1989-06-22 | 1989-06-22 | Ｄｃ―ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158386A JP2668582B2 (ja) | 1989-06-22 | 1989-06-22 | Ｄｃ―ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324814A JPH0324814A (ja) | 1991-02-01 |
| JP2668582B2 true JP2668582B2 (ja) | 1997-10-27 |
Family
ID=15670591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158386A Expired - Lifetime JP2668582B2 (ja) | 1989-06-22 | 1989-06-22 | Ｄｃ―ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668582B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100321070A1 (en) * | 2009-06-23 | 2010-12-23 | Canon Kabushiki Kaisha | Switching element driving circuit and converter |
-
1989
- 1989-06-22 JP JP1158386A patent/JP2668582B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100321070A1 (en) * | 2009-06-23 | 2010-12-23 | Canon Kabushiki Kaisha | Switching element driving circuit and converter |
| JP2011010396A (ja) * | 2009-06-23 | 2011-01-13 | Canon Inc | スイッチング素子の駆動回路、コンバータ |
| US8890498B2 (en) | 2009-06-23 | 2014-11-18 | Canon Kabushiki Kaisha | Driving circuit to turn off switching element by voltage from voltage storage unit and converter including driving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324814A (ja) | 1991-02-01 |
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