JP2667432B2 - 半導体装置及び固体撮像装置 - Google Patents
半導体装置及び固体撮像装置Info
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- JP2667432B2 JP2667432B2 JP63067033A JP6703388A JP2667432B2 JP 2667432 B2 JP2667432 B2 JP 2667432B2 JP 63067033 A JP63067033 A JP 63067033A JP 6703388 A JP6703388 A JP 6703388A JP 2667432 B2 JP2667432 B2 JP 2667432B2
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- insulating film
- semiconductor
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置及び固体撮像装置に関するもので
ある。
ある。
（従来の技術） 第６図および第７図に従来の半導体装置の一例として
の固体撮像装置を示す。符号１は半導体チップ全体を示
し、符号２は半導体チップ１を切り出すためのダイシン
グ領域を示す。符号３は後述の感光素子（フォトダイオ
ード）の受光窓７を規定し、かつ受光窓７以外の部分を
遮光するための光シールド膜であって、一般にAl等の導
電性の材料からなっている。そして、外部への電気的引
出しパッド４を介して外部電源に接続される。符号５は
その他の電気配線を概念的に示す。
の固体撮像装置を示す。符号１は半導体チップ全体を示
し、符号２は半導体チップ１を切り出すためのダイシン
グ領域を示す。符号３は後述の感光素子（フォトダイオ
ード）の受光窓７を規定し、かつ受光窓７以外の部分を
遮光するための光シールド膜であって、一般にAl等の導
電性の材料からなっている。そして、外部への電気的引
出しパッド４を介して外部電源に接続される。符号５は
その他の電気配線を概念的に示す。
第６図に示すX7−X7線に沿った断面図である第７図に
おいて、符号８はｎ形半導体基板（以下、基板ともい
う）を示し、符号９はｐ形ウェル構造を示すｐ形不純物
層（以下ｐウェルという）を示す。符号10は受光窓７に
対応して形成される島状のｎ形不純物層であってｐウェ
ル９と共にpn接合形ウォトダイオード（感光素子）を形
成する。符号11は第１の絶縁膜を示す。符号17は第２の
絶縁膜であって、一般に感光素子を保護するための保護
膜として形成される。なお、受光窓７を介して入射した
映像光によってｎ形不純物層10、ｐウェル９内で発生し
た信号電荷は、ｎ形不純物層10に蓄積され、電荷読み出
し手段（図示せず）により外部に取り出される。
おいて、符号８はｎ形半導体基板（以下、基板ともい
う）を示し、符号９はｐ形ウェル構造を示すｐ形不純物
層（以下ｐウェルという）を示す。符号10は受光窓７に
対応して形成される島状のｎ形不純物層であってｐウェ
ル９と共にpn接合形ウォトダイオード（感光素子）を形
成する。符号11は第１の絶縁膜を示す。符号17は第２の
絶縁膜であって、一般に感光素子を保護するための保護
膜として形成される。なお、受光窓７を介して入射した
映像光によってｎ形不純物層10、ｐウェル９内で発生し
た信号電荷は、ｎ形不純物層10に蓄積され、電荷読み出
し手段（図示せず）により外部に取り出される。
一般に光シールド膜３は電気シールドの役割も有し、
配線14により接地電位に保たれる。そして、基板８は正
電圧源16に接続され、正の電位に保持される。電気配線
５は配線15により正又は負の電圧が印加される。かかる
電位設定においては、チップ１の周辺からチップ表面に
沿って矢印19に示す方向に電界が形成される。
配線14により接地電位に保たれる。そして、基板８は正
電圧源16に接続され、正の電位に保持される。電気配線
５は配線15により正又は負の電圧が印加される。かかる
電位設定においては、チップ１の周辺からチップ表面に
沿って矢印19に示す方向に電界が形成される。
一方、半導体チップ１の保護膜17およびチップ周辺の
表面は種々の汚染やイオン等の付着はまぬがれ得ない。
したがって、この場合正電荷を有する汚染はチップ周辺
から中心に向う力を受ける。特に高温では長時間上記電
位が保持されるとチップ中心に向って正電荷が移動し、
受光窓７上に正電位が生じる。
表面は種々の汚染やイオン等の付着はまぬがれ得ない。
したがって、この場合正電荷を有する汚染はチップ周辺
から中心に向う力を受ける。特に高温では長時間上記電
位が保持されるとチップ中心に向って正電荷が移動し、
受光窓７上に正電位が生じる。
（発明が解決しようとする課題） 第８図を用いて上記正電位が受光素子（pn接合型フォ
トダイオード）の特性に及ぼす影響を説明する。第８図
において、符号20および21はそれぞれ電荷読み出し手段
として周知の電荷転送装置のチャネル層および転送電極
を示す。符号22はフォトダイオードを形成する低濃度の
ｎ形不純物層10と保護膜17の表面との間の静電結合容量
CIを示す。符号23は保護膜17の電荷移動に対する表面等
価抵抗RSを示す。
トダイオード）の特性に及ぼす影響を説明する。第８図
において、符号20および21はそれぞれ電荷読み出し手段
として周知の電荷転送装置のチャネル層および転送電極
を示す。符号22はフォトダイオードを形成する低濃度の
ｎ形不純物層10と保護膜17の表面との間の静電結合容量
CIを示す。符号23は保護膜17の電荷移動に対する表面等
価抵抗RSを示す。
今、保護膜17の表面電位がｐウェル９と同一の接地電
位とすれば、ｎ形不純物層10の電位が接地電位となるこ
とにより熱平衡状態となり、ｎ形不純物層10の電子数は
最大となる。この時の電子数をＮとする。一方、正電圧
源16により表面等価抵抗23を介して移動した正電荷によ
って保護膜17の表面の電位がVSに上昇した場合を考え
る。この場合、電位VSにより発生する電気力線を終端す
べく負の電荷QS＝CI・VSがｎ形不純物層10の表面に誘起
されて熱平衡状態が達成される。したがってｎ形不純物
層10の最大電子数はΔＮ＝QS/eだけ増加する。ここでは
ｅは単位電荷量を示す。
位とすれば、ｎ形不純物層10の電位が接地電位となるこ
とにより熱平衡状態となり、ｎ形不純物層10の電子数は
最大となる。この時の電子数をＮとする。一方、正電圧
源16により表面等価抵抗23を介して移動した正電荷によ
って保護膜17の表面の電位がVSに上昇した場合を考え
る。この場合、電位VSにより発生する電気力線を終端す
べく負の電荷QS＝CI・VSがｎ形不純物層10の表面に誘起
されて熱平衡状態が達成される。したがってｎ形不純物
層10の最大電子数はΔＮ＝QS/eだけ増加する。ここでは
ｅは単位電荷量を示す。
第９図はｎ形不純物装置10に蓄積された信号電荷がす
べて読み出された状態のフォトダイオードの一次元電位
分布を示す。第９図において、VD1は保護膜17の表面に
電荷が存在しない場合のｎ形不純物層10の完全空乏電位
を示し、VD2は正電荷が表面に存在する場合の電位を示
す。電位差VD2−VD1がΔＮだけの最大電子数の増加をも
たらすことになる。前述したように上記現象は半導体チ
ップ１の周辺から強く発生し、フォトダイオードの位置
によって最大電子数が異なることになる。これにより出
力の飽和信号レベルは第10図に示す不均一をもたらす。
第10図において符号24はフォトダイオードによって得ら
れ、順次読み出された時系列信号の一例を示すものであ
る。
べて読み出された状態のフォトダイオードの一次元電位
分布を示す。第９図において、VD1は保護膜17の表面に
電荷が存在しない場合のｎ形不純物層10の完全空乏電位
を示し、VD2は正電荷が表面に存在する場合の電位を示
す。電位差VD2−VD1がΔＮだけの最大電子数の増加をも
たらすことになる。前述したように上記現象は半導体チ
ップ１の周辺から強く発生し、フォトダイオードの位置
によって最大電子数が異なることになる。これにより出
力の飽和信号レベルは第10図に示す不均一をもたらす。
第10図において符号24はフォトダイオードによって得ら
れ、順次読み出された時系列信号の一例を示すものであ
る。
以上、固体撮像装置を例にして従来技術の問題点を説
明したが、半導体チップ表面が帯電状態となることによ
って特性に変動を起こす半導体デバイスはこれに限らな
い。例えば、強い帯電により素子分離層が反転現象を起
こし、周知の寄生チャネルを形成する等、特にMOS形半
導体素子において多くの不良モードを起こし得る。
明したが、半導体チップ表面が帯電状態となることによ
って特性に変動を起こす半導体デバイスはこれに限らな
い。例えば、強い帯電により素子分離層が反転現象を起
こし、周知の寄生チャネルを形成する等、特にMOS形半
導体素子において多くの不良モードを起こし得る。
本発明は上記問題点を考慮してなされたものであって
表面電荷の移動を防止し、安定した素子特性を有する半
導体装置を提供することを目的とする。
表面電荷の移動を防止し、安定した素子特性を有する半
導体装置を提供することを目的とする。
（課題を解決するための手段） 第１の発明は、正のバイアス電圧が印加される半導体
基板と、この半導体基板に形成されるウェル領域と、こ
のウェル領域に形成された素子の領域と、この素子の領
域を覆うように前記半導体基板上に形成された絶縁膜
と、前記素子の領域を略囲むように前記絶縁膜上に形成
された所定電位に設定される配線路と、を備えているこ
とを特徴とする。
基板と、この半導体基板に形成されるウェル領域と、こ
のウェル領域に形成された素子の領域と、この素子の領
域を覆うように前記半導体基板上に形成された絶縁膜
と、前記素子の領域を略囲むように前記絶縁膜上に形成
された所定電位に設定される配線路と、を備えているこ
とを特徴とする。
第２の発明は、第１の発明において、前記配線路を略
露出させかつこの露出された配線路の部分が前記素子の
領域を略囲むように前記配線路が形成された面を覆うよ
うに形成された他の絶縁膜を更に備えたことを特徴とす
る。
露出させかつこの露出された配線路の部分が前記素子の
領域を略囲むように前記配線路が形成された面を覆うよ
うに形成された他の絶縁膜を更に備えたことを特徴とす
る。
第３の発明は、正のバイアス電圧が印加される半導体
基板と、この半導体基板に形成されるウェル領域と、こ
のウェル領域に形成された素子と、この素子を覆うよう
に形成された第１の絶縁膜と、この第１の絶縁膜上に前
記素子を囲むように形成された導電膜と、前記導電膜を
露出させかつこの露出された部分が前記素子を略囲むよ
うに前記導電膜が形成された面に前記素子および導電膜
を覆うように形成された第２の絶縁膜と、を備えている
ことを特徴とする。
基板と、この半導体基板に形成されるウェル領域と、こ
のウェル領域に形成された素子と、この素子を覆うよう
に形成された第１の絶縁膜と、この第１の絶縁膜上に前
記素子を囲むように形成された導電膜と、前記導電膜を
露出させかつこの露出された部分が前記素子を略囲むよ
うに前記導電膜が形成された面に前記素子および導電膜
を覆うように形成された第２の絶縁膜と、を備えている
ことを特徴とする。
（作 用） このように構成された第１の発明の半導体装置によれ
ば、配線路によって囲まれた絶縁膜上の素子の領域には
表面電荷を移動させる電界は形成されず、これにより表
面電荷の移動を防止することができるとともに安定した
素子特性を得ることができる。
ば、配線路によって囲まれた絶縁膜上の素子の領域には
表面電荷を移動させる電界は形成されず、これにより表
面電荷の移動を防止することができるとともに安定した
素子特性を得ることができる。
また、上述のように構成された第２の発明によれば、
露出された配線路の部分が素子の領域を略囲むことによ
りこの囲まれた素子の領域には表面電荷を移動させる電
界は形成されない。これにより表面電荷の移動を防止す
ることができるとともに安定した素子特性を得ることが
できる。
露出された配線路の部分が素子の領域を略囲むことによ
りこの囲まれた素子の領域には表面電荷を移動させる電
界は形成されない。これにより表面電荷の移動を防止す
ることができるとともに安定した素子特性を得ることが
できる。
上述のように構成された第３の発明によれば露出され
た導電膜の部分が素子を略囲むことによってこの囲まれ
た領域には表面電荷を移動させる電界は形成されず、こ
れにより表面電荷の移動を防止することができるととも
に安定した素子特性を得ることができる。
た導電膜の部分が素子を略囲むことによってこの囲まれ
た領域には表面電荷を移動させる電界は形成されず、こ
れにより表面電荷の移動を防止することができるととも
に安定した素子特性を得ることができる。
（実施例） 第１図および第２図に本発明による半導体装置の第１
の実施例を示す。この第１の実施例の半導体装置は、固
体撮像装置であって、従来の技術の項で述べた第７図に
示す固体撮像装置の保護膜（第２の絶縁膜）17上に感光
素子を略囲むように導電膜（配線路ともいう）25を形成
したものである。この導電膜25は電気的引出しパッド26
を介して所定電位に設定される。符号25および26以外は
第７図で説明済のため説明を省略する。この第１の実施
例の作用を第２図を用いて説明する。第１図に示すX2−
X2線に沿った断面図である第２図において、導電膜25が
保護膜17上にフォトダイオード素子行列を囲むように形
成されている。そしてこの場合、この導電膜25は光シー
ルド膜３と同一の接地電位に保持されている。したがっ
て、光シールド膜３と導電膜25の間の電位差は零とな
り、導電膜25で略囲まれた保護膜17の表面においては、
表面電荷を移動させ得る電界が全く形成されない。そし
て正電圧源16によってチップ周辺から発生する電気力線
はすべて導電膜25で終端されることになり、正の電荷は
導電膜25に吸収されるか、又は吸着し、半導体チップの
中央に向っては全く移動しない。したがって、フォトダ
イオードは何らの特性変動も受けないことになる。
の実施例を示す。この第１の実施例の半導体装置は、固
体撮像装置であって、従来の技術の項で述べた第７図に
示す固体撮像装置の保護膜（第２の絶縁膜）17上に感光
素子を略囲むように導電膜（配線路ともいう）25を形成
したものである。この導電膜25は電気的引出しパッド26
を介して所定電位に設定される。符号25および26以外は
第７図で説明済のため説明を省略する。この第１の実施
例の作用を第２図を用いて説明する。第１図に示すX2−
X2線に沿った断面図である第２図において、導電膜25が
保護膜17上にフォトダイオード素子行列を囲むように形
成されている。そしてこの場合、この導電膜25は光シー
ルド膜３と同一の接地電位に保持されている。したがっ
て、光シールド膜３と導電膜25の間の電位差は零とな
り、導電膜25で略囲まれた保護膜17の表面においては、
表面電荷を移動させ得る電界が全く形成されない。そし
て正電圧源16によってチップ周辺から発生する電気力線
はすべて導電膜25で終端されることになり、正の電荷は
導電膜25に吸収されるか、又は吸着し、半導体チップの
中央に向っては全く移動しない。したがって、フォトダ
イオードは何らの特性変動も受けないことになる。
次に本発明による半導体装置の第２の実施例を第３図
および第４図を用いて説明する。この第２の実施例の半
導体装置は第１の実施例と同様に固体撮像装置である。
この第２の実施例は第１の実施例とは異なり、保護膜17
上に導電膜25（第１図および第２図参照）が形成されな
い。また、第１の絶縁膜11上に形成される光シールド膜
29が周辺部分において広く形成され、かつ保護膜17を部
分的に除去して半導体チップ表面に光シールド膜29の露
出された部分を有するものである。すなわち、保護膜17
は、フォトダイオードを覆う部分33と周辺を覆う部分32
とに分断される。保護膜33の表面は露出部31の電位で支
配され、電界が生じないため、何らの電荷移動も起こら
ない。電荷は素子特性に影響を及ぼさない保護膜32の表
面でのみ起こる。この場合、光シールド膜は引き出し線
30によって接地電位に設定されているが、光シールド膜
29が導電物質で一体形成されているので保護膜33の表面
は光シールド膜29の電位に関わらず電界が形成されな
い。したがって引き出し線30は必ずしも必要ではなく、
光シールド膜29はフローティング状態でもかまわない。
および第４図を用いて説明する。この第２の実施例の半
導体装置は第１の実施例と同様に固体撮像装置である。
この第２の実施例は第１の実施例とは異なり、保護膜17
上に導電膜25（第１図および第２図参照）が形成されな
い。また、第１の絶縁膜11上に形成される光シールド膜
29が周辺部分において広く形成され、かつ保護膜17を部
分的に除去して半導体チップ表面に光シールド膜29の露
出された部分を有するものである。すなわち、保護膜17
は、フォトダイオードを覆う部分33と周辺を覆う部分32
とに分断される。保護膜33の表面は露出部31の電位で支
配され、電界が生じないため、何らの電荷移動も起こら
ない。電荷は素子特性に影響を及ぼさない保護膜32の表
面でのみ起こる。この場合、光シールド膜は引き出し線
30によって接地電位に設定されているが、光シールド膜
29が導電物質で一体形成されているので保護膜33の表面
は光シールド膜29の電位に関わらず電界が形成されな
い。したがって引き出し線30は必ずしも必要ではなく、
光シールド膜29はフローティング状態でもかまわない。
第５図に本発明による半導体装置の第３の実施例を示
す。この第３の実施例の半導体装置は第２の実施例と同
様に固体撮像装置である。この第３の実施例は第２の実
施例とは異なり、光シールド膜29の露出される部分35お
よび36が周辺枠形状ではなく、複数の小部分に散在され
てフォトダイオード素子行列を囲むように形成される。
したがって第２の実施例と同様の効果を得ることができ
る。
す。この第３の実施例の半導体装置は第２の実施例と同
様に固体撮像装置である。この第３の実施例は第２の実
施例とは異なり、光シールド膜29の露出される部分35お
よび36が周辺枠形状ではなく、複数の小部分に散在され
てフォトダイオード素子行列を囲むように形成される。
したがって第２の実施例と同様の効果を得ることができ
る。
以上、本発明を固体撮像装置に適用した場合について
説明したが、他の半導体装置においてチップ表面の帯電
が素子特性に影響を及ぼす場合には本発明が有効に適用
できることは言うまでもない。さらに固体撮像装置上に
カラーフィルタ等の有機物質を形成した場合においても
前記有機物質との界面に電荷移動が起こるため、この場
合も本発明を適用することができる。
説明したが、他の半導体装置においてチップ表面の帯電
が素子特性に影響を及ぼす場合には本発明が有効に適用
できることは言うまでもない。さらに固体撮像装置上に
カラーフィルタ等の有機物質を形成した場合においても
前記有機物質との界面に電荷移動が起こるため、この場
合も本発明を適用することができる。
本発明によれば表面電荷の移動を防止することができ
るとともに安定した素子特性を得ることができる。
るとともに安定した素子特性を得ることができる。
第１図は本発明による半導体装置の第１の実施例の平面
図、第２図は第１図に示すX2−X2線に沿う断面図、第３
図は本発明による半導体装置の第２の実施例の平面図、
第４図は第３図に示すX4−X4線に沿う断面図、第５図は
本発明による半導体装置の第３の実施例を示す平面図、
第６図は従来の半導体装置の平面図、第７図は第６図に
示すX7−X7線に沿う断面図、第8,9,10図は半導体装置の
表面に生ずる正電位が素子特性に及ぼす影響を説明する
説明図である。 １……半導体チップ、２……ダイシング領域、３……光
シールド膜、５……電気配線、７……受光窓、８……ｎ
形半導体基板、９……ｐ形不純物層、10……ｎ形不純物
層、11……第１の絶縁膜、14,15……配線、16……正電
圧源、17……第２の絶縁膜（保護膜）、25……導電膜
（配線路）。
図、第２図は第１図に示すX2−X2線に沿う断面図、第３
図は本発明による半導体装置の第２の実施例の平面図、
第４図は第３図に示すX4−X4線に沿う断面図、第５図は
本発明による半導体装置の第３の実施例を示す平面図、
第６図は従来の半導体装置の平面図、第７図は第６図に
示すX7−X7線に沿う断面図、第8,9,10図は半導体装置の
表面に生ずる正電位が素子特性に及ぼす影響を説明する
説明図である。 １……半導体チップ、２……ダイシング領域、３……光
シールド膜、５……電気配線、７……受光窓、８……ｎ
形半導体基板、９……ｐ形不純物層、10……ｎ形不純物
層、11……第１の絶縁膜、14,15……配線、16……正電
圧源、17……第２の絶縁膜（保護膜）、25……導電膜
（配線路）。
Claims (3)
- 【請求項１】正のバイアス電圧が印加される半導体基板
と、 この半導体基板に形成されるウェル領域と、 このウェル領域に形成された素子の領域と、 この素子の領域を覆うように前記半導体基板上に形成さ
れた絶縁膜と、 前記素子の領域を略囲むように前記絶縁膜上に形成され
て所定電位に設定される配線路と、 を備えていることを特徴とする半導体装置。 - 【請求項２】前記配線路を略露出させかつこの露出され
た配線路の部分が前記素子の領域を略囲むように前記配
線路が形成された面を覆うように形成された他の絶縁膜
を更に備えたことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】正のバイアス電圧が印加される半導体基板
と、 この半導体基板に形成されたウェル領域と、 このウェル領域に形成された素子と、 この素子を覆うように形成された第１の絶縁膜と、 この第１の絶縁膜上に前記素子を囲むように形成された
導電膜と、 前記導電膜を露出させかつこの露出された部分が前記素
子を略囲むように前記導電膜が形成された面に前記素子
および導電膜を覆うように形成された第２の絶縁膜と、 を備えていることを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067033A JP2667432B2 (ja) | 1988-03-19 | 1988-03-19 | 半導体装置及び固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067033A JP2667432B2 (ja) | 1988-03-19 | 1988-03-19 | 半導体装置及び固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239876A JPH01239876A (ja) | 1989-09-25 |
| JP2667432B2 true JP2667432B2 (ja) | 1997-10-27 |
Family
ID=13333156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63067033A Expired - Fee Related JP2667432B2 (ja) | 1988-03-19 | 1988-03-19 | 半導体装置及び固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667432B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW504849B (en) | 1997-02-25 | 2002-10-01 | Matsushita Electric Ind Co Ltd | Optical receiver |
| US7923800B2 (en) * | 2006-12-27 | 2011-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1547445A (en) * | 1975-08-25 | 1979-06-20 | Hewlett Packard Co | Frequency comparator circuit |
| JPH07114270B2 (ja) * | 1987-08-26 | 1995-12-06 | 富士電機株式会社 | 半導体集積回路装置 |
-
1988
- 1988-03-19 JP JP63067033A patent/JP2667432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239876A (ja) | 1989-09-25 |
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