JP2666749B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2666749B2 JP2666749B2 JP6320908A JP32090894A JP2666749B2 JP 2666749 B2 JP2666749 B2 JP 2666749B2 JP 6320908 A JP6320908 A JP 6320908A JP 32090894 A JP32090894 A JP 32090894A JP 2666749 B2 JP2666749 B2 JP 2666749B2
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- JP
- Japan
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- transistor
- drain
- well
- diffusion layer
- semiconductor device
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高耐圧パワーＭＯＳＩＣ
に関するもので、特に、ウエル構造のパワーＣＭＯＳＩ
Ｃに関するものである。 【０００２】 【従来の技術】図１には、オフセット構造を用いた従来
のパワーＣＭＯＳＩＣの断面図を示す。説明の都合上、
Ｐ型半導体基板を用いＮ型ウエルを形成したＣＭＯＳＩ
Ｃについて説明するが、Ｎ型基板を用いＰ型ウエルを形
成したＣＭＯＳＩＣについても同様である。１は３のＮ
チャネルトランジスタが形成されるＰ型半導体基板、２
は４のＰチャネルトランジスタが形成されるＮ型ウエル
領域である。５、６、７はそれぞれ、Ｎチャネルトラン
ジスタのソース、ドレイン、ゲートであり、８はドレイ
ンのオフセット部分である。同様に９、１０、１１、１
２はそれそれ、Ｐチャネルトランジスタのソース、ドレ
イン、ゲート、ドレインのオフセットである。 【０００３】さて、トランジスタの耐圧は、ドレイン拡
散層（Ｎチャネル・・・６、Ｐチャネル・・・１０）の
耐圧と、ドレインのオフセット部（Ｎチャネル・・・
８、Ｐチャネル・・・１２）の耐庄の低い方で決まる。 【０００４】従来の図１のような構造のパワーＣＭＯＳ
においては、２のウエル濃度は１の基板濃度に対して１
桁ほど高いため、２に形成したドレイン１０の耐圧が、
６よりも低くなり、ウエル２に形成したトランジスタ４
の耐圧が、基板１に形成したトランジスタ３の耐圧より
低くなるという欠点があった。 【０００５】例えばＰ型（１００）でキャリア密度が５
×１０14ｃｍ-3のＳｉ基板を用い、熱拡散で拡散層を形
成した、オフセット構造のＮチャネルトランジスタで
は、耐圧が約２０ＯＶ程度であるのに対し、このＰ型基
板に形成されている表面濃度が約５×１０15ｃｍ-2のＮ
ウエルに形成したオフセット構造のＰチャネルトランジ
スタでは耐圧は約１２０Ｖ程度しかない。 【０００６】このように従来のパワーＣＭＯＳＩＣにお
いてはＣＭＯＳＩＣとしての耐圧は、ウエルに形成した
トランジスタの耐圧で決まってしまうため、高耐圧のＣ
ＭＯＳＩＣの形成が難しいという欠点があった。また、
より高耐圧とするためにはウエル濃度を小さくしなけれ
ばならず、バラツキが大きくなる、ラッチアップ等に弱
くなるという欠点が伴なっていた。 【０００７】〔本発明の目的〕本発明はこのような問題
点を解決するために、その構造を、ウエルに形成したト
ランジスタのドレイン拡散層を、基板に形成したトラン
ジスタのドレインの拡散深さよりも深い拡散層とするこ
とによりより耐圧が向上したパワーＣＭＯＳＩＣを提供
するものである。 【０００８】以下、本発明を図面に基づいて詳細に説明
する。 【０００９】 【実施例】図２は、本発明の実施例を示す。１３は本発
明の主旨により深く形成されたドレイン拡散層である。 【００１０】拡散層の深さと耐圧との聞には図３のよう
な関係があるため、１３の拡散深さは、必要とする耐圧
から適宜、決めればよい。 【００１１】以上のように、ウエル内に形成したトラン
ジスタのドレイン拡散を深く形成することにより、ウエ
ル内に形成したトランジスタの耐圧が向上し、ウエル濃
度等をうすくしなくても、耐圧の向上したパワーＣＭＯ
ＳＩＣが得られる。 【００１２】図２においては、１３のドレインのみが深
くなっているが、通常、９のソースと１３のドレインは
同時に形成するため９のソースも深く形成してもよいこ
とはいうまでもない。 【００１３】以上の説明においてはオフセット構造のト
ランジスタについて説明してきたが、オフセット構造で
ない、トランジスタについても本発明が適用できること
はいうまでもない。
に関するもので、特に、ウエル構造のパワーＣＭＯＳＩ
Ｃに関するものである。 【０００２】 【従来の技術】図１には、オフセット構造を用いた従来
のパワーＣＭＯＳＩＣの断面図を示す。説明の都合上、
Ｐ型半導体基板を用いＮ型ウエルを形成したＣＭＯＳＩ
Ｃについて説明するが、Ｎ型基板を用いＰ型ウエルを形
成したＣＭＯＳＩＣについても同様である。１は３のＮ
チャネルトランジスタが形成されるＰ型半導体基板、２
は４のＰチャネルトランジスタが形成されるＮ型ウエル
領域である。５、６、７はそれぞれ、Ｎチャネルトラン
ジスタのソース、ドレイン、ゲートであり、８はドレイ
ンのオフセット部分である。同様に９、１０、１１、１
２はそれそれ、Ｐチャネルトランジスタのソース、ドレ
イン、ゲート、ドレインのオフセットである。 【０００３】さて、トランジスタの耐圧は、ドレイン拡
散層（Ｎチャネル・・・６、Ｐチャネル・・・１０）の
耐圧と、ドレインのオフセット部（Ｎチャネル・・・
８、Ｐチャネル・・・１２）の耐庄の低い方で決まる。 【０００４】従来の図１のような構造のパワーＣＭＯＳ
においては、２のウエル濃度は１の基板濃度に対して１
桁ほど高いため、２に形成したドレイン１０の耐圧が、
６よりも低くなり、ウエル２に形成したトランジスタ４
の耐圧が、基板１に形成したトランジスタ３の耐圧より
低くなるという欠点があった。 【０００５】例えばＰ型（１００）でキャリア密度が５
×１０14ｃｍ-3のＳｉ基板を用い、熱拡散で拡散層を形
成した、オフセット構造のＮチャネルトランジスタで
は、耐圧が約２０ＯＶ程度であるのに対し、このＰ型基
板に形成されている表面濃度が約５×１０15ｃｍ-2のＮ
ウエルに形成したオフセット構造のＰチャネルトランジ
スタでは耐圧は約１２０Ｖ程度しかない。 【０００６】このように従来のパワーＣＭＯＳＩＣにお
いてはＣＭＯＳＩＣとしての耐圧は、ウエルに形成した
トランジスタの耐圧で決まってしまうため、高耐圧のＣ
ＭＯＳＩＣの形成が難しいという欠点があった。また、
より高耐圧とするためにはウエル濃度を小さくしなけれ
ばならず、バラツキが大きくなる、ラッチアップ等に弱
くなるという欠点が伴なっていた。 【０００７】〔本発明の目的〕本発明はこのような問題
点を解決するために、その構造を、ウエルに形成したト
ランジスタのドレイン拡散層を、基板に形成したトラン
ジスタのドレインの拡散深さよりも深い拡散層とするこ
とによりより耐圧が向上したパワーＣＭＯＳＩＣを提供
するものである。 【０００８】以下、本発明を図面に基づいて詳細に説明
する。 【０００９】 【実施例】図２は、本発明の実施例を示す。１３は本発
明の主旨により深く形成されたドレイン拡散層である。 【００１０】拡散層の深さと耐圧との聞には図３のよう
な関係があるため、１３の拡散深さは、必要とする耐圧
から適宜、決めればよい。 【００１１】以上のように、ウエル内に形成したトラン
ジスタのドレイン拡散を深く形成することにより、ウエ
ル内に形成したトランジスタの耐圧が向上し、ウエル濃
度等をうすくしなくても、耐圧の向上したパワーＣＭＯ
ＳＩＣが得られる。 【００１２】図２においては、１３のドレインのみが深
くなっているが、通常、９のソースと１３のドレインは
同時に形成するため９のソースも深く形成してもよいこ
とはいうまでもない。 【００１３】以上の説明においてはオフセット構造のト
ランジスタについて説明してきたが、オフセット構造で
ない、トランジスタについても本発明が適用できること
はいうまでもない。
【図面の簡単な説明】
【図１】従来のパワーＣＭＯＳトランジスタの断面図。
【図２】本発明の実施例の断面図。
【図３】拡散深さと耐圧との関係を示す図。
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型の半導体基板に形成された第１のトラン
ジスタと、前記半導体基板中に形成された第２導電型の
ウエル領域に形成された第２のトランジスタと、からな
る半導体装置において、 少なくとも前記第２のトランジスタのドレイン拡散層が
オフセット部を有し、かつ、前記第２のトランジスタの
ドレイン拡散層の深さが前記第１のトランジスタのドレ
イン拡散層の深さよりも深いことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320908A JP2666749B2 (ja) | 1994-12-22 | 1994-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320908A JP2666749B2 (ja) | 1994-12-22 | 1994-12-22 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175008A Division JPH065710B2 (ja) | 1983-09-21 | 1983-09-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211784A JPH07211784A (ja) | 1995-08-11 |
| JP2666749B2 true JP2666749B2 (ja) | 1997-10-22 |
Family
ID=18126617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6320908A Expired - Lifetime JP2666749B2 (ja) | 1994-12-22 | 1994-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666749B2 (ja) |
-
1994
- 1994-12-22 JP JP6320908A patent/JP2666749B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−２７，ＮＯ．２，ＦＥＢＲＵＡＲＹ １９８０，ＰＰ．３９９−４００ |
| ＳＯＬＩＤ−ＳＴＡＴＥ ＥＬＥＣＴＲＯＮＩＣＳ ＰＥＲＧＡＭＯＮ ＰＲＥＳＳ １９６６，ＶＯＬ．９ ＰＰ．８３１−８４５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07211784A (ja) | 1995-08-11 |
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