JP2666479B2 - Clock switching circuit and clock switching method - Google Patents
Clock switching circuit and clock switching methodInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ひとつの発振源から成る周波数の異なる２
つのクロックを安定に切換えることを特徴とするクロッ
ク切換回路及びクロック切換方法に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a clock switching circuit and a clock switching method characterized in that two clocks are switched stably.
従来の技術 従来のクロック切換回路の例を第３図に示す。101,10
2はひとつの発振源（図示せず）から成る周波数の異な
るクロック、103はモード設定信号入力端子、104,105は
切換回路、106は切換回路104,105を逆極性に設定するた
めのインバータである。第４図では、第３図の回路のタ
イミングチャートの例を示す。A,Bはひとつの発振源か
ら成る周波数の異なるクロック、Ｃはモード設定信号、
Ｄは出力信号である。波形Ａの周期をtf,波形Ｂの周期
をtsとし、切換えた後のパルスＤの周期をtexとする
と、tf≦tex≦tsの関係を満足しなければならない。波
形ＣがＬレベルの時、クロック波形Ａが選択され、Ｈレ
ベルの時、クロックＢが選択される。波形Ｃが、Ｌレベ
ルからＨレベルに変わると、クロックA,Bのエッヂに無
関係に切換るため、tex＜tfとなってしまう。2. Description of the Related Art FIG. 3 shows an example of a conventional clock switching circuit. 101,10
Reference numeral 2 denotes clocks having different frequencies, each of which includes one oscillation source (not shown); 103, a mode setting signal input terminal; 104, 105 switching circuits; and 106, an inverter for setting the switching circuits 104, 105 to opposite polarities. FIG. 4 shows an example of a timing chart of the circuit of FIG. A and B are clocks of different frequencies composed of one oscillation source, C is a mode setting signal,
D is an output signal. The period of the waveform A and t f, the period of the waveform B and t s, if the period of the pulse D after switching the t ex, must satisfy the relation of t f ≦ t ex ≦ t s . When the waveform C is at the L level, the clock waveform A is selected, and when the waveform C is at the H level, the clock B is selected. Waveform C is the changes from L level to H level, the clock A, since regardless Setsu換Ru the edge of the B, it becomes t ex <t f.
発明が解決しようとする課題 以上のように構成されたクロック切換回路では、クロ
ック101、あるいはクロック102に、非同期に、モード設
定信号103により切換るため、エッヂがずれ、動作させ
ようとする回路の動作可能なクロック周波数範囲外にな
り、つまり動作範囲を越えた高い周波数または動作範囲
を下回る低い周波数となり、動作限界を越え動作保証が
できなくなり、誤動作を生じるなどの不都合が生じる。Problems to be Solved by the Invention In the clock switching circuit configured as described above, since the clock is switched asynchronously to the clock 101 or the clock 102 by the mode setting signal 103, the edge shifts and the circuit to be operated is shifted. The clock frequency is out of the operable clock frequency range, that is, the frequency becomes higher than the operation range or lower than the operation range, and the operation exceeds the operation limit, the operation cannot be guaranteed, and a malfunction occurs.
課題を解決するための手段 本発明は、クロック切換回路において、切換回路を制
御する回路として、ひとつの発振源から成る周波数の異
なるクロックと、モード設定信号から成る論理回路を有
するものである。Means for Solving the Problems According to the present invention, a clock switching circuit includes, as a circuit for controlling the switching circuit, a clock composed of one oscillation source having different frequencies and a logic circuit composed of a mode setting signal.
作用 この構成によって、ひとつの発振源から成る周波数の
異なるクロックの切換えを行う際、クロックに同期し
て、動作させようとする回路の動作可能なクロック周波
数内で切換えることができる。Operation According to this configuration, when switching between clocks having different frequencies formed by one oscillation source, the clock can be switched within the operable clock frequency of the circuit to be operated in synchronization with the clock.
実施例 本発明の一実施例として、第１図は回路構成のブロッ
ク図であり、第２図Ａ〜Ｈにそのタイミングチャートを
示し、動作説明を行う。第１図において21,22は周波数
の異なるクロック信号、23は初期値を設定する信号、24
はモード設定信号である。33は制御回路であり、クロッ
ク21,22がＬレベル、モード設定信号がＨレベルのと
き、制御回路33の出力はＨレベルとなる。また34も制御
回路であり、クロック21,22がＬレベル、モード設定信
号がＬレベルのとき制御回路34の出力はＨレベルとな
る。35はＲ−Ｓフリップフロップであり、出力が切換回
路31と、インバータ36の入力となる。インバータ36の出
力が切換回路32の入力となる。Embodiment As an embodiment of the present invention, FIG. 1 is a block diagram of a circuit configuration, and timing charts are shown in FIGS. In FIG. 1, reference numerals 21 and 22 denote clock signals having different frequencies, 23 denotes a signal for setting an initial value,
Is a mode setting signal. Reference numeral 33 denotes a control circuit. When the clocks 21 and 22 are at L level and the mode setting signal is at H level, the output of the control circuit 33 is at H level. Reference numeral 34 denotes a control circuit. When the clocks 21 and 22 are at L level and the mode setting signal is at L level, the output of the control circuit 34 is at H level. Reference numeral 35 denotes an RS flip-flop, whose output is the input of the switching circuit 31 and the input of the inverter 36. The output of the inverter 36 becomes the input of the switching circuit 32.
第２図においてａ、ｂは各々周波数の異なるクロック
を示す。ｃは第２図でのモード設定信号24を示す。ｃで
ＬレベルからＨレベルに変わり、クロックa,bがＬレベ
ルの時出力ｄはクロックａからクロックｂに切換わる。
e,g,iについてもモード設定信号24を示し,f,h,jは、各
々e,g,iに対応する出力を示す。出力d,f,h,jが切換るの
は、クロックa,bが共にＬレベルで、クロックａの立下
がりエッヂを保持し、次の立上がりエッヂはクロックｂ
の立上がちエッヂに従う。k,m,o,qは第１図でのモード
設定信号24がＨレベルからＬレベルに変わったことを示
す。その時の出力を各々l,n,p,rで示す。Ｈレベルから
Ｌレベルに変わり、クロックa,bがともにＬレベルのと
き、出力はクロックｂからクロックａに切換わる。この
場合、出力l,n,p,rはクロックa,bが共にＬレベルの時切
換るのでクロックｂの立上がりエッヂを保持し、次の立
上がりエッヂはクロックａの立上りエッヂに従う。In FIG. 2, a and b indicate clocks having different frequencies. c indicates the mode setting signal 24 in FIG. At c, the level changes from L level to H level, and when the clocks a and b are at L level, the output d switches from clock a to clock b.
e, g, and i also indicate the mode setting signal 24, and f, h, and j indicate outputs corresponding to e, g, and i, respectively. The outputs d, f, h, and j are switched because the clocks a and b are both at the L level, the falling edge of the clock a is held, and the next rising edge is the clock b.
Follow the edge of the rise. k, m, o, and q indicate that the mode setting signal 24 in FIG. 1 has changed from H level to L level. The outputs at that time are denoted by l, n, p, and r, respectively. When the clock changes from the H level to the L level and the clocks a and b are both at the L level, the output switches from the clock b to the clock a. In this case, the outputs l, n, p, and r are switched when the clocks a and b are both at the L level, so that the rising edge of the clock b is held, and the next rising edge follows the rising edge of the clock a.
以上のように、ひとつの発振源から成る周波数の異な
るクロックの切換回路を制御する回路として、ひとつの
発振源から成る周波数の異なるクロック自身とモード設
定信号から成る制御回路と、それを入力とするＲ−Ｓフ
リップフロップを設けることにより、エッヂがずれるこ
となくクロックに同期して、動作させようとする回路の
動作可能なクロック周波数内で切換えることができる。As described above, as the circuit for controlling the switching circuit for the clocks having different frequencies formed by one oscillation source, the control circuit including the clock itself having different frequencies formed by one oscillation source and the mode setting signal, and having the input as the control circuit By providing the RS flip-flop, switching can be performed within a clock frequency at which a circuit to be operated can operate in synchronization with a clock without shifting edges.
なお、第１図の実施例において、クロック21,22がＬ
レベル、モード設定信号がＨレベルのとき、制御回路33
の出力がＨレベル、クロック21,22がＬレベル、モード
設定信号がＬレベルのとき、制御回路34の出力がＨレベ
ルとしたが、クロック21,22がＨレベル、モード設定信
号がＨレベルのとき、制御回路33の出力がＨレベル、ク
ロック21,22がＨレベル、モード設定信号がＬレベルの
とき、制御回路34の出力がＨレベルとしてもよい。また
クロック21,22がＬレベル、モード設定信号がＬレベル
のとき、制御回路33の出力がＨレベル、クロック21,22
がＬレベル、モード設定信号がＨレベルのとき、制御回
路34の出力がＨレベル、あるいはクロック21,22がＨレ
ベル、モード設定信号がＬレベルのとき、制御回路33の
出力がＨレベル、クロック21,22がＨレベル、モード設
定信号がＬレベルのとき、制御回路34の出力がＨレベル
としても同様である。In the embodiment of FIG. 1, the clocks 21 and 22 are at L level.
When the level and mode setting signals are at H level, the control circuit 33
Is high, the clocks 21 and 22 are low and the mode setting signal is low, the output of the control circuit 34 is high, but the clocks 21 and 22 are high and the mode setting signal is high. At this time, when the output of the control circuit 33 is at H level, the clocks 21 and 22 are at H level, and the mode setting signal is at L level, the output of the control circuit 34 may be at H level. When the clocks 21 and 22 are at the L level and the mode setting signal is at the L level, the output of the control circuit 33 is at the H level,
When the mode setting signal is at H level, the output of the control circuit 34 is at H level, or when the clocks 21 and 22 are at H level, and when the mode setting signal is at L level, the output of the control circuit 33 is at H level. The same applies to the case where the output of the control circuit 34 is at H level when the mode setting signal is at L level and the mode setting signal is at L level.
発明の効果 本発明のクロック切換回路及びクロック切換方法によ
れば、クロックに同期して、かつ切換時に動作させよう
とする回路の動作可能なクロック周波数範囲内でクロッ
ク信号が換わるため、エッヂずれがなく所望の周波数の
クロックが得られる。According to the clock switching circuit and the clock switching method of the present invention, the clock signal is switched in synchronization with the clock and within the operable clock frequency range of the circuit to be operated at the time of the switching, so that the edge shift occurs. And a clock of a desired frequency can be obtained.
第１図は本発明の実施例におけるクロック切換回路図、
第２図（Ａ）〜（Ｈ）は第１図の回路のタイミングチャ
ート、第３図は従来のクロック切換回路図、第４図は第
３図の回路のタイミングの一例を示すタイミングチャー
トである。 21,22……ひとつの発振源から成る周波数の異なるクロ
ック、101,102……ひとつの発振源から成る周波数の異
なるクロック、23……初期値設定信号、24,103……モー
ド設定信号、31,32,104,105……切換回路、33,34……制
御回路、35……Ｒ−Ｓフリップフロップ、36,106……イ
ンバータ。FIG. 1 is a clock switching circuit diagram in an embodiment of the present invention,
2 (A) to 2 (H) are timing charts of the circuit of FIG. 1, FIG. 3 is a diagram of a conventional clock switching circuit, and FIG. 4 is a timing chart showing an example of the timing of the circuit of FIG. . 21,22 ... Clocks with different frequencies composed of one oscillation source, 101,102 ... Clocks with different frequencies composed of one oscillation source, 23 ... Initial value setting signals, 24,103 ... Mode setting signals, 31,32,104,105 ... Switching circuit, 33, 34 ... control circuit, 35 ... RS flip-flop, 36, 106 ... inverter.
Claims (2)
のクロック信号ａと第二の周波数のクロック信号ｂと、
モード設定信号とが入される制御回路と、 前記制御回路の出力を、セット、リセットの入力とする
フリップフロップ回路と、前記フリップフロップ回路の
出力によって前記クロック信号ａと前記クロック信号ｂ
の一方が選択され、出力されるクロック切換回路におい
て、 前記制御回路の出力は前記クロック信号ａと前記クロッ
ク信号ｂと前記モード設定信号の各々の論理値の組み合
わせによって決定されることを特徴とするクロック切換
回路。1. A clock signal a of a first frequency and a clock signal b of a second frequency generated from the same oscillation source.
A control circuit into which a mode setting signal is input; a flip-flop circuit that uses the output of the control circuit as a set / reset input; and the clock signal a and the clock signal b by the output of the flip-flop circuit
Wherein the output of the control circuit is determined by a combination of the logic values of the clock signal a, the clock signal b, and the mode setting signal. Clock switching circuit.
のクロック信号ａと第二の周波数のクロック信号ｂと
が、前記２つのクロック信号のうち一方を選択する信号
によって、切換え出力されるクロック切換回路におい
て、 前記クロック信号ａ又は前記クロック信号ｂの一方が選
択され、前記第一の周波数と前記第二の周波数の範囲内
の周波数で切換わり、出力されることを特徴とするクロ
ック切換方法。2. A clock signal a of a first frequency and a clock signal b of a second frequency generated from the same oscillation source are switched and output by a signal for selecting one of the two clock signals. A clock switching circuit, wherein one of the clock signal a and the clock signal b is selected, switched at a frequency within the range of the first frequency and the second frequency, and output. Switching method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155312A JP2666479B2 (en) | 1989-06-16 | 1989-06-16 | Clock switching circuit and clock switching method |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320809A JPH0320809A (en) | 1991-01-29 |
| JP2666479B2 true JP2666479B2 (en) | 1997-10-22 |
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ID=15603139
Family Applications (1)
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| JP1155312A Expired - Fee Related JP2666479B2 (en) | 1989-06-16 | 1989-06-16 | Clock switching circuit and clock switching method |
Country Status (1)
| Country | Link |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005074138A2 (en) * | 2004-01-29 | 2005-08-11 | Koninklijke Philips Electronics N.V. | Programmable and pausable clock generation unit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128729U (en) * | 1985-01-29 | 1986-08-12 | ||
| JPS63271514A (en) * | 1987-04-28 | 1988-11-09 | Seiko Epson Corp | Switching circuit for clock signal |
-
1989
- 1989-06-16 JP JP1155312A patent/JP2666479B2/en not_active Expired - Fee Related
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| JPH0320809A (en) | 1991-01-29 |
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