JP2663979B2 - Ｄ‐ａ変換器による連続乗算の高速化方式 - Google Patents
Ｄ‐ａ変換器による連続乗算の高速化方式Info
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【発明の詳細な説明】 〔概要〕 正負の値をとり得るアナログデータと正負の値をとり
ディジタルデータとのＤ−Ａ変換器による連続乗算の高
速化方式に関し、 アナログデータとディジタルデータが正負の値を不規
則にとり、しかもディジタルデータが１ビットずつシリ
アルに入力される場合において、両データの乗算を連続
して高速に行うことを目的し、 Ｄ−Ａ変換器を用いて、不規則に正負の値をとる時分
割アナログデータと、不規則に正負の値をとり、かつシ
リアルに与えられた時分割ディジタルデータとの乗算を
行う乗算回路において、前記アナログデータの符号反転
／非反転の符号演算を行い、該演結果を前記Ｄ−Ａ変換
器のリファレンス電圧端子に出力する符号演算手段と、
前記ディジタルデータのうちで最初に入力する符号ビッ
トにより前記符号演算手段により演算制御信号を出力
し、前記ディジタルデータのうちで符号ビットに続いて
入力するデータビット列を前記Ｄ−Ａ変換器のデータ入
力端子に出力するディジタルデータ制御手段とを備える
ように構成する。
ディジタルデータとのＤ−Ａ変換器による連続乗算の高
速化方式に関し、 アナログデータとディジタルデータが正負の値を不規
則にとり、しかもディジタルデータが１ビットずつシリ
アルに入力される場合において、両データの乗算を連続
して高速に行うことを目的し、 Ｄ−Ａ変換器を用いて、不規則に正負の値をとる時分
割アナログデータと、不規則に正負の値をとり、かつシ
リアルに与えられた時分割ディジタルデータとの乗算を
行う乗算回路において、前記アナログデータの符号反転
／非反転の符号演算を行い、該演結果を前記Ｄ−Ａ変換
器のリファレンス電圧端子に出力する符号演算手段と、
前記ディジタルデータのうちで最初に入力する符号ビッ
トにより前記符号演算手段により演算制御信号を出力
し、前記ディジタルデータのうちで符号ビットに続いて
入力するデータビット列を前記Ｄ−Ａ変換器のデータ入
力端子に出力するディジタルデータ制御手段とを備える
ように構成する。
本発明は乗算型ディジタル／アナログ変換器を用いた
アナログデータとディジタルデータとの乗算方式に係
り、さらに詳しくは正負の値をとり得るアナログデータ
と正負の値をとり得るディジタルデータとのＤ−Ａ変換
器による連続乗算の高速化方式に関する。
アナログデータとディジタルデータとの乗算方式に係
り、さらに詳しくは正負の値をとり得るアナログデータ
と正負の値をとり得るディジタルデータとのＤ−Ａ変換
器による連続乗算の高速化方式に関する。
近年アナログ処理とディジタル処理との融合が頻繁に
行われており、Ｄ−Ａ変換器に（以下DACと略す）が多
様な用途に用いられている。その一形態としてアナログ
データとディジタルデータとの乗算を行う乗算型DACが
ある。このようなDACにおいては、一般にアナログ処理
がディジタル処理に比べて遅いために、DAC及びその周
辺のアナログ素子による処理の遅延が問題となる。
行われており、Ｄ−Ａ変換器に（以下DACと略す）が多
様な用途に用いられている。その一形態としてアナログ
データとディジタルデータとの乗算を行う乗算型DACが
ある。このようなDACにおいては、一般にアナログ処理
がディジタル処理に比べて遅いために、DAC及びその周
辺のアナログ素子による処理の遅延が問題となる。
例えばニューラルネットワークを構成するニューロン
をアナログLSIとして構成する場合、ニューロンへのア
ナログ入力データと、それが入力する入力経路（アー
ク）に対する重み（ディジタルデータ）との積の計算が
必要であり、上述のような処理の遅延をできるだけ少な
くすることが、ニューラルネットワークの高速化に不可
欠である。
をアナログLSIとして構成する場合、ニューロンへのア
ナログ入力データと、それが入力する入力経路（アー
ク）に対する重み（ディジタルデータ）との積の計算が
必要であり、上述のような処理の遅延をできるだけ少な
くすることが、ニューラルネットワークの高速化に不可
欠である。
一般にＤ−Ａ変換器（DAC）の出力はリファレンス電
圧VREFと入力ディジタルデータとの積に比例する。そこ
でVREFとしてアナログデータを与えれば、アナログデー
タとディジタルデータとの乗算器としてDACを用いるこ
とができる。
圧VREFと入力ディジタルデータとの積に比例する。そこ
でVREFとしてアナログデータを与えれば、アナログデー
タとディジタルデータとの乗算器としてDACを用いるこ
とができる。
ともに正負の値をとり得るアナログデータとディジタ
ルデータとの乗算を行う乗算型DACの従来例の構成図を
第６図に、またこの従来例で用いるディジタルデータと
10進数との関係を第７図に示す。
ルデータとの乗算を行う乗算型DACの従来例の構成図を
第６図に、またこの従来例で用いるディジタルデータと
10進数との関係を第７図に示す。
第６図（ａ）はアナログデータとディジタルデータと
の乗算後に符号をつけて演算結果を出力するものであ
り、DAC1、２つのオペアンプ2a、2b、３つのアナログス
イッチ3a、3b、3c、及びインバタータ4aによって構成さ
れる。DAC1のリファレンス電圧端子にアナログデータが
入力され、またディジタルデータのうちでMSBを除く他
のビットのデータがDAC1のデータ入力端子に入力され
る。これは第６図（ａ）で用いられるディジタルデータ
が第７図（ａ）に示されるように、符号＋絶対値のフォ
ーマットになっていて、MSBがディジタルデータの符号
を示すためである。第６図（ａ）において、DAC1のデー
タ入力端子へのデータを示す２本線の間隔がディジタル
データの間隔より狭いのはMSBのデータがDAC1に入力さ
れないことを示す。
の乗算後に符号をつけて演算結果を出力するものであ
り、DAC1、２つのオペアンプ2a、2b、３つのアナログス
イッチ3a、3b、3c、及びインバタータ4aによって構成さ
れる。DAC1のリファレンス電圧端子にアナログデータが
入力され、またディジタルデータのうちでMSBを除く他
のビットのデータがDAC1のデータ入力端子に入力され
る。これは第６図（ａ）で用いられるディジタルデータ
が第７図（ａ）に示されるように、符号＋絶対値のフォ
ーマットになっていて、MSBがディジタルデータの符号
を示すためである。第６図（ａ）において、DAC1のデー
タ入力端子へのデータを示す２本線の間隔がディジタル
データの間隔より狭いのはMSBのデータがDAC1に入力さ
れないことを示す。
DAC1の出力はオペアンプ2aにより増幅、極性反転され
てアナログスイッチ3a、3bに入力される。ここでDAC1か
らオペアンプ2aへの信号線が２本あるのはDAC1の出力が
正・負の値をとり得ることを示す。簡単のためにディジ
タルデータのMSBの値がそのままアナログスイッチ3a、3
b、3cの制御用に用いられるものとすると、MSBが“0"で
あるとき、すなわちディジタルデータが第７図（ａ）に
示すように正であるときにはアナログスイッチ3aと3cと
がオンとなり、オペアンプ2aの出力はオペアンプ2bによ
り極性反転された後に出力され、またMSBが“1"である
ときにはアナログスイッチ3bがオンとなり、オペアンプ
2aの出力は極性反転されずにそのまま出力される。な
お、ディジタルデータのMSBの値を反転してアナログス
イッチ3a、3b、3cの制御用に用いることも当然可能であ
り、その場合にはアナログスイッチ3a、3b、3cの制御信
号線でなく、3bの制御信号にインバータ4aが挿入される
ことになる。
てアナログスイッチ3a、3bに入力される。ここでDAC1か
らオペアンプ2aへの信号線が２本あるのはDAC1の出力が
正・負の値をとり得ることを示す。簡単のためにディジ
タルデータのMSBの値がそのままアナログスイッチ3a、3
b、3cの制御用に用いられるものとすると、MSBが“0"で
あるとき、すなわちディジタルデータが第７図（ａ）に
示すように正であるときにはアナログスイッチ3aと3cと
がオンとなり、オペアンプ2aの出力はオペアンプ2bによ
り極性反転された後に出力され、またMSBが“1"である
ときにはアナログスイッチ3bがオンとなり、オペアンプ
2aの出力は極性反転されずにそのまま出力される。な
お、ディジタルデータのMSBの値を反転してアナログス
イッチ3a、3b、3cの制御用に用いることも当然可能であ
り、その場合にはアナログスイッチ3a、3b、3cの制御信
号線でなく、3bの制御信号にインバータ4aが挿入される
ことになる。
第６図（ｂ）は、ディジタルデータの中間値が第７図
（ｂ）に示すように10進数の“0"となるように10進数と
関係付けられたオフセット２進数を用いてアナログデー
タとディジタルデータとの乗算を行う第２の従来例であ
り、アナログデータとオペアンプ2aの出力との差を２つ
の抵抗により分圧し、その分圧値をオペアンプ2cを通し
て出力するものである。
（ｂ）に示すように10進数の“0"となるように10進数と
関係付けられたオフセット２進数を用いてアナログデー
タとディジタルデータとの乗算を行う第２の従来例であ
り、アナログデータとオペアンプ2aの出力との差を２つ
の抵抗により分圧し、その分圧値をオペアンプ2cを通し
て出力するものである。
前述のようにニューラルネットワークを構成するニュ
ーロンをアナログLSIにより実現する場合には、例えば
本来複数の入力に対してパラレルに行うべき重みとの乗
算をシーケンシャルに行い、さらに数ビットの重みのデ
ィジタルデータをパラレルでなくシリアルで入力し、と
もに１本ずつの入力ピンですむようにしている。従って
DACでの乗算は正負の値に不規則に変化する時分割アナ
ログデータと、正負の値に不規則に変化し、かつシリア
ルに与えられる時分割ディジタルデータとの連続乗算と
なる。一般に１つのチップ上でディジタルとアナログと
のデータ処理を同時に行うと、アナログデータにノイズ
が重畳し、結果の信頼性を損なうという問題があるた
め、ディジタルデータのシリアル処理とアナログ処理と
をシーケンシャルに行うことになり、DACのセトリング
タイムやオペアンプのスルーレートのために、処理時間
が長くなるという問題点がある。
ーロンをアナログLSIにより実現する場合には、例えば
本来複数の入力に対してパラレルに行うべき重みとの乗
算をシーケンシャルに行い、さらに数ビットの重みのデ
ィジタルデータをパラレルでなくシリアルで入力し、と
もに１本ずつの入力ピンですむようにしている。従って
DACでの乗算は正負の値に不規則に変化する時分割アナ
ログデータと、正負の値に不規則に変化し、かつシリア
ルに与えられる時分割ディジタルデータとの連続乗算と
なる。一般に１つのチップ上でディジタルとアナログと
のデータ処理を同時に行うと、アナログデータにノイズ
が重畳し、結果の信頼性を損なうという問題があるた
め、ディジタルデータのシリアル処理とアナログ処理と
をシーケンシャルに行うことになり、DACのセトリング
タイムやオペアンプのスルーレートのために、処理時間
が長くなるという問題点がある。
本発明は、アナログデータとディジタルデータが正負
の値を不規則にとり、しかもディジタルデータが１ビッ
トずつシリアルに入力される場合において、両データの
乗算を連続して高速に行うことを目的とする。
の値を不規則にとり、しかもディジタルデータが１ビッ
トずつシリアルに入力される場合において、両データの
乗算を連続して高速に行うことを目的とする。
本発明の原理ブロック図を第１図に示す。第１から第
４の４つの発明に対して原理ブロック図はすべて同一で
ある。
４の４つの発明に対して原理ブロック図はすべて同一で
ある。
まず第１の発明において、符号演算手段12は、例えば
アナログニュートロンLSIに対するアナログ入力とディ
ジタルの重みとのように不規則に正負の値をとる時分割
アナログデータと、不規則に正負の値をとり、かつシリ
アルに与えられる時分割ディジタルデータとの乗算を行
うために、Ｄ−Ａ変換器11のリファンス電圧端子に対し
て、アナログデータの符号反転／非反転の演算結果を出
力する。
アナログニュートロンLSIに対するアナログ入力とディ
ジタルの重みとのように不規則に正負の値をとる時分割
アナログデータと、不規則に正負の値をとり、かつシリ
アルに与えられる時分割ディジタルデータとの乗算を行
うために、Ｄ−Ａ変換器11のリファンス電圧端子に対し
て、アナログデータの符号反転／非反転の演算結果を出
力する。
ディジタルデータ制御手段13は、ディジタルデータの
うちで最初に入力する符号ビットの内容に応じて、符号
演算手段12にアナログデータの符号反転を行うか否かの
演算制御信号を出力し、ディジタルデータのうちで符号
ビットに続いて入力する符号ビット以外のデータビット
列を例えば全ディジタルデータの入力時点でＤ−Ａ変換
器11のデータ入力端子に出力する。
うちで最初に入力する符号ビットの内容に応じて、符号
演算手段12にアナログデータの符号反転を行うか否かの
演算制御信号を出力し、ディジタルデータのうちで符号
ビットに続いて入力する符号ビット以外のデータビット
列を例えば全ディジタルデータの入力時点でＤ−Ａ変換
器11のデータ入力端子に出力する。
第２の発明において、符号演算手段12の機能は第１の
発明におけると同じである。ディジタルデータ制御手段
13は第１の発明におけると同様に符号ビットの内容に応
じた演算制御信号を符号演算手段12に出力した後に、符
号ビットに続いて入力するディジタルビット列を、１ビ
ット入力毎に順次Ｄ−Ａ変換器11の対応するデータ入力
端子に出力する。
発明におけると同じである。ディジタルデータ制御手段
13は第１の発明におけると同様に符号ビットの内容に応
じた演算制御信号を符号演算手段12に出力した後に、符
号ビットに続いて入力するディジタルビット列を、１ビ
ット入力毎に順次Ｄ−Ａ変換器11の対応するデータ入力
端子に出力する。
第３の発明において、符号演算手段12の機能は第１、
第２の発明におけると同じである。ディジタルデータ制
御手段13は第１の発明における機能に加えて、ディジタ
ルデータのうちで符号ビットに続いて入力するデータビ
ット列をＤ−Ａ変換器11に出力する以前には、Ｄ−Ａ変
換器11のデータ入力端子に“0"を出力しておく。
第２の発明におけると同じである。ディジタルデータ制
御手段13は第１の発明における機能に加えて、ディジタ
ルデータのうちで符号ビットに続いて入力するデータビ
ット列をＤ−Ａ変換器11に出力する以前には、Ｄ−Ａ変
換器11のデータ入力端子に“0"を出力しておく。
第４の発明において、符号演算手段12の機能は第１か
ら第３の発明におけると同じである。ディジタルデータ
制御手段13は第２の発明における機能に加えて、ディジ
タルデータのうちで符号ビットに続いて入力するデータ
ビット列をＤ−Ａ変換器11に出力する以前には、Ｄ−Ａ
変換器11のデータ入力端子に“0"を出力しておく。
ら第３の発明におけると同じである。ディジタルデータ
制御手段13は第２の発明における機能に加えて、ディジ
タルデータのうちで符号ビットに続いて入力するデータ
ビット列をＤ−Ａ変換器11に出力する以前には、Ｄ−Ａ
変換器11のデータ入力端子に“0"を出力しておく。
第１の発明において、ディジタルデータ制御手段13か
らのディジタルデータの符号ビットの内容に応じた演算
制御信号に基づき、符号演算手段12によりアナログデー
タはその符号が反転されるか、或いは反転されずにその
ままでＤ−Ａ変換器11に入力される。ディジタルデータ
制御手段13にシリアルに入力するデータビット列は、例
えば全ビットが入力した時点でＤ−Ａ変換器11のデータ
入力端子に出力され、乗算が行われる。以上により、第
６図（ａ）のようにＤ−Ａ変換器１による乗算後に符号
演算を行う場合に比較して、オペアンプのスルーレート
による遅延の間にディジタルデータの入力が行われ、乗
算が高速化される。
らのディジタルデータの符号ビットの内容に応じた演算
制御信号に基づき、符号演算手段12によりアナログデー
タはその符号が反転されるか、或いは反転されずにその
ままでＤ−Ａ変換器11に入力される。ディジタルデータ
制御手段13にシリアルに入力するデータビット列は、例
えば全ビットが入力した時点でＤ−Ａ変換器11のデータ
入力端子に出力され、乗算が行われる。以上により、第
６図（ａ）のようにＤ−Ａ変換器１による乗算後に符号
演算を行う場合に比較して、オペアンプのスルーレート
による遅延の間にディジタルデータの入力が行われ、乗
算が高速化される。
第２の発明においては、第１の発明におけると同様の
符号演算手段12への演算制御信号出力後に、ディジタル
データビット列が１ビットずつシリアルに入力した時点
で、順次各ビットが直ちにディジタルデータ制御手段13
からＤ−Ａ変換器11の対応するデータ入力端子に出力さ
れる。これにより、Ｄ−Ａ変換器11のセトリングタイム
が短縮される。
符号演算手段12への演算制御信号出力後に、ディジタル
データビット列が１ビットずつシリアルに入力した時点
で、順次各ビットが直ちにディジタルデータ制御手段13
からＤ−Ａ変換器11の対応するデータ入力端子に出力さ
れる。これにより、Ｄ−Ａ変換器11のセトリングタイム
が短縮される。
第３の発明においては、第１の発明におけると同様の
符号演算手段12への演算制御信号出力後に、これも第１
の発明におけると同様にディジタルデータ制御手段13に
入力するデータビット列は、例えば全ビット入力時点で
Ｄ−Ａ変換器11に出力されるが、その出力以前にはディ
ジタルデータ制御手段13からＤ−Ａ変換器11のデータ入
力端子に“0"が出力されている。これは、Ｄ−Ａ変換器
11による積の結果が正の最大値と負の最大値の間の範囲
で変化するため、あらかじめＤ−Ａ変換器11の出力を
“0"としておくことにより、そのセトリングタイムを短
縮する効果がある。
符号演算手段12への演算制御信号出力後に、これも第１
の発明におけると同様にディジタルデータ制御手段13に
入力するデータビット列は、例えば全ビット入力時点で
Ｄ−Ａ変換器11に出力されるが、その出力以前にはディ
ジタルデータ制御手段13からＤ−Ａ変換器11のデータ入
力端子に“0"が出力されている。これは、Ｄ−Ａ変換器
11による積の結果が正の最大値と負の最大値の間の範囲
で変化するため、あらかじめＤ−Ａ変換器11の出力を
“0"としておくことにより、そのセトリングタイムを短
縮する効果がある。
第４の発明においては、第２の発明と第３の発明とを
合成した効果を生ずる。すなわち、ディジタルデータ制
御手段13から、符号ビットに続いて入力するデータビッ
ト列が、１ビット入力毎に順次Ｄ−Ａ変換器11のデータ
入力端子に出力されるが、データビット列の出力以前に
は、“0"が出力されている。これによりＤ−Ａ変換器11
のセトリングタイムがさらに短縮される。
合成した効果を生ずる。すなわち、ディジタルデータ制
御手段13から、符号ビットに続いて入力するデータビッ
ト列が、１ビット入力毎に順次Ｄ−Ａ変換器11のデータ
入力端子に出力されるが、データビット列の出力以前に
は、“0"が出力されている。これによりＤ−Ａ変換器11
のセトリングタイムがさらに短縮される。
以下、図面を用いて本発明の実施例を詳細に説明す
る。
る。
第２図は本発明の方式を用いたアナログニューロンLS
Iの実施例のブロック図であり、神経細胞（ニューロ
ン）の動作をモデル化し、アナログ入力とディジタル重
みデータとの乗算結果を複数の入力の対して加算し、そ
の和からニューロンの出力を求めるものである。同図に
おいて、１はDAC、2a、2d、2eはオペアンプ、3d、3e、3
fはアナログスイッチ、4bはインバータ、５はディジタ
ルデータ制御回路であり、これらによって乗算回路（破
線内）が構成される。さらに６はアナログデータの入力
バッファ、７はニューロンの複数入力に対する重みとの
乗算結果の総和を積分器を用いて求めるための加算回
路、８は加算回路の出力である積和結果に対する出力値
を決定するための非線型関数回路、９は出力バッファで
ある。
Iの実施例のブロック図であり、神経細胞（ニューロ
ン）の動作をモデル化し、アナログ入力とディジタル重
みデータとの乗算結果を複数の入力の対して加算し、そ
の和からニューロンの出力を求めるものである。同図に
おいて、１はDAC、2a、2d、2eはオペアンプ、3d、3e、3
fはアナログスイッチ、4bはインバータ、５はディジタ
ルデータ制御回路であり、これらによって乗算回路（破
線内）が構成される。さらに６はアナログデータの入力
バッファ、７はニューロンの複数入力に対する重みとの
乗算結果の総和を積分器を用いて求めるための加算回
路、８は加算回路の出力である積和結果に対する出力値
を決定するための非線型関数回路、９は出力バッファで
ある。
本実施例では、前述のように、正負の値に不規則に変
化する時分割アナログデータと、正負の値に不規則に変
化し、かつシリアルに与えられる時分割ディジタルデー
タの連続乗算が行われる。連続乗算中の１乗算に着目
し、それを第２図と第３図の実施例における乗算処理の
タイムチャートを用いて説明する。ここでディジタルデ
ータの10進数との関係は第７図は（ａ）と同じものとす
る。また第３図のタイムチャートで第１のクロック（CL
K）は１つの乗算のタイミングを、また第2CLKはシリア
ルに１ビットずつ入力されるディジタル重みデータの入
力タイミングを決めるものである。
化する時分割アナログデータと、正負の値に不規則に変
化し、かつシリアルに与えられる時分割ディジタルデー
タの連続乗算が行われる。連続乗算中の１乗算に着目
し、それを第２図と第３図の実施例における乗算処理の
タイムチャートを用いて説明する。ここでディジタルデ
ータの10進数との関係は第７図は（ａ）と同じものとす
る。また第３図のタイムチャートで第１のクロック（CL
K）は１つの乗算のタイミングを、また第2CLKはシリア
ルに１ビットずつ入力されるディジタル重みデータの入
力タイミングを決めるものである。
まず第２図においてDAC1のデータ入力端子への入力電
圧をすべて“0"とし、その出力電圧を第３図にに示す
ように“0"とする。最初にディジタルデータのMSBがデ
ィジタルデータ制御回路５に入力すると符号演算制御信
号がアナログスイッチ3d、3e、3fに与えられる。すなわ
ち、ディジタルデータの符号が正であれば、アナログス
イッチ3dがオン、3e、3fがオフとなり、負であれば逆に
3dがオフ、3e、3fがオンとなる。ここで、ディジタルデ
ータ制御回路５からの演算制御信号として、第６図
（ａ）の従来例におけると同様にディジタルデータのMS
Bの内容がそのまま用いられるものと仮定し、ディジタ
ルデータの符号が正のとき“0"が、負のとき“1"が演算
制御信号としてディジタルデータ制御可能５から出力さ
れるものとする。
圧をすべて“0"とし、その出力電圧を第３図にに示す
ように“0"とする。最初にディジタルデータのMSBがデ
ィジタルデータ制御回路５に入力すると符号演算制御信
号がアナログスイッチ3d、3e、3fに与えられる。すなわ
ち、ディジタルデータの符号が正であれば、アナログス
イッチ3dがオン、3e、3fがオフとなり、負であれば逆に
3dがオフ、3e、3fがオンとなる。ここで、ディジタルデ
ータ制御回路５からの演算制御信号として、第６図
（ａ）の従来例におけると同様にディジタルデータのMS
Bの内容がそのまま用いられるものと仮定し、ディジタ
ルデータの符号が正のとき“0"が、負のとき“1"が演算
制御信号としてディジタルデータ制御可能５から出力さ
れるものとする。
入力アナログデータは入力バッファ６を通り、アナロ
グスイッチの状態により極性反転を行うか否かが制御さ
れた後にDAC1のリファレンス端子に入る。すなわち、デ
ィジタルデータの符号が正ならオペアンプ2dのみを通
り、符号が負ならオペアンプ2d、2eの両方を通る。DAC1
からの出力後にオペアンプ2aを通ることにより極性が反
転するので、ディジタルデータの符号が正なら都合２個
のオペアンプを通り極性の変化はなく、符号が負なら都
合３個のオペアンプを通り極性が反転し、符号演算が行
われることになる。
グスイッチの状態により極性反転を行うか否かが制御さ
れた後にDAC1のリファレンス端子に入る。すなわち、デ
ィジタルデータの符号が正ならオペアンプ2dのみを通
り、符号が負ならオペアンプ2d、2eの両方を通る。DAC1
からの出力後にオペアンプ2aを通ることにより極性が反
転するので、ディジタルデータの符号が正なら都合２個
のオペアンプを通り極性の変化はなく、符号が負なら都
合３個のオペアンプを通り極性が反転し、符号演算が行
われることになる。
アナログ入力データがオペアンプ2d、または2dと2eの
両方を通る間にオペアンプのスルーレートのために、ア
ナログデータのDAC1への入力は遅れるが、その遅延時間
の間に、ディジタルデータ制御回路５へのディジタルデ
ータ全ビットのシリアル入力が平行して行われる。その
後DAC1のセトリングタイムの分だけ遅れてDAC1の出力が
安定する。この様子を第３図のに示す。
両方を通る間にオペアンプのスルーレートのために、ア
ナログデータのDAC1への入力は遅れるが、その遅延時間
の間に、ディジタルデータ制御回路５へのディジタルデ
ータ全ビットのシリアル入力が平行して行われる。その
後DAC1のセトリングタイムの分だけ遅れてDAC1の出力が
安定する。この様子を第３図のに示す。
前述のように、アナログデータとディジタルデータの
入力を行う前に、一旦DAC1の出力を“0"にしてあるの
で、出力の最大変化量は、例えば正の最大値“3V"と負
の最大値“−3V"との幅“6V"でなく、その半分の“3V"
となる。このため、DAC1のセトリングタイムを短縮する
ことができる。
入力を行う前に、一旦DAC1の出力を“0"にしてあるの
で、出力の最大変化量は、例えば正の最大値“3V"と負
の最大値“−3V"との幅“6V"でなく、その半分の“3V"
となる。このため、DAC1のセトリングタイムを短縮する
ことができる。
第４図はディジタルデータ制御回路５の実施例のブロ
ック図（その１）である。この回路は第１クロック（CL
K）と第2CLKが入力するカウンタ回路15、第1CLKと加算
終了タイミング信号とが入力するリセット制御回路16、
第２クロック、ディジタルデータ、及びカウンタ回路15
からのシフト制御信号が入力するシフト回路17、ディジ
タルデータのMSBとカウンタ回路15からの符号ラッチ制
御信号が入力するフリップ（FF）18、及びシフト回路17
からの信号とカウンタ回路15からのデータラッチ制御信
号並びにリセット制御回路16からのリセット制御信号が
入力する複数のFF19a、19b、・・・、19nから構成され
る。
ック図（その１）である。この回路は第１クロック（CL
K）と第2CLKが入力するカウンタ回路15、第1CLKと加算
終了タイミング信号とが入力するリセット制御回路16、
第２クロック、ディジタルデータ、及びカウンタ回路15
からのシフト制御信号が入力するシフト回路17、ディジ
タルデータのMSBとカウンタ回路15からの符号ラッチ制
御信号が入力するフリップ（FF）18、及びシフト回路17
からの信号とカウンタ回路15からのデータラッチ制御信
号並びにリセット制御回路16からのリセット制御信号が
入力する複数のFF19a、19b、・・・、19nから構成され
る。
第４図において、１つの乗算を開始するためのディジ
タル制御回路５へのディジタルデータの入力以前、すな
わち第1CLKが“0"となり、かつ第２図における加算回路
７における加算が終了し、加算終了タイミング信号が
“0"となった時点で、リセット制御回路16からのリセッ
ト制御信号によりFF19a〜19nはすべてリセットされ、そ
の出力はすべて“0"となり、これがDAC1のデータ入力端
子に入力するため、その出力は第３図のように“0"と
なる。
タル制御回路５へのディジタルデータの入力以前、すな
わち第1CLKが“0"となり、かつ第２図における加算回路
７における加算が終了し、加算終了タイミング信号が
“0"となった時点で、リセット制御回路16からのリセッ
ト制御信号によりFF19a〜19nはすべてリセットされ、そ
の出力はすべて“0"となり、これがDAC1のデータ入力端
子に入力するため、その出力は第３図のように“0"と
なる。
その後ディジタルデータは１ビットずつシリアルにデ
ィジタルデータ制御回路５に入力する。ディジタルデー
タのMSBが入力すると、そのデータは第2CLKに同期して
カウンタ回路15から出力される符号ラッチ制御信号によ
りFF18にラッチされ、符号演算制御のために、オペアン
プ3d、3e、3fに与えられる。MSBを除く他のビットのデ
ィジタルデータは第2CLKに同期してカウンタ回路15から
出力されるシフト制御信号によりシフト回路17内で順次
シフトされ、全ビットの入力時点でカウンタ回路15から
出力されるデータラッチ制御信号により複数のFF19a〜1
9nの同時にラッチされ、DAC1のデータ入力端子に出力さ
れる。
ィジタルデータ制御回路５に入力する。ディジタルデー
タのMSBが入力すると、そのデータは第2CLKに同期して
カウンタ回路15から出力される符号ラッチ制御信号によ
りFF18にラッチされ、符号演算制御のために、オペアン
プ3d、3e、3fに与えられる。MSBを除く他のビットのデ
ィジタルデータは第2CLKに同期してカウンタ回路15から
出力されるシフト制御信号によりシフト回路17内で順次
シフトされ、全ビットの入力時点でカウンタ回路15から
出力されるデータラッチ制御信号により複数のFF19a〜1
9nの同時にラッチされ、DAC1のデータ入力端子に出力さ
れる。
DAC1のセトリングタイムをさらに短くするためには、
第４図におけるように全ディジタルデータのシリアル入
力が終了した後にそれらのデータを複数のFF19a〜19nに
同時にラッチするのでなく、ディジタルデータが１ビッ
ト与えられる度にDAC1の対応するビット位置のデータ入
力端子に出力するようにしておくことが有効である。こ
のような動作を行うディジタルデータ制御回路の実施例
のブロック図を第５図に示す。
第４図におけるように全ディジタルデータのシリアル入
力が終了した後にそれらのデータを複数のFF19a〜19nに
同時にラッチするのでなく、ディジタルデータが１ビッ
ト与えられる度にDAC1の対応するビット位置のデータ入
力端子に出力するようにしておくことが有効である。こ
のような動作を行うディジタルデータ制御回路の実施例
のブロック図を第５図に示す。
第５図の構成は第４図と類似しているが、シフト回路
を用いず、またカウンタ回路20からの信号を直接符号及
びデータラッチ制御信号とせずに、デコード回路21に入
力させ、デコードされた後に、FF23、24a〜24nのデータ
ラッチに用いる点が相違している。
を用いず、またカウンタ回路20からの信号を直接符号及
びデータラッチ制御信号とせずに、デコード回路21に入
力させ、デコードされた後に、FF23、24a〜24nのデータ
ラッチに用いる点が相違している。
第４図におけると同様に、まずリセット制御回路22か
らの信号により、FF24a〜24nのすべてがリセットされ、
DAC1の出力が“0"となった後にディジタルデータが入力
される。データのMSBが入力すると、第2CLKに同期した
カウンタ回路20からの出力により、デコード回路21から
FF23に符号ラッチ制御信号が出力され、FF23に符号ビッ
トの内容がラッチされ、符号、演算制御信号となる。
らの信号により、FF24a〜24nのすべてがリセットされ、
DAC1の出力が“0"となった後にディジタルデータが入力
される。データのMSBが入力すると、第2CLKに同期した
カウンタ回路20からの出力により、デコード回路21から
FF23に符号ラッチ制御信号が出力され、FF23に符号ビッ
トの内容がラッチされ、符号、演算制御信号となる。
続いてディジタルデータのデータビット列が１ビット
ずつ入力するが、１ビット入力毎にカウンタ回路20の出
力は歩進され、デコード回路21によりデコードされて、
データラッチ制御信号がFF24a〜24nのいずれか１つに順
次入力されて入力データがラッチされ、DAC1の対応する
データ入力端子に出力される。
ずつ入力するが、１ビット入力毎にカウンタ回路20の出
力は歩進され、デコード回路21によりデコードされて、
データラッチ制御信号がFF24a〜24nのいずれか１つに順
次入力されて入力データがラッチされ、DAC1の対応する
データ入力端子に出力される。
以上説明したように、本発明によれば、不規則に正負
の値をとるアナログデータと、不規則に正負の値をと
り、かつシリアルに与えられるディジタルデータとの乗
算において、オペアンプのスルーレート、Ｄ−Ａ変換器
のセトリングタイムによる処理の遅延を短縮することが
でき、乗算型Ｄ−Ａ変換器による連続乗算の高速化に寄
与するところが大きい。また本発明をアナログニューロ
ンLSIに適用することにより、ニューラルネットワーク
の処理高速化に極めて有効である。
の値をとるアナログデータと、不規則に正負の値をと
り、かつシリアルに与えられるディジタルデータとの乗
算において、オペアンプのスルーレート、Ｄ−Ａ変換器
のセトリングタイムによる処理の遅延を短縮することが
でき、乗算型Ｄ−Ａ変換器による連続乗算の高速化に寄
与するところが大きい。また本発明をアナログニューロ
ンLSIに適用することにより、ニューラルネットワーク
の処理高速化に極めて有効である。
第１図は本発明の原理ブロック図、 第２図は本発明の方式を用いたアナログニューロンLSI
の実施例の構成図、 第３図はニューロンLSI実施例における乗算処理のタイ
ムチャート、 第４図はディジタルデータ制御回路の実施例のブロック
図、 第５図はディジタルデータ制御回路の実施例のブロック
図、 第６図（ａ），（ｂ）は乗算型Ｄ−Ａ変換器の従来例の
構成図、 第７図（ａ），（ｂ）はディジタルデータと10進数との
関係を示す図である。 １、11……Ｄ−Ａ変換器（DAC）、 2a、2b、2c、2d、2e……オペアンプ、 3a、3b、3c、3d、3e、3f、……アナログスイッチ、 4a、4b……インバータ、 ５……ディジタルデータ制御回路、 12……符号演算手段、 13……ディジタルデータ制御手段．
の実施例の構成図、 第３図はニューロンLSI実施例における乗算処理のタイ
ムチャート、 第４図はディジタルデータ制御回路の実施例のブロック
図、 第５図はディジタルデータ制御回路の実施例のブロック
図、 第６図（ａ），（ｂ）は乗算型Ｄ−Ａ変換器の従来例の
構成図、 第７図（ａ），（ｂ）はディジタルデータと10進数との
関係を示す図である。 １、11……Ｄ−Ａ変換器（DAC）、 2a、2b、2c、2d、2e……オペアンプ、 3a、3b、3c、3d、3e、3f、……アナログスイッチ、 4a、4b……インバータ、 ５……ディジタルデータ制御回路、 12……符号演算手段、 13……ディジタルデータ制御手段．
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 俊春 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 浅川 和雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 英樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 吉沢 英樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 市來 宏基 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 岩本 弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 石川 勝哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 土屋 主税 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 杉浦 義英 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】Ｄ−Ａ変換器（11）を用いて、不規則に正
負の値をとる時分割アナログデータと、不規則に正負の
値をとり、かつシリアルに与えられる時分割ディジタル
データとの乗算を行う乗算回路において、 前記アナログデータの符号反転／非反転の符号演算を行
い、該演算結果を前記Ｄ−Ａ変換器（11）のリファレン
ス電圧端子に出力する符号演算手段（12）と、 前記ディジタルデータのうちで最初に入力する符号ビッ
トにより前記符号演算手段（12）に演算制御信号を出力
し、前記ディジタルデータのうちで符号ビットに続いて
入力するデータビット列を前記Ｄ−Ａ変換器（11）のデ
ータ入力端子に出力するディジタルデータ制御手段（1
3）とを備えたことを特徴とするＤ−Ａ変換器による連
続乗算の高速化方式。 - 【請求項２】Ｄ−Ａ変換器（11）を用いて、不規則に正
負の値をとる時分割アナログデータと、不規則に正負の
値をとり、かつシリアルに与えられる時分割ディジタル
データとの乗算を行う乗算回路において、 前記アナログデータの符号反転／非反転の符号演算を行
い、該演算結果を前記Ｄ−Ａ変換器（11）のリファレン
ス電圧端子に出力する符号演算手段（12）と、 前記ディジタルデータのうちで最初に入力する符号ビッ
トにより前記符号演算手段（12）に演算制御信号を出力
し、前記ディジタルデータのうちで符号ビットに続いて
入力するデータビット列を、該ビット列を構成する各ビ
ットの入力毎に順次前記Ｄ−Ａ変換器（11）のデータ入
力端子に出力するディジタルデータ制御手段（13）とを
備えたことを特徴とするＤ−Ａ変換器による連続乗算の
高速化方式。 - 【請求項３】Ｄ−Ａ変換器（11）を用いて、不規則に正
負の値をとる時分割アナログデータと、不規則に正負の
値をとり、かつシリアルに与えられる時分割ディジタル
データとの乗算を行う乗算回路において、 前記アナログデータの符号反転／非反転の符号演算を行
い、該演算結果を前記Ｄ−Ａ変換器（11）のリファレン
ス電圧端子に出力する符号演算手段（12）と、 前記ディジタルデータのうちで最初に入力する符号ビッ
トにより前記符号演算手段（12）に演算制御信号を出力
し、前記ディジタルデータのうちで符号ビットに続いて
入力するデータビット列を前記Ｄ−Ａ変換器（11）のデ
ータ入力端子に出力し、かつ該符号ビットに続いて入力
するデータビッチ列の出力以前において前記Ｄ−Ａ変換
器（11）のデータ入力端子に“0"を出力しておくディジ
タルデータ制御手段（13）とを備えたことを特徴とする
Ｄ−Ａ変換器による連続乗算の高速化方式。 - 【請求項４】Ｄ−Ａ変換器（11）を用いて、不規則に正
負の値をとる時分割アナログデータと、不規則に正負の
値をとり、かつシリアルに与えられる時分割ディジタル
データとの乗算を行う乗算回路において、 前記アナログデータの符号反転／非反転の符号演算を行
い、該演算結果を前記Ｄ−Ａ変換器（11）のリファレン
ス電圧端子に出力する符号演算手段（12）と、 前記ディジタルデータのうちで最初に入力する符号ビッ
トにより前記符号演算手段（12）に演算制御信号を出力
し、前記ディジタルデータのうちで符号ビットに続いて
入力するデータビット列を、該ビット列を構成する各ビ
ットの入力毎に順次前記Ｄ−Ａ変換器（11）のデータ入
力端子に出力し、かつ該符号ビットに続いて入力するデ
ータビッチ列の出力以前において、前記Ｄ−Ａ変換器
（11）のデータ入力端子に“0"を出力しておくディジタ
ルデータ制御手段（13）とを備えたことを特徴とするＤ
−Ａ変換器による連続乗算の高速化方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21510488A JP2663979B2 (ja) | 1988-08-31 | 1988-08-31 | Ｄ‐ａ変換器による連続乗算の高速化方式 |
| FI894021A FI894021A (fi) | 1988-08-31 | 1989-08-28 | Neuronstruktur. |
| US07/400,826 US5220559A (en) | 1988-08-31 | 1989-08-30 | Neuron architecture |
| DE68928978T DE68928978T2 (de) | 1988-08-31 | 1989-08-30 | Neuronarchitektur |
| EP89115978A EP0357016B1 (en) | 1988-08-31 | 1989-08-30 | Neuron architecture |
| KR1019890012588A KR930002792B1 (ko) | 1988-08-31 | 1989-08-31 | 뉴우런 아키텍쳐(neuron architecture) |
| AU40999/89A AU626912B2 (en) | 1988-08-31 | 1989-08-31 | Neuron architecture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21510488A JP2663979B2 (ja) | 1988-08-31 | 1988-08-31 | Ｄ‐ａ変換器による連続乗算の高速化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0264786A JPH0264786A (ja) | 1990-03-05 |
| JP2663979B2 true JP2663979B2 (ja) | 1997-10-15 |
Family
ID=16666821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21510488A Expired - Fee Related JP2663979B2 (ja) | 1988-08-31 | 1988-08-31 | Ｄ‐ａ変換器による連続乗算の高速化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663979B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10342497A1 (de) * | 2003-09-12 | 2005-04-21 | Shaft Form Engineering Gmbh | Anbindungssystem für eine Welle an ein Gelenk |
-
1988
- 1988-08-31 JP JP21510488A patent/JP2663979B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0264786A (ja) | 1990-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |