JP2655794B2 - レーダシステムのビデオ信号主処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレーダのビデオ信号処理
技術に係り、特にレーダのビデオ信号に含まれた各種ク
ラッタとノイズを除去し、標的信号を抽出するビデオ信
号処理装置に関する。

【０００２】

【従来の技術】レーダは用途によりパルスレーダ、連続
波(Continuous Wave：以下ＣＷと称する）レーダ、周波
数変調レーダ、位相変調レーダ等に分類できるが、航
法、気象観測、海岸監視、地形構造及び車両移動状態把
握用として用いられる一般的なレーダのブロック図は図
９のようである。パルス変調器１０は反復されるパルス
列を発生し、送信機１１はパルス列(train of pulses)
信号により高出力で信号を増幅した後アンテナ１４に送
信する。送受切換器(duplexer)１２は一つのアンテナ１
４を送信と受信で共用できるように送信と受信を分離す
る役割をする。アンテナ１４はパルスを空間に放射し、
標的や地表面、海表面、雨、雲、霧等から反射されたエ
コーを受信する。アンテナ１４の位置座標はアンテナ１
４を駆動させる機械装置(pedestal)１３と表示及び制御
器２１の間に連結された位置サーボ系２２により制御さ
れながら、ディスプレイ上の方位角とアンテナ１４の位
置が同期される。アンテナ１４に受信されたエコー信号
は送受切換器１２を経て低雑音無線周波(Radio Frequen
cy：以下ＲＦと称する）増幅器１５に入力される。低雑
音ＲＦ増幅器１５は雑音を抑制しながら受信された信号
を増幅する。ミキサー１６は局部発振器１７からの局部
発振信号と受信入力ＲＦ信号をミックスして通常３０Ｍ
Ｈｚ〜１２０ＭＨｚの中間周波信号(Intermediate Freq
uency ：以下ＩＦと称する）を作る。中間周波増幅器
（ＩＦ ＡＭＰ）１８は一種のマッチドフィルター(mat
ched filter)で信号対雑音Ｓ／Ｎ比を向上させながら増
幅する。検波器１９は受信されたＩＦからビデオ信号を
検出する。この検出されたビデオ信号は標的に反射され
た信号と雑音及びクラッタを含んでいる。ビデオ信号処
理器２０では不必要な雑音や、当時のレーダ運用目的と
関係して不必要とされるクラッタを除去し、純粋な標的
信号を抽出してディスプレイできるようにする。表示及
び制御器２１では表示器(display) 上にレーダが捕捉し
た標的を図示し、標的に対する情報を表示する。またク
ラッタアルゴリズムを選択するノブがあり、使用者が画
面状態を操作できる。

【０００３】図１０はビデオ信号処理器２０をより細分
したもので受信されたエコー信号からクラッタを除去す
るクラッタ除去器２３と各種雑音信号の抽出レベルを一
定水準以下に減らしながら標的信号を抽出するビデオ信
号主処理器２４を示す。ビデオ信号主処理器では一定仮
航跡発生率(Constant False Alarm Rate：以下ＣＦＡＲ
と称する）を処理して純粋な標的信号を検出する機能を
する。

【０００４】図１１は従来のビデオ信号処理技術に関す
るブロック図である。従来のＣＦＡＲ処理方式はビデオ
データを貯蔵して何個かのパルス反復期間(Pulse Repet
ition Time：以下ＰＲＴと称する）データを比較した
後、相対的に大きい標的信号だけを検出する方式であ
る。このような方式の一つとして米国特許第４，８４
５，５００号（１９８９年７月４日）が知られている。
この方式によると図１１のようにビデオプロセッサー３
０はディジタイザー３２、平均器３３、ビデオ貯蔵器３
４から構成され、ディジタイザー３２はサンプリングレ
イトによりアナログ形態であるレーダ受信信号をディジ
タルワードに変換して出力し、平均器３３は標的の大き
さにより適切な大きさに調節できる窓領域でディジタル
ワードの平均を出した後、これをビデオ貯蔵器３４に貯
蔵する。また、平均器３３はトリーガ信号とアンテナ位
置座標に同期される。

【０００５】このとき、窓サイズは方位セクターの数と
レンジビンの数で決定されるが、方位セクターの数は標
的の大きさ及び位置回路３７から発生されビデオ貯蔵器
３４に入力される方位開始／終了信号により決定され、
レンジビンの数はレンジ開始回路３９から発生され平均
器３３に入力されるレンジ開始／終了信号により決定さ
れる。

【０００６】このようにトラッキングプロセッサー３１
は標的の大きさにより適当なレンジビンの数と方位セク
ターの数を有するように窓サイズを調節する。図１１に
おいて、トラッキングプロセッサー３１は雑音減殺器３
５、標的検出器３６、標的の大きさ及び位置回路３７、
速度及び方向回路３８、レンジ開始回路３９から構成さ
れ標的の移動状態を追跡する機能をする。このような従
来の技法はビデオ信号処理アルゴリズムを充分に満足さ
せずノイズレベルの一定水準維持が難しいので純粋な標
的検出能力が低下し、にせ標的(false target)を展示す
る恐れがある。また、従来の技法によるビデオ信号処理
装置はトラッキングプロセッサーと連結して動作するこ
とにより地表面マッピング用や気象観測用には用いれ
ず、トラッキングプロセッサーが備えられたレーダでの
み利用できる。

【０００７】

【発明が解決しようとする課題】したがって本発明の目
的は、レーダ受信信号中に分布されている各種クラッタ
とノイズを適切に除去させ標的を探知するか、捕捉する
能力を増加させるビデオ信号主処理装置を提供すること
にある。

【０００８】

【課題を解決するための手段】前記目的を達成するため
に本発明はアナログビデオ信号をディジタルビデオ信号
に変換するディジタイザー手段と、前記ディジタイザー
手段のディジタルビデオ信号を入力した後クラッタと雑
音と干渉を除去するアルゴリズムを内蔵して標的信号を
検出するＣＦＡＲ処理手段と、前記ＣＦＡＲ処理手段の
標的信号を入力した後ピックセルタイミングにより順番
に出力してビデオデータとピックセルを同期させるバッ
ファー及びピックセルタイミング制御手段を備えたこと
を特徴とする。

【０００９】

【作用】本発明によるレーダシステムのビデオ信号主処
理装置によると、レーダ受信信号に含まれた雑音とクラ
ッタを除去することにより純粋な標的信号を検出するた
めのＣＦＡＲ処理を遂行してレーダの標的検出能力を向
上せしめる。

【００１０】

【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。図１は本発明によるビデオ信号主処理装置
のブロック図で、ディジタイザー４０、ＣＦＡＲ処理器
５０、バッファー及びピックセルタイミング制御器６０
から構成される。レーダ受信信号はまず図１０に示した
クラッタ除去器２３でクラッタが一次減殺された後にデ
ィジタイザー４０に入力される。ディジタイザー４０は
アナログビデオ信号をディジタルビデオ信号に変換した
後、内部のメモリに貯蔵してディジタル信号処理ができ
るようにする。

【００１１】ディジタイザー４０の出力信号は受信信号
の雑音とクラッタを除去し、純粋な標的を検出するため
ＣＦＡＲ処理器５０に供給される。ＣＦＡＲ処理器５０
はディジタルビデオ信号に含まれたクラッタとノイズを
除去することにより仮航跡発生率を一定に保ちながら標
的信号を検出する。一方、ディジタイザー４０の出力信
号はレーダ受信信号の雑音やクラッタを除去せずそのま
ま展示するロービデオプロセッシング(raw video proce
ssing)のためバッファー及びピックセルタイミング制御
器６０に直接供給されたりする。

【００１２】バッファー及びピックセルタイミング制御
器６０はＣＦＡＲ処理器５０から入力される標的信号や
ディジタイザー４０から直接入力されるディジタル信号
をピックセルタイミングにより順番に出力してトラッキ
ングプロセッサー（図示せず）、ディスプレイ装置（図
示せず）、ビデオメモリ（図示せず）等に供給し、ディ
スプレイのための各種タイミング信号を発生する。この
ように本発明によるビデオ信号主処理装置２４は航法レ
ーダにおいて図１０に示したクラッタ除去器２３と共に
重要な信号処理系統としてノイズ除去、不必要なクラッ
タ減殺、ＣＦＡＲ機能具現等のための信号処理を遂行す
る。

【００１３】図２は図１のディジタイザー４０をより細
部的に示したブロック図で、Ａ／Ｄ変換器４１、ビデオ
分配器４２、ビデオバッファーメモリ４３から構成され
る。アナログビデオ信号はアナログディジタル変換器４
１で該当するクロックによりサンプリングされた後、デ
ィジタルビデオ信号に変換する。ディジタルビデオ信号
はビデオ分配器４２に入力されＰＲＴにより分類された
後、ビデオバッファーメモリ４３に貯蔵される。Ａ／Ｄ
変換器４１のサンプリングクロック１００は解像度、パ
ルス幅、レンジ及びＰＲＦにより決定され、基本クロッ
クを分周して使用する。レンジセル当りのディジタルビ
ット数は２〜１２ビットで、レーダの目的と仕様により
可変的だが航法用の場合２〜８ビット程度なら充分であ
る。

【００１４】ビデオバッファーメモリ４３は２個以上の
メモリ群から構成される。第１バッファー４４が１ＰＲ
Ｔの間データを貯蔵するとき第２バッファー４５は以前
すでに貯蔵されているＰＲＴデータを放出し、バッファ
ーをｎ個まで拡張するとｎＰＲＴデータまでビデオデー
タを貯蔵できるので読み書き動作を分離して遂行でき
る。

【００１５】図３は図１のＣＦＡＲ処理器をより細部的
に示したブロック図で、合算器５１、主メモリ５２、臨
界ディコーダ５３、帰還積分メモリ装置５４、干渉除去
器５６から構成される。ＣＦＡＲ処理とは仮標的や雑音
が現れる確率を一定のレベル以下に保ち仮標的の展示を
可能な限り抑制し、信号対雑音Ｓ／Ｎ比を改善するので
ある。このようなＣＦＡＲ処理で達成する機能はそれぞ
れのレーダが似ているがこれを実行するアルゴリズムは
レーダの種類と反射する信号に存在するクラッタ雑音の
分布特性により非常に多様である。このようなＣＦＡＲ
処理アルゴリズムの決定要素として仮航跡発生確率（Ｐ
ｆａ：False Alarm Probability）と検出確率（Ｐｄ：
Detection of probability) とインテグレーション(int
egration) パルスの数とレンジビン(rangebin)の数と臨
界レベル（Ｔ：Threshold Level)と信号対雑音Ｓ／Ｎ比
等がある。一般的な仮航跡発生率ＦＡＲは ここで、Ｎｔｏｔはレンジビンの総数量である。

【００１６】図３において、ビデオ入力データは帰還イ
ンテグレーション(Feed Back Integration) 及び累算の
ため合算器５１に供給される。合算器５１の他の入力は
インデグレーションパルスの数ほど予じめ貯蔵して帰還
されてきたＰＲＴのデータに、インデグレーションパル
スの数とＡ／Ｄ変換ビット数をかけたほどのビデオデー
タが引続き累算されたデータである。ここでインデグレ
ーションパルスの数Ｍとはビーム方位角θａ内に、即ち
１掃引線（sweep line）内に蓄積されるパルスの数で次
の公式により一般に計算される。

【００１７】 ここで、θａはビーム方位角（単位：ラジアン）であ
り、θ_RPM はアンテナ１分当りの回転角であり、ＰＲＦ
は１秒間の送信パルスの数であり、ＰＲＴはパルスの周
期である。ＰＲＦの数は普通の航法用レーダでは通常５
〜１５０個程度になる。

【００１８】合算器５１はこのように現在流入されるＰ
ＲＴデータと帰還されるＰＲＴデータを合算して主メモ
リ５２に貯蔵する。主メモリ５２はインテグレーション
パルスの数と１ＰＲＴ期間、レンジセルの数、Ａ／Ｄサ
ンプリングクロック及び表示器の解像度等により容量が
決定され、合算されたデータを貯蔵する。帰還積分メモ
リ装置５４は主メモリ５２のデータをＰＲＦ信号１１０
により選択された帰還係数により処理した後合算器５１
に帰還する。このとき、帰還係数は１以下でＰＲＦによ
りその値が異なるので外部からＰＲＦに対する情報が提
供されると帰還積分メモリ装置(Feed Back Integration
Memory)５４で該当する係数ほどビデオデータを抽出す
る。帰還インテグレーションのアルゴリズムの結果値、
即ち帰還係数又は帰還インテグレーション定数は次の式
で計算できる。 Ｋｏｐｔ＝ｅ^-1.17/M ここで、Ｋｏｐｔは帰還係数、Ｍはインテグレーション
パルスの数を意味し、これらの相互関係を概略的に示す
と表１のようである。

【００１９】

【表１】

【００２０】表１において、帰還係数Ｋｏｐｔはインテ
グレーションパルスの数が増加することにより増加する
ことが分かり、Ｋｏｐｔ％は帰還係数を百分率で表示し
たものである。ここでＳ／Ｎ比（単位：ｄＢ）はインテ
グレーションパルスの数によるＣＦＡＲ利得、即ち、Ｓ
／Ｎ比が改善された程度を示す。また、インテグレーシ
ョンパルスの数と合算器出力ビット１２０の数により決
定されるＣＦＡＲ損失（単位：ｄＢ）は表２のようであ
る。

【００２１】

【表２】

【００２２】表２は仮航跡発生確率Ｐｆａは１０^-6であ
り、検出確率Ｐｄは０．９５のときＣＦＡＲ損失（単
位：ｄＢ）を示したもので、インテグレーションパルス
の数が増加し、合算ビットの数が増加することにより損
失が減少することが分かる。また表１と表２のＳ／Ｎ比
を比較してみるとインテグレーションパルスの数が増加
することによりＣＦＡＲ損失よりＣＦＡＲ利得が急激に
増加することにより全体的にＣＦＡＲ処理をすることに
よりＳ／Ｎ比が改善されることが分かる。帰還係数（Ｆ
／Ｂ Factor）により合算されたビデオデータは次のよ
うな合算信号成分で示す。

【００２３】合算器５１を通過したビデオデータＶ_u Ｔ
_n は帰還係数Ｆ／Ｂ Factor がＮのディジタルビデオデ
ータのうちＶ_i Ｔ_n まで合算して貯蔵されたディジタル
ビデオデータを意味し、このビデオデータは臨界ディコ
ーダ(Threshold Decoder) ５３でログ（Ｌｏｇ）関数的
均等分割区分法によりＰＲＦ別にレベル化が行なわれ
る。即ち、臨界ディコーダ５３の出力はインテグレーシ
ョンパルスの数ほどのＰＲＴデータでレンジセル別に各
自ヒット（同一なレンジに信号が存在する：ｈｉｔ）さ
れた数を把握して、すでに設定されたアルゴリズムの臨
界レベルにより段階別に決定される。このような臨界レ
ベルを構成するアルゴリズムの例を表３に示した。

【００２４】

【表３】

【００２５】表３において、臨界ディコーダの出力が２
ビットの場合、インテグレーションパルスの数が３２な
ら臨界ディコーダの出力は任意のレンジセルが１７番ヒ
ットすると１１になり、９番ヒットすると１０に、５番
ヒットすると０１に、３番ヒットすると００になること
が分かる。このようなレベル化のアルゴリズムはＰＲ
Ｆ、クラッタの分布特性と雑音の状態等により多様に具
現されるが、一般にログ関数的に均等に分割する。

【００２６】臨界ディコーダ５３はこのようなアルゴリ
ズムを内部のメモリに納めた後、外部から供給されるＰ
ＲＦ信号１１０により適切なアルゴリズムを選択する。
このような処理方法はランダム性ノイズや仮航跡を減少
させ信号対雑音Ｓ／Ｎ比を改善する。

【００２７】干渉除去機能は基本的に２個の連続なＰＲ
Ｔを比較して干渉除去器５６で実行し、必要に応じては
臨界ディコーダ５３から直接出力して干渉除去機能を実
行しないときもある。即ち、干渉除去器５６はＰＲＴ
（Ｎ）データと、これより１ＰＲＴほど前のＰＲＴ（Ｎ
−１）データを相互比較してビデオ信号のレベル変化を
するか否かを判断した後、干渉成分のような急激な変動
を有する信号成分は通過を抑制する。また、干渉除去器
５６は根本的にビデオインテグレーションの一部を利用
する方法と臨界ディコーディングが終了した２個の連続
なＰＲＴを出力データを比較して遂行する２種類があ
る。図５と図６はこのような２種類の方法を示したもの
で、図５は臨界ディコーダ５３、５６内に干渉除去のた
めの干渉段階を調節する機能を具現したもので、干渉段
階信号１４１により段階を選択する。図６は臨界ディコ
ーダの後端に比較器５８と遅延器５７を置き干渉を除去
する機能を具現したものである。また干渉機能をオン／
オフする信号１４０により必要時に干渉機能をオン又は
オフすることができる。ここで干渉(interference)とは
使用周波数が同一か、または隣接した他のレーダから受
信される非常に強い干渉信号を意味する。

【００２８】図４は図１のバッファー及びピックセルタ
イミング制御器をより詳しく示したブロック図で、ビデ
オデータ速度調節器６１、出力バッファー６２、タイミ
ング制御器６３から構成される。ビデオデータ信号処理
及び入／出力干渉を実施することにおいて、データ処理
速度は基本的にピックセルタイミングと密接に同期され
なければならない。既存のアナログディスプレイ方式と
は異に、ラスタースキャンディスプレイ(Raster Scan d
isplay) 方式はそれぞれのピックセルに対応する膨大な
量のディジタルビデオデータが要求されるのでビデオデ
ータ処理速度をピックセルタイミングと一致させなけれ
ばならない。またディスプレイの解像度と角度によりピ
ックセルが増加するか減少するのでピックセルタイミン
グは一定な形態の連続性クロックで実現できない。この
ようなピックセルの増減現象はピックセルタイミングと
ビデオデータ処理速度を相互一致させなければならない
原因として、正確に相互同期が実現されないと距離誤差
と方位誤差を減らせない。したがってピックセルタイミ
ング制御とビデオデータ伝送は密接な連関性を有してい
る。

【００２９】まず、画面の形態をみてみると１０２４×
１０２４ピックセルの四角画面で９６０×９６０ピック
セルの図形画面(round Plan Position Indicator) を構
成する例を図７に示した。図８は９６０×９６０図形画
面が角度によりピックセル数が変化することを示した。
図７において、１０２４×１０２４ピックセル解像度を
有する四角形画面はビデオ表示のため９６０×９６０ピ
ックセル図形画面を構成し、図形画面は直交座標軸に当
る９０°、１８０°、２７０°、３６０°で半径当り４
８０個のピックセルであることが分かる。図８におい
て、ピックセルは四角形なので直交座標軸上のピックセ
ルは４８０個で構成されるが角度が変ることによりピッ
クセルの数が変ることが分かる。略４５°、１３５°、
２２５°、３１５°でピックセルの数は最小になり、こ
のときピックセルの数は４８０×ｃｏｓ４５°個で約３
４０個であることが分かる。

【００３０】図４において、ビデオデータ速度調節器６
１は雑音とクラッタが除去されたディジタルビデオ入力
信号をタイミング制御器６３の制御信号によりディスプ
レイのピックセルと同期させる。タイミング制御器６３
はピックセルの増減により変わるピックセル制御信号１
３０によりピックセルとビデオデータの速度を同期する
ための制御信号を発生してビデオデータ速度調節器６１
に提供する。出力バッファー６２はＣＦＡＲ処理が完了
されたビデオ信号を必要とする装置、即ち、トラッキン
グプロセッサー（図示せず）、ディスプレイ（図示せ
ず）、ビデオメモリ（図示せず）等に入力ビデオ信号を
出力する。

【００３１】

【発明の効果】以上で説明したように本発明はレーダビ
デオ信号にあるクラッタと雑音レベルを適切に減殺する
ＣＦＡＲ処理を通じて効率的に標的を検出し、にせ標的
の展示を防止する。また帰還インテグレーションと臨界
ディコーディングに専用メモリを用いて標的を検出する
能力を向上し、ディジタル化してディジタル信号処理技
法を応用して高速処理ができ、小型化にできる。また、
海洋航法、海岸監視、海洋管制、気象観測、マッピング
用レーダのカラービデオ信号処理に応用できる。

【図面の簡単な説明】

【図１】本発明によるレーダシステムのビデオ信号主処
理器を示したブロック図。

【図２】図１のディジタイザーをより詳しく示した細部
ブロック図。

【図３】図１のＣＦＡＲ処理器をより詳しく示した細部
ブロック図。

【図４】図１のバッファー及びピックセルタイミング制
御器をより詳しく示した細部ブロック図。

【図５】図４の干渉除去器を臨界ディコーダ内に具現し
た例を示したブロック図。

【図６】図４の干渉除去器を臨界ディコーダの出力端に
具現した例を示したブロック図。

【図７】四角画面に図形画面を形成した例を示す説明
図。

【図８】画面上の角度により変るピックセルの数を示し
た説明図。

【図９】従来の技術と本発明の両方が適用できる一般の
レーダシステムの構成を示したブロック図。

【図１０】図９のビデオ信号処理器の詳細ブロック図。

【図１１】従来のレーダシステムのビデオ信号処理装置
に関するブロック図。

【符号の説明】

４０ ディジタイザー ５０ ＣＦＡＲ処理器 ６０ バッファー及びピックセルタイミング制御器

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 アナログビデオ信号をディジタル信号に
   変換するディジタイザー手段、 前記ディジタイザー手段から入力される現在のＰＲＴデ
   ータと帰還される以前のＰＲＴデータとを合算する合算
   器と、合算器から出力されたデータを貯蔵する主メモリ
   と、前記主メモリに貯蔵されたデータを帰還アルゴリズ
   ムにより処理し合算器に帰還させる帰還積分メモリ装置
   と、前記主メモリからビデオデータを入力されると共に
   臨界レベルアルゴリズムを選択するＰＲＦ信号を外部か
   ら入力され、主メモリから入力されるデータをレンジセ
   ル別にそれぞれヒットさせ、上記臨界レベルアルゴリズ
   ムにより、臨界的に予め設けた段階のうちどの段階にそ
   のヒット数が属するか判断し、そしてその段階に応じて
   レベル化されたビット数のデータを出力することによ
   り、主メモリから入力される信号をレベル化する臨界デ
   ィコーダとを備え、クラッタと雑音と及び干渉とを除去
   し純粋な標的信号を検出する一定仮航跡発生率（ＣＦＡ
   Ｒ）処理手段、 前記ＣＦＡＲ処理手段から標的信号を入力され、ピック
   セルタイミングにより順次的に出力して、ビデオデータ
   とピックセルとを同期させるバッファー、 及びピックセルタイミング制御手段とを備えたレーダシ
   ステムのビデオ信号主処理装置。
2. 【請求項２】 前記ディジタイザー手段はアナログ信号
   をディジタル信号に変換するアナログ／ディジタル変換
   器と、前記アナログ／ディジタル変換器からディジタル
   ビデオ信号を入力して分配するビデオ分配器と、前記ビ
   デオ分配器から分配されたディジタルビデオ信号を少な
   くとも二つ以上のバッファーに交代に貯蔵するビデオバ
   ッファーメモリとを備えたことを特徴とする請求項１記
   載のレーダシステムのビデオ信号主処理装置。
3. 【請求項３】 ビデオ信号に存在する干渉を除去する干
   渉除去器を更に備えたことを特徴とする請求項２記載の
   レーダシステムのビデオ信号主処理装置。
4. 【請求項４】 前記バッファー及びピックセルタイミン
   グ制御手段は前記ＣＦＡＲ処理手段で検出された標的信
   号を入力してディスプレイのため制御クロックによりビ
   デオデータの出力速度を調節するビデオデータ速度調節
   器と、前記ビデオデータ速度調節器の出力を入力して出
   力バッファー手段と、ピックセルビデオデータを同期さ
   せる信号を外部から前記ビデオデータ速度調節器に提供
   するタイミング制御器とを備えたことを特徴とする請求
   項１記載のレーダシステムのビデオ信号主処理装置。
5. 【請求項５】 アナログビデオ信号をディジタル信号に
   変換してメモリに貯蔵するディジタイザー手段と、 前記ディジタイザー手段から入力される現在のＰＲＴデ
   ータと、先に入力された後帰還する以前のＰＲＴデータ
   を累算する合算器と、 前記合算器から累算された結果を貯蔵する主メモリと、 前記主メモリから以前のデータを入力して帰還アルゴリ
   ズムにより帰還する帰還器と、 前記主メモリからビデオデータを入力して臨界レベルア
   ルゴリズムによりレベル化し干渉除去アルゴリズムを追
   加して干渉を除去する臨界ディコーダと干渉除去器を備
   えたことを特徴とするＣＦＡＲ処理手段と、 前記ＣＦＡＲ処理手段の標的信号を入力して、ピックセ
   ルタイミングにより順次的に出力して、ビデオデータと
   ピックセル同期させるバッファーと及び、 ピックセルタイミング制御手段とを備えたレーダシステ
   ムのビデオ信号主処理装置。
6. 【請求項６】 アナログ信号をディジタル信号に変換す
   る段階、 外部から入力されるＰＲＦ信号及びクラッタ雑音の状態
   に基づき、予め設定した帰還アルゴリズムにより帰還す
   るＰＲＴデータと現在のＰＲＴデータとを合算する段階
   と、前記合算したデータをビデオデータとして貯蔵する
   段階と、外部から入力されるＰＲＦ信号及びクラッタ雑
   音の状態に基づき、予め設定した臨界レベルアルゴリズ
   ムの中から適当な臨界レベルアルゴリズムを選択し、そ
   して入力されるビデオデータをレンジセル別にそれぞれ
   ヒットさせ、臨界レベルアルゴリズムによって、臨界的
   に予め設けた段階のうちどの段階にそのヒット数が属す
   るか判断し、そしてその段階に応じてレベル化されたビ
   ット数のデータを出力することによりビデオデータをレ
   ベル化して出力しＣＦＡＲ処理を行う段階と、 前記ＣＦＡＲ処理によりレベル化されたビデオデータを
   ディスプレイ表示信号に変換する段階と、を含むことを
   特徴とするレーダシステムのビデオ信号主処理装置。