JP2655609B2 - I / O circuit - Google Patents
I / O circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入出力回路に関し、特に半導体集積回路の
入出力回路に関する。Description: TECHNICAL FIELD The present invention relates to an input / output circuit, and more particularly to an input / output circuit of a semiconductor integrated circuit.
従来、この種の入出力回路では、入出力バッファ部分
を電気的に接続する手段は特にもっていない。Conventionally, this type of input / output circuit has no means for electrically connecting the input / output buffer.
上述した従来の入出力回路では、入出力バッファ部分
を電気的に接続する手段をもっていないので、入力バッ
ファの入力電圧を評価するためにはある入力端子の入力
電圧を変化させて内部論理部分を動作させ、複数の出力
端子の出力を観測して、その入力バッファの入力電圧を
評価しており、内部の同時動作により入力電圧が決まっ
ているのか、入力バッファの性能により入力電圧が決ま
っているか、判別がつきにくいという欠点がある。In the conventional input / output circuit described above, since there is no means for electrically connecting the input / output buffer portion, the internal logic portion is operated by changing the input voltage of a certain input terminal in order to evaluate the input voltage of the input buffer. The output voltage of multiple output terminals is observed and the input voltage of the input buffer is evaluated, and whether the input voltage is determined by the internal simultaneous operation or the input voltage is determined by the performance of the input buffer, There is a drawback that it is difficult to determine.
本発明の入出力回路は、テストモードを指示する手段
と、テストモード時に出力端子として割り当てられる第
１の端子と、これらＮ個の入出力端子の夫々に独立して
接続された入力バッファ及び出力バッファとを有する入
出力回路において、前記Ｎ個の入出力端子のうち初段の
入出力端子を除く他の入出力端子の各々に対して論理積
ゲート及び論理和ゲートを設け、前記論理和ゲートは前
記テストモード指示手段からの信号と前段の入力信号を
入力とし、前記論理積ゲートは前記論理和ゲートの出力
と対応する入出力端子に接続された入力バッファの出力
信号を入力としその出力信号を対応する入出力端子の入
力信号とし、前記テストモード指示手段からの信号に応
答して最終段の論理積ゲートの出力を前記第１の端子に
出力する手段を有する。The input / output circuit according to the present invention includes a means for designating a test mode, a first terminal assigned as an output terminal in the test mode, an input buffer and an output independently connected to each of the N input / output terminals. In the input / output circuit having a buffer, a logical product gate and a logical sum gate are provided for each of the other input / output terminals except the first-stage input / output terminal among the N input / output terminals, and the logical sum gate is A signal from the test mode instructing means and a previous input signal are input, and the AND gate receives an output signal of an input buffer connected to an input / output terminal corresponding to an output of the OR gate, and outputs the output signal. Means for outputting the output of the AND gate of the final stage to the first terminal in response to a signal from the test mode instruction means as an input signal of a corresponding input / output terminal .
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すものである。101は
入力端子。102〜105は双方向端子。106〜110は、入力バ
ッファ。111〜114はイネーブル付出力バッファ。115〜1
17,119〜120は２入力AND,118,123,124は２入力OR,121は
インバータである。122は、選択回路で、Ｓ入力がＨレ
ベルのときにＢ、Ｓ入力がＬレベルのときにＡを選択す
る機能をもつものとする。FIG. 1 shows an embodiment of the present invention. 101 is an input terminal. 102 to 105 are bidirectional terminals. 106 to 110 are input buffers. 111 to 114 are output buffers with enable. 115-1
17, 119 to 120 are 2-input ANDs, 118, 123, and 124 are 2-input ORs, and 121 is an inverter. Reference numeral 122 denotes a selection circuit having a function of selecting B when the S input is at the H level and selecting A when the S input is at the L level.
本実施例は、ｎ個の入出力端子を、双方向端子で実現
している。入力端子101はモードを切替えるための専用
の入力端子で、入力バッファ106の入力に接続されてい
る。入力バッファ106の出力は、インバータ121の入力に
接続されている。双方向端子102は、イネーブル付出力
バッファ111の出力と入力バッファ107の入力に接続され
ている。イネーブル付、出力バッファ111の入力は、内
部論理部分の信号線DO1に接続されている。イネーブル
付出力バッファのイネーブル端子は２入力AND115の出力
に接続されていて、２入力AND115の入力の一方は、イン
バータ121の出力であり、他方は内部論理部分からのコ
ントロール信号DE1である。以上と同様の構成が双方向
端子103,104にも用意されている。また入力バッファ107
の出力は、内部論理部分の信号線DI1の入力となる。２
入力AND119の出力は、内部論理部分の信号線DI2の入力
となる。２入力AND119の入力の一方は、入力バッファ10
8の出力であり、他方は２入力OR123の出力である。２入
力OR123の入力の一方はインバータ121の出力であり、他
方は入力バッファ107の出力である。２入力AND120の出
力は内部論理部分の信号線DI3の入力となる。２入力AND
120の入力の一方は、入力バッファ109の出力であり、他
方は２入力OR124の出力である。２入力OR124の入力の一
方は、インバータ121の出力であり、他方は、２入力AND
119の出力である。双方向端子105は、イネーブル付出力
バッファ114の出力と入力バッファ110の入力に接続され
ている。入力バッファ110の出力は、内部論理部分の信
号線DI4の入力となる。選択回路122のＡ入力は、内部論
理部分の信号線DO4に接続され、Ｂ入力は、２入力AND12
0の出力でありＳ入力は、入力バッファ106の出力であ
り、選択回路122の出力は、イネーブル付出力バッファ1
14の入力に接続する。イネーブル付出力バッファ114の
イネーブル端子は２入力OR118の出力に接続されてい
て、２入力OR118の入力の一方は入力バッファ106の出力
であり、他方は、内部論理部分からのコントロール信号
DE4である。In this embodiment, n input / output terminals are realized by bidirectional terminals. An input terminal 101 is a dedicated input terminal for switching modes, and is connected to an input of an input buffer 106. The output of the input buffer 106 is connected to the input of the inverter 121. The bidirectional terminal 102 is connected to the output of the output buffer 111 with enable and the input of the input buffer 107. The input of the output buffer 111 with enable is connected to the signal line DO1 of the internal logic part. The enable terminal of the output buffer with enable is connected to the output of the two-input AND 115, one of the inputs of the two-input AND 115 is the output of the inverter 121, and the other is the control signal DE1 from the internal logic part. A configuration similar to the above is provided for the bidirectional terminals 103 and 104. Input buffer 107
Is the input of the signal line DI1 of the internal logic part. 2
The output of the input AND 119 becomes the input of the signal line DI2 of the internal logic part. One of the inputs of the two-input AND 119 is an input buffer 10
8 and the other is the output of a two-input OR123. One of the inputs of the two-input OR 123 is the output of the inverter 121, and the other is the output of the input buffer 107. The output of the two-input AND 120 is input to the signal line DI3 of the internal logic part. 2-input AND
One of the inputs of 120 is the output of the input buffer 109, and the other is the output of the two-input OR 124. One of the inputs of the two-input OR 124 is the output of the inverter 121, and the other is the two-input AND.
Output of 119. The bidirectional terminal 105 is connected to the output of the output buffer 114 with enable and the input of the input buffer 110. The output of the input buffer 110 is input to the signal line DI4 of the internal logic part. The A input of the selection circuit 122 is connected to the signal line DO4 of the internal logic part, and the B input is a two-input AND12.
0, the S input is the output of the input buffer 106, and the output of the selection circuit 122 is the output buffer 1 with enable.
Connect to 14 inputs. The enable terminal of the output buffer 114 with enable is connected to the output of the two-input OR 118, one of the inputs of the two-input OR 118 is the output of the input buffer 106, and the other is the control signal from the internal logic part.
DE4.
以上の構成において、入力端子101にＬレベルを入力
すると、通常の使用状態となり、双方向端子102,103,10
4,105は内部論理部分からのコントロール信号DE1,DE2,D
E3,DE4によって、入力および出力に切替えられる。イネ
ーブル付出力バッファ114の入力には、内部論理部分か
らの信号線DO4の信号が伝達し、内部論理部分への信号
線DI2,DI3は入力バッファ108,109の信号が伝達する。In the above configuration, when an L level is input to the input terminal 101, a normal use state is established, and the bidirectional terminals 102, 103, 10
4, 105 are control signals DE1, DE2, D from the internal logic part
The input and output are switched by E3 and DE4. The signal of the signal line DO4 from the internal logic part is transmitted to the input of the output buffer 114 with enable, and the signals of the input buffers 108 and 109 are transmitted to the signal lines DI2 and DI3 to the internal logic part.
次に、入力端子101にＨレベルを入力すると、入出力
バッファ部分のテストモードに切替わる。双方向端子10
2,103,104は入力に、双方向端子105は、出力になる。こ
こで、双方向端子103,104にＨレベルを入力しておく
と、双方向端子102の入力信号が、双方向端子105に出力
されるので、この端子を観測していれば入力バッファ10
7の入力電圧の特性を評価することができる。また、双
方向端子102,104にＨレベルを入力しておいても双方向
端子103の入力信号が双方向端子105に出力されているの
で、この端子を観測していれば入力バッファ108の入力
電圧の特性を評価することができる。Next, when an H level is input to the input terminal 101, the mode is switched to the test mode of the input / output buffer. Bidirectional terminal 10
2, 103 and 104 are inputs and the bidirectional terminal 105 is an output. Here, if an H level is input to the bidirectional terminals 103 and 104, the input signal of the bidirectional terminal 102 is output to the bidirectional terminal 105. If this terminal is observed, the input buffer 10
7 input voltage characteristics can be evaluated. Also, even if the H level is input to the bidirectional terminals 102 and 104, the input signal of the bidirectional terminal 103 is output to the bidirectional terminal 105. Characteristics can be evaluated.
このように入力端子101の入力をＨレベルにし、ｎ−
１個の入力端子のうちの評価したい入力端子以外の入力
レベルをＨにすれば、ｎ個目の出力端子で、その入力端
子の入力電圧の特性を評価することができるようになっ
ている。As described above, the input of the input terminal 101 is set to the H level, and n-
If the input level of one input terminal other than the input terminal to be evaluated is set to H, the characteristics of the input voltage of the input terminal can be evaluated at the nth output terminal.
以上説明したように本発明は、専用の入力端子の入力
レベルによって通常の使用モードと入出力バッファのテ
ストモードとに切替えることができ、テストモードにな
ったときにはｎ個の入出力端子が存在しているうちのｎ
−１個が、入力端子となり連続して接続され、ｎ個目の
入出力端子が出力端子なり、連続して接続された、ｎ−
１個の入力端子の後段に接続して、入出力バッファ部分
を電気的に接続することにより、内部論理部分の動作と
は関係なく、また、ｎ個目の出力端子を観測しているだ
けでｎ−１個の入力端子の入力電圧の特性を評価するこ
とができる効果がある。As described above, according to the present invention, the normal use mode and the test mode of the input / output buffer can be switched by the input level of the dedicated input terminal. When the test mode is entered, there are n input / output terminals. N
-1 are input terminals and are connected continuously, and the n-th input / output terminal is an output terminal, and n-
By connecting the input / output buffer part electrically to the subsequent stage of one input terminal, regardless of the operation of the internal logic part, only by observing the nth output terminal There is an effect that the characteristics of the input voltage of the (n-1) input terminals can be evaluated.
第１図は本発明の一実施例を示す回路図である。 101……入力端子（モード切替用）、102〜105……双方
向端子、111〜114……イネーブル付出力バッファ、106
〜110……入力バッファ、115〜117,119,120……２入力A
ND、118,123,124……２入力OR、122……選択回路。FIG. 1 is a circuit diagram showing one embodiment of the present invention. 101 ... input terminal (for mode switching), 102 to 105 ... bidirectional terminal, 111 to 114 ... output buffer with enable, 106
~ 110 ... Input buffer, 115 ~ 117,119,120 ... 2 input A
ND, 118, 123, 124 ... 2-input OR, 122 ... selection circuit.
Claims (1)
ード時に出力端子として割り当てられる第１の端子と、
前記第１の端子を含むＮ個の入力端子の夫々に独立して
接続された入力バッファ及び出力バッファとを有する入
出力回路において、前記Ｎ個の入出力端子のうち初段の
入出力端子及び前記第１の端子を除く他の入出力端子の
各々に対して論理積ゲート及び論理和ゲートを設け、前
記論理和ゲートは前記テストモード指示手段からの信号
と前段の入力信号を入力とし、前記論理積ゲートは前記
論理和ゲートの出力と対応する入出力端子に接続された
入力バッファの出力信号を入力としその出力信号を次段
の論理和ゲートの入力信号とし、前記テストモード指示
手段からの信号に応答して最終段の論理積ゲートの出力
を前記第１の端子に出力する手段を有することを特徴と
する入出力回路。A means for instructing a test mode; a first terminal assigned as an output terminal in the test mode;
In an input / output circuit having an input buffer and an output buffer independently connected to each of the N input terminals including the first terminal, a first-stage input / output terminal of the N input / output terminals and An AND gate and an OR gate are provided for each of the other input / output terminals except for the first terminal. The OR gate receives a signal from the test mode instructing means and an input signal at a previous stage as inputs, and The product gate receives an output signal of an input buffer connected to an input / output terminal corresponding to an output of the OR gate, receives the output signal as an input signal of a next OR gate, and outputs a signal from the test mode instruction means. An input / output circuit comprising means for outputting an output of a logical AND gate of a final stage to the first terminal in response to the input signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237702A JP2655609B2 (en) | 1988-09-21 | 1988-09-21 | I / O circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237702A JP2655609B2 (en) | 1988-09-21 | 1988-09-21 | I / O circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0285779A JPH0285779A (en) | 1990-03-27 |
| JP2655609B2 true JP2655609B2 (en) | 1997-09-24 |
Family
ID=17019242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237702A Expired - Lifetime JP2655609B2 (en) | 1988-09-21 | 1988-09-21 | I / O circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655609B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254777A (en) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | Semiconductor integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156983A (en) * | 1984-08-27 | 1986-03-22 | Toshiba Corp | Semiconductor device and test thereof |
-
1988
- 1988-09-21 JP JP63237702A patent/JP2655609B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0285779A (en) | 1990-03-27 |
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