JP2652286B2 - 自励式フライバックコンバータ - Google Patents
自励式フライバックコンバータInfo
- Publication number
- JP2652286B2 JP2652286B2 JP18168391A JP18168391A JP2652286B2 JP 2652286 B2 JP2652286 B2 JP 2652286B2 JP 18168391 A JP18168391 A JP 18168391A JP 18168391 A JP18168391 A JP 18168391A JP 2652286 B2 JP2652286 B2 JP 2652286B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- mos
- fet
- transformer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc-Dc Converters (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＤＣ−ＤＣコンバータ
やＡＣ−ＤＣコンバータ等のスイッチング電源に用いる
フライバックコンバータに係り、とくにメインスイッチ
ング素子としてＭＯＳ−ＦＥＴを使用した場合でも安定
に動作する自励式フライバックコンバータ関する。
やＡＣ−ＤＣコンバータ等のスイッチング電源に用いる
フライバックコンバータに係り、とくにメインスイッチ
ング素子としてＭＯＳ−ＦＥＴを使用した場合でも安定
に動作する自励式フライバックコンバータ関する。
【０００２】
【従来の技術】従来の自励式フライバックコンバータの
一例を図６に示す。この図において、Ｔはトランス、Ｑ
3はメインスイッチング素子としてのＭＯＳ−ＦＥＴで
あり、トランスＴは一次巻線Ｎ1、二次巻線Ｎ2及び帰還
巻線Ｎ3を有している。直流電源Ｅからの直流供給電圧
Ｖccは一次巻線Ｎ１とＭＯＳ−ＦＥＴ Ｑ３との直列回
路に加えられ、帰還巻線Ｎ３はコンデンサＣ1を介しＭ
ＯＳ−ＦＥＴ Ｑ３のゲート、ソース間に接続されてい
る。起動抵抗Ｒ3はＭＯＳ−ＦＥＴ Ｑ３のゲートに起動
用の電圧を印加するものであり、帰還巻線Ｎ３に並列に
接続された抵抗Ｒ4及びコンデンサＣ2の直列接続からな
る時定数回路とトランジスタＱ4とはＭＯＳ−ＦＥＴ Ｑ
３をターンオフさせるための回路を構成している。トラ
ンジスタＱ4はＭＯＳ−ＦＥＴ Ｑ３のゲート、ソース間
に並列に接続され、さらにトランジスタＱ4に並列にバ
イパス用ダイオードＤ1が接続されている。二次巻線Ｎ
２には整流用ダイオードＤ2と平滑用コンデンサＣ3とか
らなる整流平滑回路が接続され、コンデンサＣ3の両端
の電圧が直流出力電圧Ｖ0として出力端子１,２間に出力
されるようになっている。
一例を図６に示す。この図において、Ｔはトランス、Ｑ
3はメインスイッチング素子としてのＭＯＳ−ＦＥＴで
あり、トランスＴは一次巻線Ｎ1、二次巻線Ｎ2及び帰還
巻線Ｎ3を有している。直流電源Ｅからの直流供給電圧
Ｖccは一次巻線Ｎ１とＭＯＳ−ＦＥＴ Ｑ３との直列回
路に加えられ、帰還巻線Ｎ３はコンデンサＣ1を介しＭ
ＯＳ−ＦＥＴ Ｑ３のゲート、ソース間に接続されてい
る。起動抵抗Ｒ3はＭＯＳ−ＦＥＴ Ｑ３のゲートに起動
用の電圧を印加するものであり、帰還巻線Ｎ３に並列に
接続された抵抗Ｒ4及びコンデンサＣ2の直列接続からな
る時定数回路とトランジスタＱ4とはＭＯＳ−ＦＥＴ Ｑ
３をターンオフさせるための回路を構成している。トラ
ンジスタＱ4はＭＯＳ−ＦＥＴ Ｑ３のゲート、ソース間
に並列に接続され、さらにトランジスタＱ4に並列にバ
イパス用ダイオードＤ1が接続されている。二次巻線Ｎ
２には整流用ダイオードＤ2と平滑用コンデンサＣ3とか
らなる整流平滑回路が接続され、コンデンサＣ3の両端
の電圧が直流出力電圧Ｖ0として出力端子１,２間に出力
されるようになっている。
【０００３】さて、図６の従来回路において、起動抵抗
Ｒ3でＭＯＳ−ＦＥＴ Ｑ3のゲートに印加された起動電
圧によってＭＯＳ−ＦＥＴ Ｑ３がターンオンすると、
トランスＴの帰還巻線Ｎ３にはＭＯＳ−ＦＥＴ Ｑ３の
ゲートが正となる向きに誘起電圧が生じ、ＭＯＳ−ＦＥ
Ｔ Ｑ３のオン状態が継続する。しかし、時定数回路の
コンデンサＣ2の両端の電圧がトランジスタＱ4のベー
ス、エミッタ間の閾値を越えるとトランジスタＱ4がタ
ーンオンして強制的にＭＯＳ−ＦＥＴ Ｑ３のゲート電
圧を下げるのでＭＯＳ−ＦＥＴ Ｑ３はターンオフす
る。ＭＯＳ−ＦＥＴＱ３のオン期間にトランスＴに蓄え
られた励磁エネルギは、ＭＯＳ−ＦＥＴＱ３のオフ期間
に二次巻線Ｎ２側より放出される。すなわち、ＭＯＳ−
ＦＥＴ Ｑ３のオフ期間に二次巻線Ｎ２に生じるフライ
バック電圧は整流用ダイオードＤ2と平滑用コンデンサ
Ｃ3とからなる整流平滑回路で整流平滑されて出力端子
１,２間に直流出力電圧Ｖ0として出力される。ＭＯＳ−
ＦＥＴ Ｑ３のオフ期間中、前記帰還巻線Ｎ３にはソー
スに対してゲートが負となる向きの誘起電圧が生じてお
り、この誘起電圧でコンデンサＣ1は図示の極性の電圧
Ｖfにまで充電される。トランスＴの励磁エネルギの放
出が終了すると、帰還巻線Ｎ３の誘起電圧は零になる
が、コンデンサＣ1の充電電圧ＶｆがＭＯＳ−ＦＥＴ Ｑ
３のゲートに加わることでＭＯＳ−ＦＥＴ Ｑ３が再び
ターンオンする。以後同様のＭＯＳ−ＦＥＴＱ３による
スイッチング動作が繰り返される。
Ｒ3でＭＯＳ−ＦＥＴ Ｑ3のゲートに印加された起動電
圧によってＭＯＳ−ＦＥＴ Ｑ３がターンオンすると、
トランスＴの帰還巻線Ｎ３にはＭＯＳ−ＦＥＴ Ｑ３の
ゲートが正となる向きに誘起電圧が生じ、ＭＯＳ−ＦＥ
Ｔ Ｑ３のオン状態が継続する。しかし、時定数回路の
コンデンサＣ2の両端の電圧がトランジスタＱ4のベー
ス、エミッタ間の閾値を越えるとトランジスタＱ4がタ
ーンオンして強制的にＭＯＳ−ＦＥＴ Ｑ３のゲート電
圧を下げるのでＭＯＳ−ＦＥＴ Ｑ３はターンオフす
る。ＭＯＳ−ＦＥＴＱ３のオン期間にトランスＴに蓄え
られた励磁エネルギは、ＭＯＳ−ＦＥＴＱ３のオフ期間
に二次巻線Ｎ２側より放出される。すなわち、ＭＯＳ−
ＦＥＴ Ｑ３のオフ期間に二次巻線Ｎ２に生じるフライ
バック電圧は整流用ダイオードＤ2と平滑用コンデンサ
Ｃ3とからなる整流平滑回路で整流平滑されて出力端子
１,２間に直流出力電圧Ｖ0として出力される。ＭＯＳ−
ＦＥＴ Ｑ３のオフ期間中、前記帰還巻線Ｎ３にはソー
スに対してゲートが負となる向きの誘起電圧が生じてお
り、この誘起電圧でコンデンサＣ1は図示の極性の電圧
Ｖfにまで充電される。トランスＴの励磁エネルギの放
出が終了すると、帰還巻線Ｎ３の誘起電圧は零になる
が、コンデンサＣ1の充電電圧ＶｆがＭＯＳ−ＦＥＴ Ｑ
３のゲートに加わることでＭＯＳ−ＦＥＴ Ｑ３が再び
ターンオンする。以後同様のＭＯＳ−ＦＥＴＱ３による
スイッチング動作が繰り返される。
【０００４】
【発明が解決しようとする課題】ところで、スイッチン
グ電源では、直流出力電圧Ｖ0と直流出力電流Ｉ0との関
係が図７のように安定な垂下特性となっていることが望
ましい。すなわち、直流出力電流Ｉ0が過大乃至出力短
絡状態となった場合には直流出力電圧Ｖ0が低下乃至実
質的に零となり、その直流出力電流Ｉ0が正常値に復帰
した場合には直流出力電圧Ｖ0も正常値に復帰する特性
が要望されている。
グ電源では、直流出力電圧Ｖ0と直流出力電流Ｉ0との関
係が図７のように安定な垂下特性となっていることが望
ましい。すなわち、直流出力電流Ｉ0が過大乃至出力短
絡状態となった場合には直流出力電圧Ｖ0が低下乃至実
質的に零となり、その直流出力電流Ｉ0が正常値に復帰
した場合には直流出力電圧Ｖ0も正常値に復帰する特性
が要望されている。
【０００５】しかるに、図６の回路では、過負荷状態乃
至出力短絡状態となったときの動作に問題が発生する。
図６の回路では一旦起動した後はＭＯＳ−ＦＥＴ Ｑ３
のオフ期間にコンデンサＣ1に充電された電圧Ｖfを利用
してＭＯＳ−ＦＥＴ Ｑ３をターンオンするのである
が、過負荷状態乃至出力短絡状態で直流出力電圧が低下
してくると前記充電電圧Ｖfも低くなり、ＭＯＳ−ＦＥ
Ｔ Ｑ３のゲート、ソース間の閾値Ｖthを越えることが
できなくなる（ＭＯＳ−ＦＥＴでは閾値Ｖthが数Ｖでバ
イポーラトランジスタに比して大きい）。そうなると、
起動抵抗Ｒ3（通常比較的大きな抵抗値）とコンデンサ
Ｃ1の時定数でコンデンサＣ1の充電電圧がさらに増大し
て前記ゲート、ソース間の閾値Ｖthを越えるまでＭＯＳ
−ＦＥＴＱ３がターンオンできなくなる。すなわち、ス
イッチングの周期が起動抵抗Ｒ3とコンデンサＣ1の時定
数で決まり、正常な動作に比べてＭＯＳ−ＦＥＴ Ｑ３
のオフ期間が長くなり、直流出力電力は急減してしま
う。このため、直流出力電圧Ｖ0と直流出力電流Ｉ0との
関係は図８のようになり（点線部分が直流出力電力の急
減している状態を示す）、極めて不安定な特性となる。
また、一旦直流出力電力が急減してしまうと、過負荷状
態乃至出力短絡状態から正常な負荷状態に戻っても、ト
ランスＴの励磁エネルギ放出直後の前記コンデンサＣ1
の充電電圧ＶfでＭＯＳ−ＦＥＴ Ｑ３をターンオンさせ
るのが困難で、負荷の接続を継続したままで正常な動作
に戻すのが難しい問題がある。
至出力短絡状態となったときの動作に問題が発生する。
図６の回路では一旦起動した後はＭＯＳ−ＦＥＴ Ｑ３
のオフ期間にコンデンサＣ1に充電された電圧Ｖfを利用
してＭＯＳ−ＦＥＴ Ｑ３をターンオンするのである
が、過負荷状態乃至出力短絡状態で直流出力電圧が低下
してくると前記充電電圧Ｖfも低くなり、ＭＯＳ−ＦＥ
Ｔ Ｑ３のゲート、ソース間の閾値Ｖthを越えることが
できなくなる（ＭＯＳ−ＦＥＴでは閾値Ｖthが数Ｖでバ
イポーラトランジスタに比して大きい）。そうなると、
起動抵抗Ｒ3（通常比較的大きな抵抗値）とコンデンサ
Ｃ1の時定数でコンデンサＣ1の充電電圧がさらに増大し
て前記ゲート、ソース間の閾値Ｖthを越えるまでＭＯＳ
−ＦＥＴＱ３がターンオンできなくなる。すなわち、ス
イッチングの周期が起動抵抗Ｒ3とコンデンサＣ1の時定
数で決まり、正常な動作に比べてＭＯＳ−ＦＥＴ Ｑ３
のオフ期間が長くなり、直流出力電力は急減してしま
う。このため、直流出力電圧Ｖ0と直流出力電流Ｉ0との
関係は図８のようになり（点線部分が直流出力電力の急
減している状態を示す）、極めて不安定な特性となる。
また、一旦直流出力電力が急減してしまうと、過負荷状
態乃至出力短絡状態から正常な負荷状態に戻っても、ト
ランスＴの励磁エネルギ放出直後の前記コンデンサＣ1
の充電電圧ＶfでＭＯＳ−ＦＥＴ Ｑ３をターンオンさせ
るのが困難で、負荷の接続を継続したままで正常な動作
に戻すのが難しい問題がある。
【０００６】なお、上記の過負荷時の直流出力電力の急
減を防止するために起動抵抗Ｒ3の抵抗値を小さくして
起動抵抗Ｒ3とコンデンサＣ1の時定数を小さくすること
も考えられるが、トランスＴの励磁エネルギが全て放出
される前にＭＯＳ−ＦＥＴＱ３がターンオンする動作と
なり易く、トランスＴの磁気飽和によるＭＯＳ−ＦＥＴ
Ｑ３等の破壊を招く危険性がでてくる。
減を防止するために起動抵抗Ｒ3の抵抗値を小さくして
起動抵抗Ｒ3とコンデンサＣ1の時定数を小さくすること
も考えられるが、トランスＴの励磁エネルギが全て放出
される前にＭＯＳ−ＦＥＴＱ３がターンオンする動作と
なり易く、トランスＴの磁気飽和によるＭＯＳ−ＦＥＴ
Ｑ３等の破壊を招く危険性がでてくる。
【０００７】本発明は、上記の点に鑑み、過負荷乃至出
力短絡状態でも安定な動作が可能な自励式フライバック
コンバータを提供することを目的とする。
力短絡状態でも安定な動作が可能な自励式フライバック
コンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、トランスの一次巻線の電流をメインスイ
ッチング素子でオン、オフし、前記トランスの二次巻線
に誘起したフライバック電圧を整流する自励式フライバ
ックコンバータにおいて、前記メインスイッチング素子
の制御電極に前記トランスの帰還巻線の誘起電圧を印加
するとともに、一対のトランジスタのベースもしくはゲ
ートを共通に接続したカレントミラー回路を前記メイン
スイッチング素子の起動回路に設け、前記カレントミラ
ー回路の前記一対のトランジスタのエミッタもしくはソ
ース間に前記帰還巻線の誘起電圧又は該誘起電圧に比例
した電圧を印加して、前記トランスの励磁エネルギが放
出された後に前記メインスイッチング素子の制御電極に
起動電流又は電圧が加わる如く構成している。
に、本発明は、トランスの一次巻線の電流をメインスイ
ッチング素子でオン、オフし、前記トランスの二次巻線
に誘起したフライバック電圧を整流する自励式フライバ
ックコンバータにおいて、前記メインスイッチング素子
の制御電極に前記トランスの帰還巻線の誘起電圧を印加
するとともに、一対のトランジスタのベースもしくはゲ
ートを共通に接続したカレントミラー回路を前記メイン
スイッチング素子の起動回路に設け、前記カレントミラ
ー回路の前記一対のトランジスタのエミッタもしくはソ
ース間に前記帰還巻線の誘起電圧又は該誘起電圧に比例
した電圧を印加して、前記トランスの励磁エネルギが放
出された後に前記メインスイッチング素子の制御電極に
起動電流又は電圧が加わる如く構成している。
【０００９】
【作用】本発明の自励式フライバックコンバータにおい
ては、トランスの帰還巻線の誘起電圧又はこれに比例し
た電圧の零点をカレントミラー回路で高感度で検出し
て、前記トランスの励磁エネルギが全部放出されたタイ
ミングでメインスイッチング素子をターンオンさせてい
る。このため、メインスイッチング素子としてＭＯＳ−
ＦＥＴ等のゲート、ソース間の閾値Ｖthが大きい素子を
用いた場合でも安定した動作が可能となる。
ては、トランスの帰還巻線の誘起電圧又はこれに比例し
た電圧の零点をカレントミラー回路で高感度で検出し
て、前記トランスの励磁エネルギが全部放出されたタイ
ミングでメインスイッチング素子をターンオンさせてい
る。このため、メインスイッチング素子としてＭＯＳ−
ＦＥＴ等のゲート、ソース間の閾値Ｖthが大きい素子を
用いた場合でも安定した動作が可能となる。
【００１０】図５でカレントミラー回路の基本形及びカ
レントミラー回路でトランスの帰還巻線に生じた誘起電
圧を検出する場合の動作原理を説明する。カレントミラ
ー回路の基本形は、特性の揃った一対のトランジスタＱ
1,Ｑ2のベース同士を共通に接続し、さらに図中点線Ｊ
のようにエミッタ同士も共通に接続した回路であり、一
方のトランジスタＱ1のコレクタ側電流源より各トラン
ジスタＱ1,Ｑ2のベースに等しいベース電流を供給すれ
ば、トランジスタＱ1とトランジスタＱ2にはそれぞれ等
しいコレクタ電流が流れる性質を備えている。本発明者
は、このカレントミラー回路において、一対のトランジ
スタのエミッタ同士の共通接続を切り離し、エミッタ間
にトランスの帰還巻線Ｎ３で電位差（誘起電圧）ΔＶを
与えた場合に、微小な電位差であってもカレントミラー
回路の平衡状態が崩れてトランジスタのコレクタ側に大
きな電圧変動が引き起こされることを見いだした。な
お、図３中、Ｖccは直流供給電圧、Ｒ1はバイアス抵
抗、Ｒ2は出力抵抗である。また、各トランジスタＱ1,
Ｑ2のベース電流Ｉb1,Ｉb2、コレクタ電流Ｉc1,Ｉc2、
電位差ΔＶ、出力抵抗Ｒ2の両端の出力電圧Ｖs等の関係
は以下の式 (１）乃至式 (１０）に示される。
レントミラー回路でトランスの帰還巻線に生じた誘起電
圧を検出する場合の動作原理を説明する。カレントミラ
ー回路の基本形は、特性の揃った一対のトランジスタＱ
1,Ｑ2のベース同士を共通に接続し、さらに図中点線Ｊ
のようにエミッタ同士も共通に接続した回路であり、一
方のトランジスタＱ1のコレクタ側電流源より各トラン
ジスタＱ1,Ｑ2のベースに等しいベース電流を供給すれ
ば、トランジスタＱ1とトランジスタＱ2にはそれぞれ等
しいコレクタ電流が流れる性質を備えている。本発明者
は、このカレントミラー回路において、一対のトランジ
スタのエミッタ同士の共通接続を切り離し、エミッタ間
にトランスの帰還巻線Ｎ３で電位差（誘起電圧）ΔＶを
与えた場合に、微小な電位差であってもカレントミラー
回路の平衡状態が崩れてトランジスタのコレクタ側に大
きな電圧変動が引き起こされることを見いだした。な
お、図３中、Ｖccは直流供給電圧、Ｒ1はバイアス抵
抗、Ｒ2は出力抵抗である。また、各トランジスタＱ1,
Ｑ2のベース電流Ｉb1,Ｉb2、コレクタ電流Ｉc1,Ｉc2、
電位差ΔＶ、出力抵抗Ｒ2の両端の出力電圧Ｖs等の関係
は以下の式 (１）乃至式 (１０）に示される。
【数１】 上記式(１０)において、常温(Ｔ＝３００°Ｋ)ではｋＴ
は約０.０２３eＶなので、電位差ΔＶとして数mＶを検
出できる。この結果、トランスの励磁エネルギが全て放
出されて該トランスの帰還巻線の誘起電圧が零になった
ことを高精度で検出可能である。
は約０.０２３eＶなので、電位差ΔＶとして数mＶを検
出できる。この結果、トランスの励磁エネルギが全て放
出されて該トランスの帰還巻線の誘起電圧が零になった
ことを高精度で検出可能である。
【００１１】
【実施例】以下、本発明に係る自励式フライバックコン
バータの実施例を図面に従って説明する。
バータの実施例を図面に従って説明する。
【００１２】図１は本発明の第１実施例を示す。この図
において、メインスイッチング素子としてのＭＯＳ−Ｆ
ＥＴ Ｑ３の起動回路に図５で動作を説明したカレント
ミラー回路ＣＭが設けられている。すなわち、トランジ
スタＱ1,Ｑ2はベースが共通に接続された特性の揃った
同一チップのトランジスタであり、バイアス抵抗Ｒ1と
トランジスタＱ1の直列回路に直流電源Ｅからの直流供
給電圧Ｖccが印加され、出力抵抗Ｒ2とトランジスタＱ2
の直列回路は直流電源Ｅの正側端とトランスＴの帰還巻
線Ｎ３の一端（ゲート接続側端）との間に接続されてい
る。すなわち、トランジスタＱ1,Ｑ2のエミッタ間に帰
還巻線Ｎ３が接続されている。そして、トランジスタＱ
2のコレクタはＭＯＳ−ＦＥＴ Ｑ３のゲートに接続され
る。なお、その他の構成は前述の図６の従来回路と同様
である。
において、メインスイッチング素子としてのＭＯＳ−Ｆ
ＥＴ Ｑ３の起動回路に図５で動作を説明したカレント
ミラー回路ＣＭが設けられている。すなわち、トランジ
スタＱ1,Ｑ2はベースが共通に接続された特性の揃った
同一チップのトランジスタであり、バイアス抵抗Ｒ1と
トランジスタＱ1の直列回路に直流電源Ｅからの直流供
給電圧Ｖccが印加され、出力抵抗Ｒ2とトランジスタＱ2
の直列回路は直流電源Ｅの正側端とトランスＴの帰還巻
線Ｎ３の一端（ゲート接続側端）との間に接続されてい
る。すなわち、トランジスタＱ1,Ｑ2のエミッタ間に帰
還巻線Ｎ３が接続されている。そして、トランジスタＱ
2のコレクタはＭＯＳ−ＦＥＴ Ｑ３のゲートに接続され
る。なお、その他の構成は前述の図６の従来回路と同様
である。
【００１３】上記実施例の構成において、トランスＴが
励磁エネルギを全部放出した時、すなわち帰還巻線Ｎ３
の誘起電圧が零となった時に、ＭＯＳ−ＦＥＴ Ｑ３の
ゲート電圧Ｖgがゲート、ソース間の閾値Ｖthを越える
ようにカレントミラー回路ＣＭのバイアス抵抗Ｒ1及び
出力抵抗Ｒ2の抵抗値を設定しておく。但し、励磁エネ
ルギ放出終了時のゲート電圧Ｖgは次式から求められ
る。 Ｖg＝Ｖcc−Ｒ2Ｉ2≒Ｖcc−Ｒ2Ｉc2
励磁エネルギを全部放出した時、すなわち帰還巻線Ｎ３
の誘起電圧が零となった時に、ＭＯＳ−ＦＥＴ Ｑ３の
ゲート電圧Ｖgがゲート、ソース間の閾値Ｖthを越える
ようにカレントミラー回路ＣＭのバイアス抵抗Ｒ1及び
出力抵抗Ｒ2の抵抗値を設定しておく。但し、励磁エネ
ルギ放出終了時のゲート電圧Ｖgは次式から求められ
る。 Ｖg＝Ｖcc−Ｒ2Ｉ2≒Ｖcc−Ｒ2Ｉc2
【００１４】今、直流電源Ｅより直流供給電圧Ｖccを印
加すると、カレントミラー回路ＣＭの出力抵抗Ｒ2（起
動抵抗として機能する）を介してＭＯＳ−ＦＥＴ Ｑ３
のゲート、ソース間の閾値Ｖthよりも高いゲート電圧Ｖ
gがゲートに加えられ、ＭＯＳ−ＦＥＴ Ｑ３がターンオ
ンする。ＭＯＳ−ＦＥＴ Ｑ３がターンオンすると、ト
ランスＴの帰還巻線Ｎ３にはＭＯＳ−ＦＥＴ Ｑ３のゲ
ートが正となる向きに誘起電圧が生じ、ＭＯＳ−ＦＥＴ
Ｑ３のオン状態が継続する。しかし、時定数回路のコ
ンデンサＣ2の両端の電圧がトランジスタＱ4のベース、
エミッタ間の閾値を越えるとトランジスタＱ4がターン
オンして強制的にＭＯＳ−ＦＥＴ Ｑ３のゲート電圧を
下げるのでＭＯＳ−ＦＥＴ Ｑ３はターンオフする。Ｍ
ＯＳ−ＦＥＴＱ３のオン期間にトランスＴに蓄えられた
励磁エネルギは、ＭＯＳ−ＦＥＴ Ｑ３のオフ期間に二
次巻線Ｎ２側より整流平滑回路を介し負荷に放出され
る。ＭＯＳ−ＦＥＴ Ｑ３のオフ期間中、前記帰還巻線
Ｎ３にはソースに対してゲートが負となる向きの誘起電
圧が生じており、このためカレントミラー回路ＣＭにお
けるトランジスタＱ1のエミッタよりもトランジスタＱ2
のエミッタ電位が低い状態となっている。従って、トラ
ンジスタＱ1,Ｑ2のエミッタが同電位のときに比べトラ
ンジスタＱ2のコレクタ電流が極めて多い状態となり、
ＭＯＳ−ＦＥＴ Ｑ３のゲート電圧は前記閾値Ｖthを下
回りＭＯＳ−ＦＥＴ Ｑ３のオフ状態が継続する。トラ
ンスＴの励磁エネルギが全部の放出されると帰還巻線Ｎ
３の誘起電圧は零になり、このとき前記トランジスタＱ
1,Ｑ2のエミッタは同電位となり、トランジスタＱ2のコ
レクタ電流は当初の設定値にまで減じ、ＭＯＳ−ＦＥＴ
Ｑ３のゲート電圧Ｖgは前記閾値Ｖthを上回ってＭＯＳ
−ＦＥＴ Ｑ３が再び起動（ターンオン）する。以後同
様のＭＯＳ−ＦＥＴ Ｑ３によるスイッチング動作が繰
り返される。
加すると、カレントミラー回路ＣＭの出力抵抗Ｒ2（起
動抵抗として機能する）を介してＭＯＳ−ＦＥＴ Ｑ３
のゲート、ソース間の閾値Ｖthよりも高いゲート電圧Ｖ
gがゲートに加えられ、ＭＯＳ−ＦＥＴ Ｑ３がターンオ
ンする。ＭＯＳ−ＦＥＴ Ｑ３がターンオンすると、ト
ランスＴの帰還巻線Ｎ３にはＭＯＳ−ＦＥＴ Ｑ３のゲ
ートが正となる向きに誘起電圧が生じ、ＭＯＳ−ＦＥＴ
Ｑ３のオン状態が継続する。しかし、時定数回路のコ
ンデンサＣ2の両端の電圧がトランジスタＱ4のベース、
エミッタ間の閾値を越えるとトランジスタＱ4がターン
オンして強制的にＭＯＳ−ＦＥＴ Ｑ３のゲート電圧を
下げるのでＭＯＳ−ＦＥＴ Ｑ３はターンオフする。Ｍ
ＯＳ−ＦＥＴＱ３のオン期間にトランスＴに蓄えられた
励磁エネルギは、ＭＯＳ−ＦＥＴ Ｑ３のオフ期間に二
次巻線Ｎ２側より整流平滑回路を介し負荷に放出され
る。ＭＯＳ−ＦＥＴ Ｑ３のオフ期間中、前記帰還巻線
Ｎ３にはソースに対してゲートが負となる向きの誘起電
圧が生じており、このためカレントミラー回路ＣＭにお
けるトランジスタＱ1のエミッタよりもトランジスタＱ2
のエミッタ電位が低い状態となっている。従って、トラ
ンジスタＱ1,Ｑ2のエミッタが同電位のときに比べトラ
ンジスタＱ2のコレクタ電流が極めて多い状態となり、
ＭＯＳ−ＦＥＴ Ｑ３のゲート電圧は前記閾値Ｖthを下
回りＭＯＳ−ＦＥＴ Ｑ３のオフ状態が継続する。トラ
ンスＴの励磁エネルギが全部の放出されると帰還巻線Ｎ
３の誘起電圧は零になり、このとき前記トランジスタＱ
1,Ｑ2のエミッタは同電位となり、トランジスタＱ2のコ
レクタ電流は当初の設定値にまで減じ、ＭＯＳ−ＦＥＴ
Ｑ３のゲート電圧Ｖgは前記閾値Ｖthを上回ってＭＯＳ
−ＦＥＴ Ｑ３が再び起動（ターンオン）する。以後同
様のＭＯＳ−ＦＥＴ Ｑ３によるスイッチング動作が繰
り返される。
【００１５】上記第１実施例の構成によれば、カレント
ミラー回路ＣＭでトランスＴの励磁エネルギが全部放出
されたことを常に高精度で検出できるので、過負荷乃至
出力短絡状態となって出力端子１,２間の直流出力電圧
Ｖ0が低下した状態でも正常なＭＯＳ−ＦＥＴ Ｑ３のス
イッチング動作を継続することができる。すなわち、図
７で説明したような直流出力電圧Ｖ0と直流出力電流Ｉ0
の関係となり、安定した垂下特性となる。また、カレン
トミラー回路ＣＭの出力抵抗Ｒ2は起動抵抗として機能
するが、その抵抗値を小さくすることができ、コンバー
タの起動特性を改善することができ、例えば、重負荷を
かけたままの起動や、出力に外部よりバイアス電流を印
加した状態での起動も可能となる。
ミラー回路ＣＭでトランスＴの励磁エネルギが全部放出
されたことを常に高精度で検出できるので、過負荷乃至
出力短絡状態となって出力端子１,２間の直流出力電圧
Ｖ0が低下した状態でも正常なＭＯＳ−ＦＥＴ Ｑ３のス
イッチング動作を継続することができる。すなわち、図
７で説明したような直流出力電圧Ｖ0と直流出力電流Ｉ0
の関係となり、安定した垂下特性となる。また、カレン
トミラー回路ＣＭの出力抵抗Ｒ2は起動抵抗として機能
するが、その抵抗値を小さくすることができ、コンバー
タの起動特性を改善することができ、例えば、重負荷を
かけたままの起動や、出力に外部よりバイアス電流を印
加した状態での起動も可能となる。
【００１６】図２は本発明の第２実施例の要部を示す。
この場合、トランスＴの帰還巻線Ｎ３に中間タップを設
け、帰還巻線Ｎ３の一端（直流電源Ｅの負側端）とその
中間タップとの間の誘起電圧をカレントミラー回路ＣＭ
のトランジスタＱ1,Ｑ2のエミッタ間に加えるようにし
ている。その他の回路構成は前述の第１実施例と同様で
ある。
この場合、トランスＴの帰還巻線Ｎ３に中間タップを設
け、帰還巻線Ｎ３の一端（直流電源Ｅの負側端）とその
中間タップとの間の誘起電圧をカレントミラー回路ＣＭ
のトランジスタＱ1,Ｑ2のエミッタ間に加えるようにし
ている。その他の回路構成は前述の第１実施例と同様で
ある。
【００１７】この第２実施例の構成は、帰還巻線Ｎ３の
両端の誘起電圧が大きくてトランジスタＱ1,Ｑ2のベー
ス、エミッタ間耐圧が不足する場合に有効である。
両端の誘起電圧が大きくてトランジスタＱ1,Ｑ2のベー
ス、エミッタ間耐圧が不足する場合に有効である。
【００１８】図３は本発明の第３実施例の要部を示す。
この第３実施例では、トランスＴの帰還巻線Ｎ3に中間
タップを取らないで直接帰還巻線Ｎ3を用いる場合、図
３の如くカレントミラー回路ＣＭのトランジスタＱ1,Ｑ
2のそれぞれのエミッタに直列にダイオードＤ3,Ｄ4を付
加して逆耐圧を保障する回路構成を示す。その他の回路
構成は前述の第１実施例と同様である。
この第３実施例では、トランスＴの帰還巻線Ｎ3に中間
タップを取らないで直接帰還巻線Ｎ3を用いる場合、図
３の如くカレントミラー回路ＣＭのトランジスタＱ1,Ｑ
2のそれぞれのエミッタに直列にダイオードＤ3,Ｄ4を付
加して逆耐圧を保障する回路構成を示す。その他の回路
構成は前述の第１実施例と同様である。
【００１９】この第３実施例の構成も、帰還巻線Ｎ３の
両端の誘起電圧が大きくてトランジスタＱ1,Ｑ2のベー
ス、エミッタ間耐圧が不足する場合に有効である。
両端の誘起電圧が大きくてトランジスタＱ1,Ｑ2のベー
ス、エミッタ間耐圧が不足する場合に有効である。
【００２０】図４は本発明の第４実施例の要部を示す。
この第４実施例では、カレントミラー回路ＣＭを高速で
作動させるため、トランジスタＱ2のコレクタ、エミッ
タ間を飽和させないよう、抵抗Ｒ1とトランジスタＱ1,
Ｑ2のコレクタ間にそれぞれ直列にダイオードＤ5,Ｄ6を
付加した回路構成を示す。なお、その他の回路構成は前
述の第１実施例と同様である。
この第４実施例では、カレントミラー回路ＣＭを高速で
作動させるため、トランジスタＱ2のコレクタ、エミッ
タ間を飽和させないよう、抵抗Ｒ1とトランジスタＱ1,
Ｑ2のコレクタ間にそれぞれ直列にダイオードＤ5,Ｄ6を
付加した回路構成を示す。なお、その他の回路構成は前
述の第１実施例と同様である。
【００２１】なお、上記各実施例では、バイポーラトラ
ンジスタでカレントミラー回路ＣＭを構成したが、バイ
ポーラトランジスタ以外の電界効果トランジスタ（MOS
FET,J-FET）で構成することもできる。電界効果トラン
ジスタの場合、ゲートを共通に接続し、ソース間に電位
差を印加すればよい。またメインスイッチング素子は、
ＭＯＳ−ＦＥＴ以外のバイポーラトランジスタ等を採用
することもできる。
ンジスタでカレントミラー回路ＣＭを構成したが、バイ
ポーラトランジスタ以外の電界効果トランジスタ（MOS
FET,J-FET）で構成することもできる。電界効果トラン
ジスタの場合、ゲートを共通に接続し、ソース間に電位
差を印加すればよい。またメインスイッチング素子は、
ＭＯＳ−ＦＥＴ以外のバイポーラトランジスタ等を採用
することもできる。
【００２２】
【発明の効果】以上説明したように、本発明の自励式フ
ライバックコンバータによれば、カレントミラー回路で
トランスの励磁エネルギが放出されたことを検出してメ
インスイッチング素子の制御電極に起動電圧又は電流を
加えるように制御しているため、負荷状態に影響される
ことなくメインスイッチング素子のスイッチング動作を
安定的に行うことができる。そして、直流出力電圧と直
流出力電流との関係は安定した垂下特性を示し、出力短
絡に対する保護機能を持つ。また、起動用抵抗の抵抗値
は小さくすることができるので、起動特性を改善するこ
とができる。
ライバックコンバータによれば、カレントミラー回路で
トランスの励磁エネルギが放出されたことを検出してメ
インスイッチング素子の制御電極に起動電圧又は電流を
加えるように制御しているため、負荷状態に影響される
ことなくメインスイッチング素子のスイッチング動作を
安定的に行うことができる。そして、直流出力電圧と直
流出力電流との関係は安定した垂下特性を示し、出力短
絡に対する保護機能を持つ。また、起動用抵抗の抵抗値
は小さくすることができるので、起動特性を改善するこ
とができる。
【図１】本発明に係る自励式フライバックコンバータの
第１実施例を示す回路図である。
第１実施例を示す回路図である。
【図２】本発明の第２実施例の要部を示す回路図であ
る。
る。
【図３】本発明の第３実施例の要部を示す回路図であ
る。
る。
【図４】本発明の第４実施例の要部を示す回路図であ
る。
る。
【図５】本発明で用いたカレントミラー回路の動作説明
図である。
図である。
【図６】自励式フライバックコンバータの従来例を示す
回路図である。
回路図である。
【図７】安定した垂下特性を示す説明図である。
【図８】図６の従来例の場合の直流出力電圧と直流出力
電流との関係を示す説明図である。
電流との関係を示す説明図である。
１,２ 出力端子 ＣＭ カレントミラー回路 Ｃ1乃至Ｃ3 コンデンサ Ｒ1乃至Ｒ4 抵抗 Ｑ1,Ｑ2,Ｑ4 トランジスタ Ｑ3 ＭＯＳ−ＦＥＴ Ｄ1乃至Ｄ6 ダイオード Ｔ トランス Ｅ 直流電源
Claims (1)
- 【請求項１】 トランスの一次巻線の電流をメインスイ
ッチング素子でオン、オフし、前記トランスの二次巻線
に誘起したフライバック電圧を整流する自励式フライバ
ックコンバータにおいて、前記メインスイッチング素子
の制御電極に前記トランスの帰還巻線の誘起電圧を印加
するとともに、一対のトランジスタのベースもしくはゲ
ートを共通に接続したカレントミラー回路を前記メイン
スイッチング素子の起動回路に設け、前記カレントミラ
ー回路の前記一対のトランジスタのエミッタもしくはソ
ース間に前記帰還巻線の誘起電圧又は該誘起電圧に比例
した電圧を印加して、前記トランスの励磁エネルギが放
出された後に前記メインスイッチング素子の制御電極に
起動電流又は電圧が加わる如く構成したことを特徴とす
る自励式フライバックコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18168391A JP2652286B2 (ja) | 1991-06-27 | 1991-06-27 | 自励式フライバックコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18168391A JP2652286B2 (ja) | 1991-06-27 | 1991-06-27 | 自励式フライバックコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0515155A JPH0515155A (ja) | 1993-01-22 |
| JP2652286B2 true JP2652286B2 (ja) | 1997-09-10 |
Family
ID=16105050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18168391A Expired - Lifetime JP2652286B2 (ja) | 1991-06-27 | 1991-06-27 | 自励式フライバックコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652286B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6146892B2 (ja) * | 2012-11-16 | 2017-06-14 | コーセル株式会社 | フライバック方式のスイッチング電源装置 |
-
1991
- 1991-06-27 JP JP18168391A patent/JP2652286B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0515155A (ja) | 1993-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3450929B2 (ja) | スイッチング電源装置 | |
| US4447841A (en) | Overcurrent protection circuit for a multiple output switching power supply and method therefor | |
| JP4682647B2 (ja) | スイッチング電源装置 | |
| US20060007714A1 (en) | Dual mode over-current protection for switching mode power converter | |
| US7321223B2 (en) | Switching power supply apparatus | |
| JP2888729B2 (ja) | 出力短絡保護回路 | |
| JP2001145344A (ja) | Ｄｃ−ｄｃコンバータ | |
| JP2652286B2 (ja) | 自励式フライバックコンバータ | |
| JP3419134B2 (ja) | 自励式コンバータ装置 | |
| JP3175205B2 (ja) | スイッチング電源装置の突入電流抑制回路 | |
| JP3198831B2 (ja) | スイッチング電源装置 | |
| CA2214217C (en) | Switching power supply apparatus | |
| JP3107193B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| JP3757293B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| CN111799998B (zh) | 一种适用于高压电子设备的变换器 | |
| JPH0727835Y2 (ja) | スイッチング電源回路 | |
| JPS644307Y2 (ja) | ||
| JPH1146480A (ja) | スイッチング電源装置 | |
| JP2002345235A (ja) | スイッチング電源装置 | |
| JP3177979B2 (ja) | ３端子レギュレータの直列運転立上回路 | |
| KR0121874Y1 (ko) | 과전압 보호 회로 | |
| JPH072010B2 (ja) | 電源回路 | |
| JP3373194B2 (ja) | スイッチング電源装置 | |
| JPH10257760A (ja) | スイッチング電源回路 | |
| JP2003244952A (ja) | 同期整流型フォワードコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970318 |