JP2650659B2 - リレー接点検査回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バーナ制御装置に関す
るものである。

【０００２】

【発明が解決しようとする問題点】バーナ制御装置にお
いては、安全かつ正確な動作を保証するために動作の順
序を制御し、監視する必要がある。最近では、上記の制
御を実行するため、マイクロプロセッサを基本とする装
置が考案された。このようなマイクロプロセッサ方式は
それらの動作を実行するための一連の複雑な命令に依存
し、マイクロプロセッサは種々の入力の状態を解読し、
論理的決定に基づいて出力の制御を間接的に行なう。こ
のような命令のプログラムを作成することは、非常に時
間がかかり、したがって費用がかかる。ガスバーナに関
する安全性の見地から、たとえば、動作の完全性は必須
要件である。マイクロプロセッサの故障の様態は数が多
く、複雑で、判断が極めて難かしい。それに加えて、低
水準の言語で書き込まれた必要なプログラムの固有の複
雑さが、装置の安全性を危機にさらす別の分野を持ち込
むおそれがある。

【０００３】本発明は、バーナ装置の一部として安全に
動作する十分な制御適性を保持しながら、上記の問題を
解決することを目指している。

【０００４】

【問題点を解決するための手段】本発明によれば、リレ
ー接点検査回路において、分圧回路網として使用でき、
検査すべきリレー接点の位置に従って選択的に接続でき
るように配列された抵抗器群と、前記回路網から得られ
た動作状態を表わす少なくとも１つの電圧レベルを検出
する電圧検出手段と、前記検査回路を使用する前に正し
い動作を確認するために模擬故障の検査を行う手段とを
備えていることを特徴とするリレー接点検査回路が得ら
れる。

【０００５】本発明によれば、前記抵抗器群の少なくと
も１個はいくつかのリレー接点が作動したときさらに電
圧変化を与えるため短絡されるようになっており、この
電圧を検出するため第２の電圧検出手段が設けられてい
ることを特徴とするリレー接点検査回路が得られる。

【０００６】本発明によれば、前記電圧検出手段は、検
出した電圧が所定の範囲外であるとき誤り状態を作る窓
比較器を備えていることを特徴とするリレー接点検査回
路が得られる。

【０００７】本発明のリレー接点検査回路は、通常動作
の間にリレーの検査を行うだけでなく、バーナ制御装置
の完全性を保証するために、安全検査としてバーナ制御
装置全体の通常動作の前に模擬故障の検査を行うことを
特徴とする。

【０００８】次に、添付図面を参照し、実施例について
発明を説明する。

【０００９】

【実施例】図１は、本発明の装置の実施例を簡単なブロ
ック図で示す。典型的なガスバーナ装置では、始動時
に、装置をパージし、パイロットに点火し、続いて主ガ
スバーナに点火して装置を運転する必要がある。また、
サーモスタット動作の監視、空気圧および安全検査も必
要である。図示の構成は、これらの動作を実行すること
ができる。入力インタフェース１０は多数の入力を受け
取ることができる。空気圧スイッチと所望であれば外部
インタロック回路（もう設けられていれば）と同様に、
サーモスタットのスイッチングを、監視のため入力する
ことができる。さらに、ロックアウトリセット入力もイ
ンタフェース１１を介して提供することができる。これ
らの入力は、提供されるときは、一般に電源電圧であ
り、インタフェース１０は、そのアイソレーションを行
なうが、それらの入力の状態を低い直流電圧としてアド
レスバス１４へ伝送することかできる。バーナの炎の検
査は検出器１２でなされ、検出器１２はその状態をアド
レスバス１４に適したレベルに変換する。アドレスバス
１４は記憶装置１８、この例では、消去プログラム可能
ＲＯＭ（ＥＰＲＯＭ）にあらかじめ記憶させたデータを
呼び出す（アクセスする）ために使われる。種々の入力
の状態によって決まるアドレス領域内のアドレスは、発
振器１６とアドレスカウンタ１７によって作られバス１
５によって提供されたアドレスで順次増分することがで
きる。これにより、一連の命令がＥＰＲＯＭ１８のデー
タ出力端から提供される。これらの命令は、とりわけ、
出力インタフェース２３の一部をなす点火、パイロッ
ト、主バーナの各リレーを含むシステム出力を制御す
る。

【００１０】インタフェース２３内のバッファはバス２
０からデータを受け取り、上記リレーを駆動する。

【００１１】基本動作および検出順序に加えて、種々の
安全検査が実行される。検査カウンタ１３は、アドレス
カウンタ１７の出力と比較され、パリティチェックブロ
ック２２で検査されるカウントを提供する。故障を表わ
す誤りが検出された場合には、ロックアウトリレー２５
が作動する。一般に、リレー２５は図示のように入力１
１からのロックアウトリセットでリセットできる双安定
素子である。実際に、このようなリレーは、機械的酷使
により、一方の状態からはずれてしまうことがある。安
全のため、リレーが落ち込む可能性のある状態がロック
アウト状態として選ばれる。ロックアウトが働くと、出
力ブロック２３内のファン、パイロット、点火、および
主バーナの各リレー接点は、切り換えられたロックアウ
トリレー接点によって電源から切り離される。さらに、
制御装置から遠く離れた使用には、たとえば実際にバー
ナの所で、あるいは警報器作動のため、外部ロックアウ
ト出力電力信号を使用できる。この操作に必要な電力は
電源２４から得ることかできる。この電源２４は、サー
モスタットや他の遠隔装置に使用して、適当なシステム
入力を発生させることができる。

【００１２】以下述べるように、ロックアウトリレー
（セット）コイルが開路になった場合にはファン負荷リ
レーを働かないようにするため、フェールセーフとして
ファン負荷リレーには、ロックアウトリレー（セット）
コイルの導通を検出する回路が付いている。

【００１３】強力なリレーではよく起る問題であるが、
摩耗によりどれかのリレー接点が溶着してしまったと
き、それを発見するために、種々のリレー接点の状態を
検査することができるリレー接点インタフェース回路２
７が設けられている。リレー検査回路２８は誤りが存在
するかどうかを決定する。周波数検査回路２９は内部で
発生させた周波数によりシステム発振器１６の出力を監
視する。誤りが検出された場合には、状態の変化が起
り、これがアドレスバス１４へ出力されるので、ＥＰＲ
ＯＭアドレス領域が変更され、そこに記憶されている適
当な命令が実行されて動作が省かれる。ブロック２８か
らのリレー検査出力は、以下述べるような誤り検出状態
を作り出すため、周波数検査回路２９の動作を変更する
ことが可能である。また、別の故障状態も判定すること
ができる。たとえば、使用中回路部品が機能不能になら
なかったことを判定するために、パリティチェック回路
２２自体を試験信号にさらすことができる。それをやら
なければパリティ誤りが見過されてしまうことになろ
う。種々のシステム出力およびシステム入力の状態を表
示するために、ディスプレイ１９が設けられている。デ
ィスプレイに対する入力は、一部がアドレスバス１４か
ら一部がデータバス２０から来る。図示のように９個の
指示器が設置されている場合には、これらの指示器でサ
ーモスタット、空気、炎、インタロック、ファン、点
火、パイロット、主弁、およびロックアウトの諸状態を
表示することが可能である。

【００１４】以上の説明からわかるように、主要構成要
素はメモリ１８である。ＥＰＲＯＭは異なる順次動作を
実行させるため再プログラムできるという利点を有する
が、十分なデータ記憶容量を有するプログラム可能なメ
モリであればどれでも本装置に使用することができる。

【００１５】ＥＰＲＯＭの構成を図２に示す。４０９６
×８ビットのＥＰＲＯＭ（たとえば、テキサス社のｔｙ
ｐｅ２５３２）は十分な記憶要件を備えていることがわ
かった。記憶場所のアクセスは、１２本のアドレス回線
Ａ０〜Ａ１１で与えられる。したがって、どの記憶アド
レスも、バス１４、１５からの１２ビット語に従ってア
クセスできる。４０９６個の各アクセス可能アドレスは
そのデータ内容を８ビット語としてデータ出力端Ｄ０〜
Ｄ７からバス２０へ出力することができる。

【００１６】基本的には、回線Ａ７〜Ａ１１の入力の状
態がアクセスされる記憶領域を定義する。カウンタ発生
の２進アドレスＡ０〜Ａ６は他のアドレス回線Ａ７〜Ａ
１１の入力によって定義される記憶領域内のアドレスを
順次増分する。７つのカウンタ回線により、合計１２８
のアドレスステップを増分することができる。Ａ７（イ
ンタロック高値）は、単独で、アドレスを記憶場所１２
８から開始させ、Ａ８（リレー／周波数検査）は記憶場
所２５６から、Ａ９（炎）は記憶場所５１２から、Ａ１
０（ＡＰＳ）は記憶場所１０２４から、Ａ１１（サーモ
スタット）は記憶場所２０４８からアドレスを開始させ
る。したがって、閉じたサーモスタットは単独ではアド
レス２０４８をアクセスする。しかし、炎が存在する場
合には、アドレスは２５６０（すなわち、２０４８＋５
１２）である。もし閉じたとき空気圧力スイッチも入力
されたとすれば、アドレスは３５８４へ増加する。ＡＰ
Ｓとサーモスタットは単独でアドレス３０７２を定義す
る。アドレスを定義するこれらの組合せはそのあと１ア
ドレスづつ合計１２７の追加記憶場所まで増分される。
実際には、Ａ７〜Ａ１１の１つまたはそれ以上の入力は
順序中状態を変えることがあるので、これが起ったと
き、カウンタ発生のアドレスは零である必要がなく、し
たがって、より上のアドレスがアクセスされる。以下の
説明からわかるように、外部サーモスタット、ＡＰＳ、
およびインタロックが閉じられると、これにより、定義
されたアドレス回線をアクセスする２進数の「１」が生
じる。これは、検出された炎についても同様に起る。リ
レー／周波数検査は、正常なときは、「０」であり、リ
レーまたは周波数に誤りが生じると「１」に変わる。

【００１７】言い替えると、正常運転の間はより下のＥ
ＰＲＯＭアドレスがアクセスされる。そのあと、誤りの
検出によりＡ８が状態を変えると、アドレスは２５６記
憶場所だけ飛び越し、ＥＰＲＯＭの中にあらかじめ記憶
されていた８ビット語が実際にシステムの動作を制御す
る。したがって、最下位ビットＤ０は論理的高値のとき
点火を制御し、同様に、Ｄ１はパイロットを、Ｄ２は主
ガス弁を制御する。Ｄ３はパリティチェック回路のチェ
ックビットとして使われる。

【００１８】Ｄ４は、ビットが論理的高値のとき、シス
テムカウンタを零に戻すカウンタリセットとして働く。
Ｄ５は、（実際には、以下述べるように、パリティチェ
ックとロックアウトセットコイルを介して）ファンの
「負荷」リレーを作動させるために使われる。

【００１９】Ｄ６は、サイクルの中のある段階を維持す
るため、アドレスカウンタのそれ以上の増分を止めてシ
ステムの逐次動作を凍結する「保留」信号を提供する。

【００２０】Ｄ７は、パリティチェック回路に使われる
チェックビットである。次に、図１および図２の構成の
特別な実施例を示す図３〜図１０について、さらに詳し
く説明する。

【００２１】図３に、バーナのシステム入力とシステム
出力を一般的に示す。制御装置に対する主入力は、ソケ
ット３０〜３２を通る。活線３３は一般にフューズＦ１
を介して２４０Ｖ５０Ｈｚ入力を受け取り、線３４は中
性であり、線３５は接地されている。ソケット３６を介
して種々の遠隔センサに電源電圧を使用することができ
る。図示のように、それぞれの遠隔入力装置が閉じた位
置にスイッチされるとソケット３７〜４０は電源電圧を
受け取る。したがって、空気圧力スイッチが閉じられる
と、入力ソケット３７に印加された電源電圧により電流
が生じ、電流は抵抗器Ｒ１によって制限され、ダイオー
ドブリッジＢＲ１によって整流され、キャパシタＣ１に
よってその過渡が抑制される。この結果生じた直流は図
１の入力インタフェース１０として働くＩＣ１ａの一部
をなす発光ダイオードに電力を供給する。インタロック
のソケット３８に電源電圧が印加されると、Ｒ２、ＢＲ
２、Ｃ２、およびＩＣ１ｂによって同様な状態が得られ
る。ソケット３９に対するロックアウトリセット入力も
Ｒ３、ＢＲ３、Ｃ３およびＩＣ１ｃを使用する。これ
は、図１にインタフェース１１として示してある。サー
モスタットが閉じられると、電源電圧がソケット４０に
印加され、Ｒ４、ＢＲ４およびＣ４を介してＩＣ１ｄの
発光ダイオードが発光する。ＩＣ１ａ〜１ｄは、一般
に、４入力標準形オプトアイソレータであり、あとで述
べる図４と図８にその光結合出力を示す。炎検出器入力
は、ソケット４２と４３に供給される。この入力は、一
般に、炎センサとして使われた紫外線（ＵＶ）素子（た
とえば、ＳｙｌｖａｎｉａＰ５７８＋ダイオード）の整
流された出力から、すなわち炎の整流作用によって提供
される。この入力は図９についてあとで述べるセンサ検
出回路へ進む。システム出力は、ソケット４５〜４９に
提供される。これらは、図１のブロック２３と２５の回
路の一部とみなすことができる。

【００２２】中性および接地は、それぞれ、ソケット３
１、３２に提供される。ソケット４５のロックアウト出
力はロックアウトリレー接点ＲＬ１／１が図３の図示位
置とは反対の位置に置かれると賦活される。ソケット４
６のファン出力は、ＲＬ１／１が図示位置にあって、負
荷リレー接点ＲＬ２／１とＲＬ２／２が図示位置の反対
の位置にきて活線３３から直列接続を形成すると、賦活
される。ソケット４７のパイロット出力は、パイロット
リレー接点ＲＬ３が図示位置の反対の位置にきてＲＬ２
／１およびＲＬ１／１と直列接続を形成すると、賦活さ
れる。ソケット４８の点火出力は、点火リレー接点ＲＬ
４が図示位置の反対の位置にきてＲＬ２／１およびＲＬ
１／１と直列接続を形成すると、賦活される。ソケット
４９の主弁出力は、炎リレー接点ＲＬ５と主リレー接点
ＲＬ６が共に図示位置の反対の位置にきてＲＬ４、ＲＬ
２／１およびＲＬ１／１と直列接続を形成すると、賦活
される。したがって、たとえば、もし炎が存在すれば、
主弁のみに電圧を印加することができる。抵抗器Ｒ５〜
Ｒ７は、大きな抵抗値を有するので、このルートを通じ
て素子を作動させるには電流が小さすぎる。接点に結合
された種々のリレーコイルの位置と作動については、後
で説明する。

【００２３】電圧従属抵抗器ＶＤ１〜ＶＤ４は、サージ
防止素子として働く。

【００２４】抵抗器Ｒ５〜Ｒ７は、溶着した、または開
いた接点を検出するリレー接点検査回路に対する図１の
リレー接点インタフェース２７を形成し、リレー接点検
査回路は、図５で詳細に説明するが、抵抗器Ｒ７の出力
を受け取る。

【００２５】活線３３、中性線３４、および接地線３５
は、図４へ進み、絶縁変圧器ＴＲ１を介して低電圧交流
源を提供するために使われる。この低電圧交流はダイオ
ードブリッジＢＲ５によって整流され、キャパシタＣ
５、Ｃ６によって平滑化される。精密調整は、標準形３
端子電圧調整器ＩＣ２によって行なわれ、ＥＰＲＯＭそ
の他ＩＣを含む種々の回路部品に電力を供給する５Ｖ出
力が線６２に提供される。平滑化された末調整の電圧線
６０と６１は、リレーその他の部品に対し１２Ｖの出力
を提供する。別のロックアウトリレー接点ＲＬ１／２
は、ロックアウト状態を表わす図６に示したＬＥＤ（Ｌ
Ｄ９）を励起するために、通常は線６１に提供される出
力を切り換える。５Ｖ調整を助けるために、線６２と共
通線６３との間に、キャパシタＣ７、Ｃ８が設けられて
いる。フォトトランジスタは、フォトカップラの一部を
なしている。

【００２６】図３のＩＣ１ｃは、ブリッジＢＲ３を介し
て励起され、抵抗器Ｒ８とキャパシタＣ９を介して５Ｖ
線に接続されている。図３に示すように、ロックアウト
リセット入力が存在していると、フォトトランジスタが
導通してインバータＩＣ３ａの入力を低値（ｌｏＷ）に
し、その出力を高値（ｈｉｇｈ）にする。また、このイ
ンバータ（たとえば、４０１０６）は固有のヒステリシ
スを有しているので、立上り時間改良装置または雑音除
去装置として働く。高値出力は励振器ＩＣ４ａによって
反転され、論理的低値が提出される。この出力（図５参
照）は、ロックアウトリレーＲＬ１の「リセット」コイ
ルＲＬ１ａを作動させる。このリレーは、２個のコイル
を有し、双安定素子として動作する。その「セット」コ
イルＲＬ１ｂを図７に示す。「リセット」コイルに結合
された接点ＲＬ１／２を、図４に「非ロックアウト」す
なわちリセットモードで示す。ロックアウト「リセッ
ト」はボイラー、その他のガス燃焼プラントにある手動
で一時的に操作される押しボタンのことであるから、
「リセット」入力は保持されない。しかし、リレーの双
安定性によりリレーがこの状態を保持するので、これは
困ったことではない。「リセット」中のＩＣ４ａの一時
的低値出力は分圧器の抵抗器Ｒ９、Ｒ１０、キャパシタ
Ｃ１０、Ｃ１１および抵抗器Ｒ１１を介して比較器ＩＣ
５ａ（たとえば、ＬＭ３３９）の一方の入力端へ送られ
る。これと抵抗器回路網Ｒ１２〜Ｒ１５からの安定基準
電圧とを比較して、比較器ＩＣ５ａは、ロックアウトが
リセットされているときには、ダイオードＤ４を介して
リセット出力（５Ｖ）を提供する。このリセット出力は
図１０のカウンタＩＣ１２や図６のディスプレイ励振器
ＩＣ６を含め、以下説明するいくつかの素子をリセット
するために使われる。電源の問題で起る不確実な動作を
防止するために、１２Ｖ線６０が降下してリレーＲＬ１
ａをまたぐ電圧が下がり始めた場合には、ＩＣ５ａもリ
セットを開始する。この線６０からの下降は全ての集積
回路チップへ正規に電力を供給する５Ｖ調整線６２にお
ける下降より顕著である。以上の如く、この回路部分は
いくつかの機能を実行する、すなわち、低い電源電圧ま
たはロックアウトリセット信号を検出して、カウンタと
ディスプレイをリセットする。ロックアウトリセット
（誤りの状態）の継続作動によって回路のリセットが保
留されるので、動作は続行できない。

【００２７】図１にブロック２８として記載されている
リレー接点検査は、比較器ＩＣ５ｂ、ＩＣ５ｃによって
行なわれる。抵抗器Ｒ１７〜Ｒ１９により、各比較器に
基準電圧が提供される。被比較入力はダイオードＤ１〜
Ｄ３、キャパシタＣ１２および抵抗器Ｒ１６から成る回
路を介して送られる。

【００２８】抵抗器Ｒ５、Ｒ６、Ｒ７（図３）は、抵抗
器１６と共に、電源電圧を数ボルトまで下げる分圧器を
形成している。接地線３５は共通線６３（図４参照）へ
接地された回路帰線の役目をする。ダイオードＤ２はこ
の交流信号を整流し、キャパシタＣ２はそれを平滑化す
る。次に、比較器ＩＣ５ｂ、ＩＣ５ｃ（たとえば、ＬＭ
３３９）を使って、Ｒ１７〜Ｒ１９で設定された上限お
よび下限とこの電圧が比較される。

【００２９】図３から、出力を駆動する全ての電源電流
は、最初にロックアウトリレー接点ＲＬ１を、次に負荷
（ファン）リレー接点ＲＬ２を通ることがわかる。ロッ
クアウトリレー接点は、ロックアウトが起らない限り図
３に示す位置にあるが、もしロックアウトが起これば、
他の全ての出力が切り離される。接点ＲＬ２について
は、ＲＬ２が図示位置とは反対の位置へ動くと、ファン
が作動する。そしてＲＬ２がこの位置（すなわち、ファ
ンが動作している）へ動くと、リレー接点ＲＬ３、ＲＬ
４も電力を受け取る。接点ＲＬ３が図示位置の反対の位
置にあるときパイロットに電力が供給され、同様に、Ｒ
Ｌ４が図示位置の反対の位置にあるとき点火装置に電力
が供給される。主ガス弁は、接点ＲＬ４が図示位置（点
火は非作動）にあって、接点ＲＬ６（主リレー）と接点
ＲＬ５（炎リレー）が図示位置とは反対の位置にあると
き、作動する。両接点ＲＬ６、ＲＬ５が図示位置にある
ときは、抵抗器Ｒ５の存在により利用できる電流が小さ
すぎ、主ガス弁は作動しない。もし抵抗器Ｒ５、Ｒ６の
値がそれぞれ２．２ＭΩであれば、主ガス弁へ供給され
る電流は５５μＡに過ぎない。分圧器として働くＲ５、
Ｒ６は、制御が停止状態にあるとき、電源電圧の約半分
の電圧を提供する（２４０Ｖ電流の場合は、１２０
Ｖ）。パイロットガス弁が接続されると（すなわち、リ
レー接点ＲＬ３が図示位置とは反対の位置にあると）、
この電流の短絡回路ルートが存在するので、Ｒ７へ提供
される電圧は零に下がる。同様に、もしリレー接点ＲＬ
５またはＲＬ６のみが正しくない状態にあれば、この電
圧は２４０Ｖに上がる。もしリレー接点ＲＬ２／２、Ｒ
Ｌ３またはＲＬ４が正しくない状態にあれば、抵抗器Ｒ
５がバイパスされるので、出力電圧は零に落ちる。最後
に、もしリレー接点ＲＬ２／１が閉じれば、抵抗器Ｒ６
がバイパスされるので、出力電圧は再び２４０Ｖに上が
る。

【００３０】したがって、もし抵抗器Ｒ７に提供される
電圧が約１２０Ｖであれば、図３のように、停止状態に
対し、全てのリレー接点は正しい状態にある。もしこの
電圧が約２４０Ｖであれば、リレー接点ＲＬ２／１、Ｒ
Ｌ５、又はＲＬ６に故障が発生しており、もしこの電圧
がほとんど零であれば、リレー接点ＲＬ３、ＲＬ４、ま
たはＲＬ２／２のどれかが故障している。したがって、
本装置は停止状態において抵抗器の組合せを使ってリレ
ーの状態を監視することによってリレーの故障を検出す
る有効な手段を備えており、誤って開いた回路接点や溶
着（閉じた）接点を検出することができる。Ｒ５とＲ６
の接合点における電圧はＲ７（１０ＭΩ）とＲ１６（３
９０ＫΩ）によって数Ｖまで下げられ、ダイオードＤ２
によって整流され、キャパシタＣ１２によって平滑化さ
れる。Ｒ１７〜Ｒ１９によって設定される基準電圧は、
一般に、１．５Ｖ〜２．５Ｖである。制御が停止状態の
ときは、リレー検査回路は約２Ｖを与えなければならな
い。そして窓比較器からの出力は、もし接点が正しい位
置にあれば、「低値」でなければならず、もしリレー接
点が間違った位置にあれば、「高値」でなければならな
い。リレー検査回路自身はフェイルセーフでないので、
始動の際に検査する必要がある。この検査を実施する１
つの方法は、以下の通りである。すなわち、始動順序を
開始するに当って、比較器の出力の高値状態が検査され
る。この検査が終ると、パイロット出力リレーＲＬ３に
電力を供給することで、第１の型の故障が模擬される。
負荷リレーには電力が供給されないし、この検査の最初
のステップでこれが事例であるとわかっているから、パ
イロット出力に電力が供給されるのを必配することな
く、パイロットリレーを作動させることができる。これ
により、抵抗器Ｒ７に加わる電圧を零に下げる効果が生
じ、比較器からの出力は「低値」になる。Ｃ１２が放電
する間短かい時間遅れを必要とするかも知れないが、そ
のあと、比較器の新しい状態を検査することができる。
次に、パイロットリレーＲＬ３から電圧が除去され、短
かい時間遅れのあと、ＲＬ３が完全に開いたことを確め
るため、比較器が再び検査される。検査の最後のステッ
プとして、パワーリレーＲＬ２に電力が供給され（パー
ジが行なわれ）、つまり第２の型の故障が模擬されたあ
と、Ｒ７が加わる高電圧と比較器からの対応する電流出
力が調べられる。以上の順序が正しく完了すれば、始動
を開始することができる。正しくない検査はどれも周波
数検査回路を介して比較器の出力が正しくないＡ８状態
を生じさせるので、ロックアウトを生じさせるデータが
入っているＥＰＲＯＭの別の記憶領域がアクセスされ
る。

【００３１】上述のように、リレー接点の故障状態は比
較器に印加される電圧に状態の変化をもたらす。プルア
ップ抵抗器Ｒ２０を介して線６２へ結ばれたこの「高
値」状態は、図１のブロック２９とみなすことができる
周波数検査回路（図９参照）のトランジスタＱ２へ誤差
信号として送られる。このトランジスタＱ２は同様に周
波数検査回路の一部であるＩＣ１０の動作に影響を与え
る。この集積回路は外部の周波数信号に内部で発生した
周波数を追従させるフェーズロックループ（ＰＬＬ）素
子（たとえば、ＮＥ５６７）である。この内部周波数の
制御はプリセット抵抗器ＶＲ１、抵抗器Ｒ４６およびＰ
ＬＬの中心周波数（たとえば、２ＫＨｚ）を定めるキャ
パシタＣ２５によって与えられる。

【００３２】外部周波数（図１０参照）は図１のブロッ
ク１６とみなすことができるシステム発振器ＩＣ１１
（たとえば、ｔｙｐｅ４０６０）によって提供される。
この信号は、キャパシタ３０を介して受け取られる。Ｐ
ＬＬフィルタ入力はＣ２６、Ｃ２７に接続されている。
ＰＬＬの出力はアドレス回線Ａ８として提供される。こ
のＰＬＬ出力は、抵抗器Ｒ４７を介して線６２に結ばれ
ており、周波数が正確に（すなわち、５％以内）追従さ
れているときは、論理的に低値である。もしループが同
期からはずれれば（これは、入力周波数すなわちＰＬＬ
が正しくなったこと、またはリレー接点を試験している
ときを意味する）、比較器は誤りを検出して、トランジ
スタＱ２を導通させてキャパシタＣ２４をＰＬＬの中心
周波数の設定に参入させるので、Ａ８に論理的高値信号
で定義される誤り信号が生じる。以上のように、始動の
際に、リレー接点、ＰＬＬ、および発振器の全てが１回
の試験で検査される。システム発振器の周波数は、クリ
スタルＣＲ１、抵抗器Ｒ４８、Ｒ４９、およびキャパシ
タＣ２８、Ｃ２９を含む回路網で設定され、非常に安定
している。ＣＲ１は標準型３２．７６８ＫＨｚ素子でも
よい。

【００３３】前記回路網で設定される基本発振器周波数
が種々の出力から２で除した周波数で得ることができる
ように、ＩＣ１１は内部１４段２進リップルカウンタを
備えている。したがって、出力Ｑ１０からのクロックパ
ルスは、基本発振器周波数を２^１０で除したものであ
る。基本発振器周波数（３２．７６８ＫＨｚ）は出力Ｑ
１０からの３２Ｈｚになり、この周波数は、さらに分割
されたあと、基準ＥＰＲＯＭタイミングを与える。出力
Ｑ４からＰＬＬに対する入力は基本周波数を２^４で除し
たもの（すなわち、２．０４８ＫＨｚ）である。出力Ｑ
６はＩＣ１４ｄに対する入力、５１２Ｈｚ信号を提供す
る。Ｑ７の出力（２５６Ｈｚ）は、ディスプレイのスト
ローブとして使われる。これらの機能については、あと
で詳しく検討する。

【００３４】ＥＰＲＯＭのアドレスＡ８は図９のＩＣ１
０の出力によって与えられるのに対し、アドレスＡ９は
関連部品と共に図１の検出器ブロック１２を形成してい
る図９のＩＣ３ｅの出力によって与えられる。図３で既
に触れたように、ソケット４２と４３は、バーナにある
標準形紫外線炎センサまたは炎整流プローチからの整流
された入力を提供する。抵抗器Ｒ４１とキャパシタＣ２
１は、炎センサへ電流制限された電源電圧を供給し、キ
ャパシタＣ２１は直流を阻止する。Ｕ．Ｖ素子の整流さ
れた出力もしくは炎整流電流によって直流が流される。
この直流の唯一の通路は抵抗器Ｒ４３、Ｒ４４、Ｒ４５
でできた通路からである。非常に小さい値（一般に１μ
Ａ）の電流により、Ｒ４５をまたいで低い電圧（一般に
２．７Ｖ）が生じるが、この電圧をインバータＩＣ３ｅ
が検出して、論理的高値の出力を発生する。キャパシタ
Ｃ２２、Ｃ２３は交流リップルを除去し、ダイオードＤ
１０、Ｄ１１は、過渡電圧のためＩＣ３ｅが損傷するの
を防止する。

【００３５】さらに、Ｄ１０が、抵抗器Ｒ４５およびキ
ャパシタＣ２３にかかる電圧を負に行きすぎないように
するので、検出器の応答は、２Ａ以上では一定である。
ネオンは、炎整流プローブに対し絶縁破壊するおそれが
ある非常に高い点火電圧で、回路が損傷するのを防止す
る役目をする。素子ＩＣ３ｅは、固有のヒステリシスを
有し、その雑音排除性により確実なスイッチング動作が
得られる。ＩＣ３ｅからの論理的高値出力は、炎の存在
を表わしているが、インバータＩＣ４ｆがこの出力を論
理的低値にするので、線６１から電流が流れ、炎リレー
ＲＬ５が作動する。リレーＲＬ５のスイッチング接点に
つては、既に図３において説明した。

【００３６】図１および図２について既に検討したが、
図８に、ＥＰＲＯＭを介するシステム制御のアドレス回
線Ａ７、Ａ１０、Ａ１１の残りの入力を示す。これらの
入力は、図１のブロック１０の一部とみなすことができ
る。素子ＩＣ１ａ、ＩＣ１ｂ、ＩＣ１ｄと、図３で既に
説明したブリッジＢＲ１、ＢＲ２、ＢＲ４を介して駆動
されるフォトアイソレータの受光素子部、すなわち、Ａ
ＰＳ、インタロック、およびサーモスタットである。導
通形フォトトランジスタＩＣ１ｄは、遠隔サーモススッ
トスイッチが閉じたとき、抵抗器Ｒ３８とキャパシタＣ
１８によって生じた、インバータＩＣ３ｂに対する入力
側の電圧をプルダウンしてアドレス回線Ａ１１に論理的
高値を生じさせる。素子ＩＣ３ｂ（たとえば、４０１０
６）はスイッチング動作を確実にする固有のヒステリシ
スを有している。フォトトランジスタＩＣ１ａ、抵抗器
Ｒ３９、キャパシタＣ１９により、遠隔空気圧力スイッ
チが閉じられると、インバータＩＣ３ｃは論理的高値出
力をアドレス回線Ａ１０に発生する。

【００３７】フォトトランジスタＩＣ１ｂ、抵抗器Ｒ４
０、キャパシタＣ２０により、遠隔インタロックスイッ
チが閉じられると、インバータＩＣ３ｄは論理的高値出
力をアドレス回線Ａ７に発生する。システム動作が正常
のときは、遠隔インタロックスイッチが閉じられないの
で、回線Ａ７は論理的低値信号が常態である。以上のア
ドレス回線と先に検討した回線Ａ８、Ａ９は図２に示し
たアドレスバス１４の一部を構成している。図８には、
そのほかにＥＰＲＯＭのデータバス２０に関するデータ
出力回線Ｄ０〜Ｄ２が図示されている。

【００３８】接点動作に関し図３について述べた点火、
パイロット、主弁動作にかかるリレーＲＬ４、ＲＬ３、
ＲＬ６を電力で駆動することができるように、１２Ｖ線
６１には励振器バッファＩＣ４ｃ、ＩＣ４ｄ、ＩＣ４ｅ
が接続されている。これらのリレーは、図１のブロック
２３の一部とみなすことができる。

【００３９】また、図１０には、ＥＰＲＯＭ１８から出
て上述のリレーを制御するために使用されるＤ０〜Ｄ２
データ出力が図示されている。バス２０のデータ回線Ｄ
３は、出力Ｄ７と同様にチェックビットとして提供され
る。これについてはパリティチェック回路を検討すると
きに詳細に説明する。データ出力Ｄ４は抵抗器Ｒ５０と
キャパシタＣ３１を介してチェックカウンタＩＣ１５
（たとえば、ｔｙｐｅ４０４０）をリセットするリセッ
トビットである。カウンタＩＣ１１とＩＣ１５は図５に
関して述べたロックアウトリセット回路の作動によって
リセットすることができることに留意されたい。

【００４０】Ｄ５は以下説明する検査回路を通過したあ
と負荷（ファン）リレーを制御するデータビットであ
る。図１０に関するかぎり、負荷リレーを作動させる信
号はＤ５から取り出されＮＡＮＤゲートＩＣ１４ｄ（た
とえば、４０９３）へ送られることがわかる。ＮＡＮＤ
ゲートの他方の入力は発振器ＩＣ１１のＱ６出力からで
あり、ＮＡＮＤゲートの出力は発振器からのクロックＱ
１０に比較してかなり高い周波数信号である。この高い
周波数は一般に５１２Ｈｚである。実際には、Ｄ５出力
が低値のときには、この高い周波数信号はＮＡＮＤＩＣ
１４ｄの出力へ通過することはない。もしＤ５が低値が
あれば（負荷リレーの作動を表わす）、ＮＡＮＤ出力は
同じ周波数であるが、Ｄ５出力が継続して存在するため
反転される。また、ＮＡＮＤ出力は図１のブロック２２
の一部と考えることができるパリティチェック素子ＩＣ
１６（たとえば、４５３１）に対する１入力として与え
られる。図示のように、パリティチェック素子ＩＣ１６
に対する他の入力は、アドレスバス１５上のシステムカ
ウンタＩＣ１２の出力Ａ１〜Ａ６および図１のブロック
１３に等しい検査カウンタＩＣ１５（たとえば、４０４
０）の出力Ｑ１〜Ｑ６から与えられる。この２進リップ
ルカウンタＩＣ１５はあとで説明する図７のパリティチ
ェック回路の出力によって刻時される。カウンタパリテ
ィチェック素子ＩＣ１６は、入力の組合せのパリティ
（すなわち、理論的高値または低値の入力が奇数または
偶数存在するかどうか）に従って高値または低値のどち
らかの出力を発生するので、たとえば、もう動作中に生
じるＩＣ１２からの出力故障または順序動作障害のため
に、制御順序がその正常動作の途中に誤ってスタートし
ても、検出することが可能である。カウンタパリティチ
ェック素子の出力は図７のパリティチェック回路で使わ
れる。

【００４１】ＥＰＲＯＭからのＤ６データ出力が論理的
高値のときは、カウンタＩＣ１２に対する「保留」信号
として使われる。これは、保留信号をＮＡＮＤゲートで
あるＩＣ１４ｃ（たとえば、４０９３）へ送ることによ
って達成され、これにより、アドレスカウンタが一定の
アドレスに保留されるので、アドレスカウンタは保留信
号が存在する間増分行わないし、動作順序も実行しな
い。これは、ＥＰＲＯＭへ加えられるＡ７〜Ａ１１の変
更を妨げるものではない。カウンタＩＣ１２（たとえば
４０４０）も２進リップルカウンタであり、その出力は
Ｑ６〜Ｑ１２出力から取り出される。内部周波数分割器
は、ＩＣ１４ｃからの３２Ｈｚ入力をＥＰＲＯＭに対す
る０．５Ｈｚの基本レートまで縮小する。したがって、
カウンタの出力は増分を行なう前、１秒間は高値であ
り、１秒間は低値である。Ｑ４出力（２Ｈｚ）は以下詳
細に述べるロックアウト回路の制御のもとで故障状態を
指示するためディスプレイに使用することができる。

【００４２】ＥＰＲＯＭデータ出力Ｄ７は、図７につい
て次に説明するパリティチェック回路にチェックビット
として使われる。この回路は図１のブロック２２の別の
部分に対応するものと考えることができる。この回路に
は、一連の排他的論理和（ＥＸＣＬＵＳＩＶＥ ＯＲ）
素子ＩＣ７ａ〜ＩＣ７ｄ、ＩＣ８ａ〜ＩＣ８ｄ、および
ＩＣ９ａ〜ＩＣ９ｄが含まれている。バス１５からのパ
リティチェック用のカウンタアドレス出力Ａ０はゲート
ＩＣ９ａの一方の入力へ進む（Ａ７〜Ａ６は、前述のよ
うに、図１０のパリティチェック素子ＩＣ１６によって
受け取られる）。）バス２０からの全てのデータビット
Ｄ０〜Ｄ７は、図７に示すように、各ゲートの入力端で
受け取られる。また、ＥＰＲＯＭのアドレス回線Ｄ５と
ＮＡＮＤＩＣ１４ｄから導いた負荷リレーを作動させる
５１２Ｈｚ信号は、ＩＣ７ａの他の入力端で受け取られ
る。図１０のパリティチェック素子ＩＣ１６からのステ
ップチェック出力は、ＩＣ８ｄの一方の入力として受け
取られる。正常動作状態のもとでは、正規のシステムロ
ック速度で変化するデータ入力によって、カウンタＩＣ
１２におけるクロックの半分の速度で検査カウンタのク
ロックを、キャパシタＣ１５（たとえば、４７０ｐＦ）
との接合部においてＩＣ８ｃの出力から取り出すことが
できる。このキャパシタＣ１５は、どれかのＥＰＲＯＭ
出力における状態の変化後の整定時間のために、誤りが
カウンタＩＣ１５を刻時するのを防ぐ働きをする。ゲー
トＩＣ９ｂに対する一方の入力は抵抗器Ｒ３６とキャパ
シタＣ１６の結合部からであり、最終的に、ゲートＩＣ
９ａの出力で制御される。排他的論理和素子は、どちら
かの入力（双方ではない）が高値のとき、論理的高値信
号を与えるが、他の状態の組合せのもとでは、それらの
出力は論理的低値である。パリティチェック回路はＥＰ
ＲＯＭデータ出力の総合パリティ、アドレスカウンタ出
力、検査カウンタ出力、およびパリティチェック回路の
完全性を検査するように設計されている。正常動作のも
とでは、検査カウンタの出力とアドレスカウンタの出力
は同一であるから、パリティがある。パリティチェック
素子ＩＣ１６の出力は、このパリティを表わす。実際に
は、高周波数入力（５１２Ｈｚ）のため、この素子ＩＣ
１６は図１０のＮＡＮＤＩＣ１４ｄからの出力と同じ速
度で状態を変える出力を提供する。もしカウンタＩＣ１
２とＩＣ１５が一致すれば、ＩＣ１６からのステップチ
ェック出力はＩＣ１４ｄからの出力と同相である。この
ＩＣ１６からの出力は図７の排他的論理和回路でステッ
プチェックとして使われる。アドレスパリティは奇数で
あるが、システムロックアウトに関係のないＥＰＲＯＭ
の領域内の８ビット語のデータ出力（チェックビットを
含む）が常に、奇数パリティ（すなわち、１、３、５、
または７ビット）である論理的高値出力の組合せを有す
るように、ＲＰＲＯＭをプログラムしなければならな
い。したがって、パリティチェック回路は、奇数パリテ
ィを検出するのである。ＩＣ７ａに対する負荷リレー入
力と、ＩＣ８ｄに対するステップチェック入力は、負荷
リレーに電圧がかかっているとき、比較的高い周波数の
試験信号として回路を試験する働きをする。

【００４３】両信号は、通常は状態および周波数が同じ
である。しかしＲ３６とＲ１６が存在するため、ステッ
プチェック入力にわずかな時間遅れが導入される。ミリ
秒間隔のこの短かい周期（高周波信号の周期）の間に総
合偶数パリティを導入するため、一般に５０μｓｅｃの
時間遅れが導入される。

【００４４】したがって、ＩＣ９ｃの出力は論理的高値
であり、それ故ロックアウトリレーセットコイルＲＬ１
ｂは反転用バッファ／励振器ＩＣ４ｂを介して作動され
ない。負荷リレークロックが状態を変えるたびに、この
検査が行なわれる。出力データ回線Ｄ０〜Ｄ３はそれら
の総合優先度が常にアドレス回線Ａ０の状態を追従し、
正しい総合パリティを維持するようにプログラムされて
いることに留意されたい。

【００４５】もしカウンタが一致していないためカウン
タのアドレスパリティが間違っていれば、ステップチェ
ック入力が反転されている。もしＥＰＲＯＭのデータに
不具合があれば、データ入力についてパリティは正しく
ない。ＩＣ７ａとＩＣ８ｄにおける２つの信号ルートは
各ゲートを試験する、つまり回路の各部分を働かせる。
もし排他的論理和ゲートのどれかに障害があれば、デー
タは損なわれ、パリティは正しくなく、これらのどの状
況（すなわち、カウンタ、ＥＰＲＯＭ、またはチェック
回路の誤り）においても、ＩＣ９ｃの出力は低値にな
る。ＩＣ９ｃが低値になると、ロックアウトリレーのコ
イルＲＬ１ｂに電圧が印加される。このリレーコイルは
図１のブロック２５の一部と考えることができる。ＩＣ
９ｄの出力端からの信号は、ロックアウト状態において
利用され、以下説明するディスプレイに使用される。５
０μｓｅｃのパルスは、正常動作状態においてロックア
ウトリレーのセットコイルＲＬ１ｂを作動させるには短
かすぎる。しかし、平均電流が非常に小さくても、もし
ＩＣ７ａに対する負荷リレー入力が正しい状態で（図１
０のＩＣ１４ｄを介してＥＰＲＯＭの出力Ｄ５で決ま
る）存在するば、この小電流を利用できる。この小電流
は、検出器Ｑ１（図８参照）で受け取られる。検出器Ｑ
１は、高利得トランジスタ（たとえば、ダーリンキンＴ
ＩＰ１２７）であり、抵抗器Ｒ３７、キャパシタＣ１
７、ダイオードＤ９で構成されるダイオードポンプ回路
に対しより大きな電流パルスを発生する。入力パルスを
受け入れているかぎり、トランジスタのパルスはダイオ
ードポンプ回路をチャージするほど十分に大きいので、
負荷（ファン）リレーＲＬ２に電圧が印加され、状態が
保たれる。この構成は、ロックアウトリレーのセットコ
イルＲＬ１ｂの導通のための安全チェックの役目をす
る。もしこのコイルが開路になり、作動不能になれば、
小入力電流パルスが止まり、負荷リレーから電圧が除か
れるので、フェイルセーフ装置として働く。言い替える
と、一連の非常に短い持続時間のパルスであるにもかか
わらず、同一信号によってロックアウトリレーのコイル
が検査され、かつ正常に負荷リレーに電圧が印加され
る。別の安全装置として、Ｒ３７（１／４Ｗ、１００
Ω）は、負荷リレーＲＬ２が作動したとき、通常約２５
ｍＷの電力を消費する。ロックアウト中は、これが短時
間２Ｗ以上に増大する。しかも、もしこのロックアウト
リレーが故障すれば、Ｒ３７はこの大きな電力を消費し
続け、遂には故障してフェイルセーフの破壊をもたら
す。正常動作状態においてロックアウトが起されたと
き、たとえば、炎検出器がアドレス回線Ａ９に炎の不具
合を指示した場合には、ＥＰＲＯＭのロックアット領域
がアクセスされる。そのアドレスに記憶されているデー
タは偶数パリティ（たとえば、全て零）をもつように選
ばれている。この結果、全ての出力から電圧が除かれ
る。さらに、偶数パリティにより、図７のパリティチェ
ック回路はリレーコイルＲＬ１ｂに電圧を加えて、ロッ
クアウトを起させる。いずれの状態においても、図３の
ロックアウト接点ＲＬ／１は、ファンパイロット、点
火、主弁の各リレーに使われる電力を断にする。図４の
接点ＲＬ１／３は１２Ｖ電源電圧を線１６から図６のロ
ックアウト発光ダイオードＬＤ９へ切り換える。ロック
アウトリレーのコイルＲＬ１ｂの励起は、連続しておら
ず、通常は「オン」で試験記号が通過するたびに短かく
「オフ」になるパルスであるが、これは、送る側では検
出されず、したがって、ダイオードポンプ回路をチャー
ジしないので、たとえロックアウトリレーのコイルが作
動できなくても、負荷リレーから電圧を除くから、予備
安全停止手段になる。

【００４６】図６のディスプレイ構成は、図１のブロッ
ク１９に対応すると考えることができる。前に触れたよ
うに、ロックアウトでは、ダイオードＬＤ９が点灯す
る。ＬＤ９は抵抗器３２によって電流が制限される。残
りの発光ダイオードＬＤ１〜ＬＤ８は関連する電流制限
抵抗器Ｒ２４〜Ｒ３１を介してディスプレイ駆動素子Ｉ
Ｃ６（たとえば、ＵＣＮ４８０１Ａ）によって作動す
る。これらのダイオードはバス１４のそれぞれのアドレ
ス回線Ａ１１〜Ａ９、Ａ７およびバス２０のそれぞれの
データ回線Ｄ５、Ｄ０〜Ｄ２から論理高値入力が提供さ
れると導通する。また、ＮＡＮＤゲートＩＣ１４ａの一
方の入力に結合された抵抗器Ｒ３４とキャパシタＣ１
４、および他方の入力に結合された抵抗器Ｒ３４とキャ
パシタＣ１３によって入力制御が行なわれる。このＮＡ
ＮＤゲートＩＣ１４ａは、別のＮＡＮＤゲートＩＣ１４
ｂ（たとえば、共にシュミット社のｔｙｐｅ４０９３）
に直列に接続されており、ＩＣ１４ｂの他方の入力は線
６２に接続されている。２つのダイオードＤ５、Ｄ６
は、それぞれ、抵抗器Ｒ２１、Ｒ２２、Ｒ２３およびＮ
ＡＮＤゲートＩＣ１４ｂの出力側に接続されている。両
ダイオードの陽極は、ディスプレイ駆動素子ＩＣ６のス
トローブ入力へ接続されている。別の一対のダイオード
Ｄ７、Ｄ８は、抵抗器Ｒ３５と共に、ディスプレイ駆動
素子ＩＣ６の使用可能入力へ接続されている。Ｄ７の陰
極はＬ／ＯＬＥＤ、ＬＤ９へ接続されており、Ｄ８の陰
極は図１０のアドレスカウンタＩＣ１２から「点滅」入
力を受け取る。ディスプレイリセットはディスプレイ駆
動素子ＩＣ６の「クリヤ」入力に与えられるが、このリ
セットは外部Ｌ／Ｏリセットが作動したとき利用でき
る、図５のＩＣ５ａの出力から得られる。ＩＣ１４ａの
Ｒ３３に対する入力には、図７の排他的論理和ゲートＩ
Ｃ９ｄからロックアウト信号が与えられる。

【００４７】ＩＣ１４ａの１３に対する入力には、ディ
スプレイストローブとして働く、図１０のＩＣ１１のＱ
７発振器出力が与えられる。

【００４８】このストローブによって、サーモスタット
（Ａ１１）、ＡＳＰ（Ａ１０）、炎（Ａ９）、およびイ
ンタロック（Ａ７）の種々の入力状態と、ファン負荷
（Ｄ５）、点火（Ｄ０）、パイロット（Ｄ１）および主
弁（Ｄ２）の種々の出力状態がラッチされ、駆動素子Ｉ
Ｃ６により表示される。このストローブは各ミリ秒ごと
にディスプレイを更新する。ロックアウト信号を受け取
ると、ＮＡＮＤゲートによりストローブ信号は駆動素子
を更新することが阻止され、ディスプレイはロックアウ
トの直前に保持していた状態を持続する。ロックアウト
ダイオードＬＤ９はロックアウトリレーを介して点灯し
ているが、前に点灯していた残りのダイオードＬＤ１〜
ＬＤ８はシステム発振器ＩＣ１１からダイオードＤ８に
対する増加周波数で定まる速度で点滅する。このディス
プレイの点滅は、外部ロックアウトリセットが行なわれ
るまで続く。

【００４９】図３〜図１０に関して説明した装置から、
洗練された制御と安全チェック手段が得られたことは明
らかである。図２および図３〜図１０に関して既に述べ
たように、ＥＰＲＯＭ出力に生じる事象の順序は、ＥＰ
ＲＯＭの諸入力、その他の因子によって包括的操作装置
を作るように決められる。

【００５０】次に、全操作順序の例を明らかにするた
め、典型的なＥＰＲＯＭのアドレス指定とデータ出力順
序を図１１〜図１４に示す。

【００５１】装置を始動させる時点、またはロックアウ
トリセット後、サーモスタットは開いていた（すなわ
ち、バーナは必要でない）と仮定すると、ＥＰＲＯＭ入
力端に対する入力Ａ７（インタロック）、Ａ９（炎）、
Ａ１０（ＡＰＳ）、Ａ１１（スタット）は、全部が低値
であり、したがってカウンタＩＣ１２のリセットに続い
て、ラインＡ０にある信号によってＥＰＲＯＭの最初の
アドレス（０）がアドレスされる。図１１は、この記憶
場所にあらかじめ記憶されている８ビット語を示す。こ
の８ビット語はデータバスＤ０〜Ｄ７に対する出力であ
る。Ｄ７は、唯一のアクティブビットで、奇数パリティ
を維持する。１秒後カウンタＩＣ１２が、内容を１つ進
めると、Ｄ４がアクティブになり、これによりカウンタ
ＩＣ１２がリセットされるので、これ以後のアドレスは
アクセスされない。したがって、このリセットは１秒間
隔で起り、その都度カウンタが刻時される。データ回線
の奇数パリティは、ロックアウトが誘発されないことを
確保する。

【００５２】サーモスタットが閉じられると（通常の始
動状態のとおりに）、Ａ１１入力によって、ＥＰＲＯＭ
のアドレスは図１２で示すアドレスへ飛び越す。ここに
記憶されているデータは、奇数パリティを与えるため高
値のＤ７のみを有する。もしリレー接点が正しい始動状
態であったとすれば、Ａ８も高値であるから、ＥＰＲＯ
Ｍアドレスは図１３において大きな２５６記憶場所にな
る（すなわち、２３０４。）

【００５３】カウンタＩＣ１２が状態を変えたあと、次
のＥＰＲＯＭアドレス（すなわち、２３０５）がアクセ
スされる。ここには、リセット命令が入っていない（す
なわち、Ｄ４は低値である）から、カウンタＩＣ１２は
カウントを継続することができる。次の１秒後、もしリ
レーが正しい状態にあり、Ａ８が高値であれば、次のＥ
ＰＲＯＭアドレス（２３０６）がアクセスされる。もし
リレー接点が、たとえば溶着して閉じていれば、Ａ８は
低値であるから、ＥＰＲＯＭアドレスは小さな２５６記
憶場所になる（すなわち、２０５０）。そのアドレスに
は、Ｄ０〜Ｄ７に対し全て「低値」が記憶されている。
この偶数パリティは、ロックアウトを生じさせる。

【００５４】図１３において正しいアドレス指定が行な
われたと仮定して、次にパイロットリレーを作動させ、
その接点が閉じることを検査するために、１秒後に進め
られた次のアドレス（２３０７）がＤ１をアクティブに
する。接点が閉じると、Ａ８が低値になる（誤りが模擬
される）ので、アドレスは、図１４に示すように、２０
５１へ飛び越す。この記憶場所は、同様に、パイロット
リレーを付勢状態に維持する高値のＤ１と、ロックアウ
トを阻止する高値のＤ７を有している。次の１秒後、カ
ウンタＩＣ１２が１つ進み、ＥＰＲＯＭアドレス２０５
２がアクセスされる。もし故障が検出されなかったため
にＡ８が高値のままであれば、ＥＰＲＯＭアドレス２３
０８が使われる。このアドレスは、全部が低値に記憶さ
れたＤ０〜Ｄ７を有しており、この偶数パリティにより
ロックアウトが起る。

【００５５】図１４において正しいアドレス指定が行な
われたと仮定して、１秒後に進められる次のアドレス
は、パイロットリレーから電圧を除く低値のＤ１を有す
る２０５３である。リレー接点ＲＬ３が開くと、Ａ８が
高値になる。（正常の停止状態）ので、アドレスは２３
０９へ飛び越す。この記憶場所も、低値のＤ１と、ロッ
クアウトを阻止する高値のＤ７を有している。カウンタ
ＩＣ１２が１つ進むと、故障が発生していない限り、次
のＥＰＲＯＭアドレス２３１０がアクセスされる。故障
があると、Ａ８が低値に保持され、ＥＰＲＯＭアドレス
２０５４が使われる。このアドレスは全部が低値で記憶
されたＤ０〜Ｄ７を有しており、ロックアウトが起る。

【００５６】カウンタＩＣ１２がさらに１つ進み、高値
のＤ５を有するＥＰＲＯＭアドレス２３１１をアクセス
すると、負荷（ファン）リレーを作動させ、もう１つの
故障を模擬する始動順序の最終ステップが始まる。この
とき、Ａ８は低値になるはずであり、同様に高値のＤ５
を有するＥＰＲＯＭアドレス２０５５がアクセスされ
る。カウンタＩＣ１２が１カウント進むともしＡ８がな
お正しい「低値」状態であれば、２０５６がアドレスさ
れる。もしＡ８が高値であれば、２３１２がアドレスさ
れて、ロックアウトが起る。

【００５７】ファンに電圧が印加されると、今度は空気
圧力スイッチが状態を変えるので、アドレスは１０２４
だけ増加し、３０８０になるはずである。数秒後、カウ
ンタＩＣ１２はこのアドレスを３０８３まで増加させる
はずである。もしこのとき空気が検出されなければ、Ｅ
ＰＲＯＭアドレスは２０５９へ逆戻りする。２０５９で
は、Ｄ４が高値であるため、リセット、したがって停止
が起る。３０８０から３０８３までのステップは、空気
圧力スイッチが状態を変えるための十分な時間を見越し
ている。この状態は、ＩＣ１２の次の３２ステップの間
維持されるので、３２秒のパージが確保される。アドレ
スが３１１６に達すると、Ｄ０とＤ１が共に高値にな
り、同一のデータを有する（＋）の３６２８（３１１６
＋５１２）へ飛越しが生じる。２秒後に、３６３０に達
し、ここではＤ０が低値であるので、もし炎が存在して
いなければ、点火および出力から電圧が除かれ、Ａ９は
低値になり、３１１８がアドレスされ、ロックアウトが
起る。

【００５８】次の６秒でアドレスが３６３６に達したあ
と、主弁に電圧を加える前の最後のステップで、３６３
７においてＤ２が高値になる。ここで、もし炎が発生し
ていなければ、Ａ９は低値になり、３１２５がアドレス
されてロックアウトが起る。

【００５９】３６３９においてＤ１が低値になりパイロ
ットを消すまでの２秒間、ステップ３６３８はＤ２を高
値に保つ。

【００６０】最後に、１秒後、高値のＤ６を有する３６
４０がアドレスされ、システムクロックが保留される。

【００６１】もし炎が消えれば、Ａ９が低値になり、Ｅ
ＰＲＯＭアドレス（３６４０−５１２）３１２８がアク
セスされ、ロックアウトが起る。

【００６２】もし空気圧が低下すれば、Ａ１０が低値に
なり、ＥＰＲＯＭアドレス（３６４０−１０２４）２６
１６がアクセスされ、リセット、したがって停止が起
る。

【００６３】もしサーモスタットが開けば、Ａ１１が低
値になり、ＥＰＲＯＭアドレス（３６４０−２０４８）
１５９２がアクセスされ、リセット、したがって停止が
起こる。

【図面の簡単な説明】

【図１】本発明の一実施例の簡単なブロック図である。

【図２】アドレス回線とデータ回線を詳細に示すＥＰＲ
ＯＭの略図である。

【図３】図１と図２の構成の配線図である。

【図４】図１と図２の構成の配線図である。

【図５】図１と図２の構成の配線図である。

【図６】図１と図２の構成の配線図である。

【図７】図１と図２の構成の配線図である。

【図８】図１と図２の構成の配線図である。

【図９】図１と図２の構成の配線図である。

【図１０】図１と図２の構成の配線図である。

【図１１】アクセスされるＥＰＲＯＭのアドレスと典型
的なバーナ操作順序としてそこに記憶されているデータ
の図表である。

【図１２】アクセスされるＥＰＲＯＭのアドレスと典型
的なバーナ操作順序としてそこに記憶されているデータ
の図表である。

【図１３】アクセスされるＥＰＲＯＭのアドレスと典型
的なバーナ操作順序としてそこに記憶されているデータ
の図表である。

【図１４】アクセスされるＥＰＲＯＭのアドレスと典型
的なバーナ操作順序としてそこに記憶されているデータ
の図表である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリー レオナード プライス イギリス Ｂ93 ９ＰＤ ソリハル ノ ールホワイツレイド クローズ ６ (56)参考文献 実開 昭60−3480（ＪＰ，Ｕ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 リレー接点検査回路において、分圧回路
   網として使用でき、検査すべきリレー接点の位置に従っ
   て選択的に接続できるように配列された抵抗器群と、前
   記回路網から得られた動作状態を表わす少なくとも１つ
   の電圧レベルを検出する電圧検出手段と、前記検査回路
   を使用する前に正しい動作を確認するために模擬故障の
   検査を行う手段とを備えていることを特徴とするリレー
   接点検査回路。
2. 【請求項２】 抵抗器群の少なくとも１個はいくつかの
   リレー接点が作動したときさらに電圧変化を与えるため
   短絡されるようになっており、この電圧を検出するため
   第２の電圧検出手段が設けられていることを特徴とする
   請求項１記載の回路。
3. 【請求項３】 前記電圧検出手段は、検出した電圧が所
   定の節囲外であるとき誤り状態を作る窓比較器を備えて
   いることを特徴とする請求項２記載の回路。