JP2649994B2 - パルス幅制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチングレギュレ
ータ用等のパルス幅制御回路に関する。スイッチングレ
ギュレータは、出力直流電圧を検出して、直流電源が加
えられるトランスの一次側のスイッチング素子のオン，
オフの期間を制御し、出力直流電圧を所定値に維持させ
るものであり、トランジスタ等のスイッチング素子のオ
ン，オフ期間を制御する為のパルス幅制御回路が用いら
れる。このようなスイッチングレギュレータに於いて、
小容量のものでは小型化と低価格化とが要望されてい
る。

【０００２】

【従来の技術】図５は従来例のパルス幅制御回路の要部
ブロック図であり、三角波又は鋸歯状波発振器３１と外
部制御信号とを比較器３２で比較し、パルス信号を出力
するもので、例えば、外部制御信号のレベルが高い場合
にパルス幅が狭くなり、反対にレベルが低い場合にパル
ス幅が広くなるように制御することができる。

【０００３】前述のようなパルス幅制御回路を基本構成
とした従来例のスイッチングレギュレータ用の制御回路
は、既に各種の回路構成が知られているが、図６にその
一例の集積回路化した制御回路のブロック図を示す。同
図に於いて、４１，４２は比較器、４３は誤差増幅器、
４４〜４７は比較器、４８，４９はフリップフロップ、
５０は三角波発振器、５１は基準電圧源、５２はインバ
ータ、５３はオア回路、Ｑ１１〜Ｑ１５はトランジスタ
であり、四角内の数字は集積回路の端子番号を示す。

【０００４】端子「１」，「２」は入力端子＋Ｉ
Ｎ_(OP)，−ＩＮ_(OP)、端子「３」はフィードバック端子
ＦＢ、端子「４」はデッドタイム設定端子ＤＴＣ、端子
「５」及び「６」は、三角波発振器５０の発振周期を決
めるコンデンサ及び抵抗を接続する端子Ｃ_T ，Ｒ_T 、端
子「７」は接地端子ＧＮＤ、端子「８」は電源のローレ
ベル端子Ｖ_L 、端子「９」は出力端子ＯＵＴ、端子「１
０」は電源のハイレベル端子Ｖ_H 、端子「１１」はツェ
ナー電圧出力端子Ｖ_Z 、端子「１２」は電源端子Ｖ_CC、
端子「１３」は過電圧検出入力端子ＯＶＰ、端子「１
４」は基準電圧出力端子Ｖ_REF 、端子「１５」，「１
６」は過電流検出入力端子−ＩＮ_(C) ，＋ＩＮ_(C) であ
る。

【０００５】三角波発振器５０が図５の発振器３１に、
又比較器４７が図５の比較器３２にそれぞれ相当するも
ので、以下パルス幅制御の要点のみについて説明する。
外部制御信号は端子「１」に入力され、誤差増幅器４３
の出力信号が比較器４７に加えられ、三角波発振器５０
からの三角波信号と比較され、外部制御信号に対応して
パルス幅のパルス信号が出力される。このパルス信号が
ローレベルの時にトランジスタＱ１１がオンとなり、反
対にハイレベルの時にトランジスタＱ１２がオンとなっ
て、端子「９」からパルス幅が制御されたパルス信号が
出力される。

【０００６】又比較器４１により過電流であることが検
出されると、フリップフロップ４８がセットされ、比較
器４７の出力信号はハイレベルとなるから、比較器４７
の出力はハイレベルとなり、トランジスタＱ１１はオフ
となる。又比較器４４により過電圧であることが検出さ
れると、フリップフロップ４９がセットされ、比較器４
７の出力信号はハイレベルとなるから、トランジスタＱ
１１はオフとなる。又端子「１２」に入力される電源電
圧が低下、或いは基準電圧源５１の電圧が低下して規定
値以下となると、比較器４５或いは比較器４６の出力信
号がハイレベルとなり、トランジスタＱ１３，Ｑ１４，
Ｑ１５がオンとなり、出力端子「９」はローレベルとな
る。即ち、パルスは停止する。

【０００７】図７はスイッチングレギュレータのブロッ
ク図であり、６０は図６に示す制御回路を集積回路化し
た制御回路、６１はトランス、６２はスイッチングトラ
ンジスタ、６３は整流回路、６４は出力側の整流平滑回
路、６５は出力電圧検出用増幅器、６６はホトカプラ、
６７は過電圧検出用増幅器、６８はホトカプラ、６９は
トランジスタ、ＣＴ，ＲＴは三角波発振器５０の発振周
期を決めるコンデンサ及び抵抗である。交流電圧ＡＣは
整流回路６３により全波整流され、スイッチングトラン
ジスタ６２がオンとなると、トランス６１の一次巻線に
電流が流れる。又トランス６１の二次巻線に誘起した電
圧は、整流平滑回路６４により整流されて平滑化され、
直流出力電圧となる。

【０００８】制御回路６０は、図６に示す端子番号
「１」〜「１６」を有し、端子「１」に出力電圧検出用
比較器６５からホトカプラ６６を介して整流平滑回路６
４からの直流出力電圧の検出信号が入力される。又端子
「７」，「８」が接地され、端子「９」からの出力パル
スがスイッチングトランジスタ６２のゲートに加えら
れ、スイッチングトランジスタ６２のオン，オフ期間が
制御される。即ち、直流出力電圧が設定値より高くなる
と、端子「９」からの出力パルスのパルス幅が狭くな
り、スイッチングトランジスタ６２のオン期間が短くな
って、直流出力電圧を低下するように作用し、反対に直
流出力電圧が設定値より低くなると、端子「９」からの
出力パルスのパルス幅が広くなり、スイッチングトラン
ジスタ６２のオン期間が長くなって、直流出力電圧が上
昇するように作用する。

【０００９】前述のように、スイッチングレギュレータ
の直流出力電圧が設定値に維持されるように、制御回路
６０からの出力パルスによって制御される。又直流出力
電圧の制御が異常となって過電圧となった時は、過電圧
検出用増幅器６７からホトカプラ６８を介して制御回路
６０の端子「１３」に入力され、制御回路６０のフリッ
プフロップ４９がセットされるから、端子「９」からの
出力パルスのパルス幅は零となり、スイッチングトラン
ジスタ６２のオン期間は零となるから、過電圧保護を行
うことができる。

【００１０】

【発明が解決しようとする問題点】制御回路６０は、前
述のように、集積回路化されて各種のスイッチングレギ
ュレータに適用できるように構成されている。しかし、
汎用化されているから、小容量のスイッチングレギュレ
ータに適用する場合等に於いては、必要最小限度以上の
保護回路等を含む構成を有するものとなり、制御回路６
０に於ける消費電力が無視できないものとなる。本発明
は、簡単な構成により低消費電力化を図ることを目的と
する。

【００１１】

【課題を解決するための手段】本発明のパルス幅制御回
路は、図１を参照して説明すると、抵抗８，９とコンデ
ンサ７とナンドゲート６とを含み、所定の周期の矩形波
の信号を出力する発振部１と、この発振部１の出力信号
と外部制御信号とを加えるパルス幅変換部２とを備え、
このパルス幅変換部２は、発振部１の出力信号をナンド
ゲート５等により反転した信号を加えると共に、前記外
部制御信号により時定数がトランジスタの導通度等によ
り変更される時定数回路３と、この時定数回路３の出力
信号と発振部１の出力信号とが入力されるナンドゲート
４とを有し、このナンドゲート４から外部制御信号に従
ったパルス幅の信号を出力するものである。

【００１２】

【作用】発振部１のコンデンサ７は、ナンドゲート６の
出力がハイレベルの時に、抵抗８，９を介して充電さ
れ、ローレベルの時に抵抗９を介して放電される。従っ
て、コンデンサ７の端子電圧は三角波となり、その端子
電圧がナンドゲート６の閾値を超えると、ナンドゲート
６の出力はハイレベルとなる。即ち、矩形波の信号を出
力することになる。

【００１３】パルス幅変換部２は、発振部１の出力信号
をナンドゲート５により反転して時定数回路３に加え、
この時定数回路３の出力信号と発振部１の出力信号とを
ナンドゲート４に入力するもので、時定数回路３の出力
信号は、外部制御信号により時定数回路のコンデンサの
放電時定数を小さくすると、急速にレベルが低下するか
ら、ナンドゲート４の出力信号のハイレベルの期間が長
くなる。反対に外部制御信号によりコンデンサの放電時
定数を大きくすると、レベル低下が遅くなるから、ナン
ドゲート４の出力信号のハイレベルの期間が短くなる。
即ち、ナンドゲート４の出力のパルス幅を外部制御信号
により制御することができる。

【００１４】

【実施例】図２は本発明の一実施例のブロック図であ
り、１１は発振部、１２はパルス幅変換部、１３は時定
数回路、１４はトランス、１５は整流平滑回路、１６，
１７は直流入力電源端子、１８，１９は直流出力端子、
Ｎ１〜Ｎ４はナンドゲート、Ｑ１〜Ｑ３はトランジス
タ、Ｄ１，Ｄ２はダイオード、Ｒ１〜Ｒ１０は抵抗、Ｃ
１，Ｃ２はコンデンサ、ＬＤは発光ダイオード、ＰＴは
ホトトランジスタ、ＺＤはシャントレギュレータであ
る。発振部１１とパルス幅変換部１２とによりパルス幅
制御回路を構成するもので、この実施例に於いては、ス
イッチングレギュレータのトランス１４の一次巻線に接
続したＭＯＳ ＦＥＴ等のトランジスタＱ３を制御する
場合の要部を示す。又ナンドゲートＮ１〜Ｎ４はＣＭＯ
Ｓによる２入力のシュミットトリガ型回路構成を有する
ものである。なお、通常のナンドゲートにより構成する
ことも可能である。

【００１５】発振部１１は、ナンドゲートＮ１とコンデ
ンサＣ１と抵抗Ｒ１，Ｒ２とダイオードＤ１とから構成
され、コンデンサＣ１は、ダイオードＤ１を介して並列
接続された抵抗Ｒ１，Ｒ２を介してナンドゲートＮ１の
出力により充電され、コンデンサＣ１の端子電圧がナン
ドゲートＮ１の閾値以上となると、ナンドゲートＮ１の
出力は“０”（ローレベル）となり、コンデンサＣ１は
抵抗Ｒ２を介して放電され、そのコンデンサＣ１の端子
電圧がナンドゲートＮ１の閾値以下となると、ナンドゲ
ートＮ１の出力は“１”（ハイレベル）となる。この場
合、ナンドゲートＮ１の“０”から“１”になる入力閾
値レベルと、“１”から“０”になる入力閾値レベルと
がシュミットトリガ型の為異なっている。即ち、シュミ
ットトリガ型とし、コンデンサＣ１の充放電の繰り返し
による矩形波の発振出力信号がナンドゲートＮ１から出
力される。又ＣＭＯＳ回路により構成することにより、
入力静電容量を考慮する必要があるが、コンデンサＣ１
の容量に含めて発振周期を設定することができる。

【００１６】又パルス幅変換部１２は、ナンドゲートＮ
２，Ｎ３と時定数回路１３とから構成され、時定数回路
１３は、ダイオードＤ２と抵抗Ｒ３，Ｒ４とコンデンサ
Ｃ２とホトトランジスタＰＴとから構成されている。こ
のパルス幅変換部１２に於いても、ナンドゲートＮ２，
Ｎ３をＣＭＯＳ回路により構成することにより、前述の
発振部１１に於ける場合と同様に、入力静電容量をコン
デンサＣ２の容量に含めて充放電時定数を設定すること
ができる。又ホトトランジスタＰＴは発光ダイオードＬ
Ｄと光学的に結合されてホトカプラを構成している。

【００１７】時定数回路１３のコンデンサＣ２は、ダイ
オードＤ２と抵抗Ｒ３とを介してナンドゲートＮ２の出
力により充電され、ダイオードＤ２により逆方向の放電
が阻止されて、抵抗Ｒ４とホトトランジスタＰＴとを介
して放電される。従って、ホトトランジスタＰＴを制御
することにより、放電時定数を変化させることができ
る。この時定数回路１３のコンデンサＣ２の端子電圧
と、発振部１１の出力信号とがナンドゲートＮ３に入力
され、コンデンサＣ２の端子電圧がナンドゲートＮ３の
閾値以上で且つ発振部１１の出力が“１”の時に、ナン
ドゲートＮ３の出力は“０”となり、その他の論理条件
の時に“１”となる。

【００１８】パルス幅変換部１２の出力信号はナンドゲ
ートＮ４により反転されて、トランジスタＱ１，Ｑ２の
ベースに加えられ、トランジスタＱ１，Ｑ２のエミッタ
からの出力信号が抵抗Ｒ６を介してトランジスタＱ３の
ゲートに加えられ、トランス１４の一次巻線に接続され
たこのトランジスタＱ３のオン，オフが制御される。又
トランス１４の二次巻線に誘起した電圧は整流平滑回路
１５により整流されて平滑化され、直流出力端子１８，
１９から図示を省略した負荷に供給され、且つ抵抗Ｒ７
〜Ｒ１０とツェナーダイオードＺＤと発光ダイオードＬ
Ｄからなる電圧検出部により検出され、発光ダイオード
ＬＤと光学的に結合されたホトトランジスタＰＴが制御
されて、時定数回路１３の時定数が制御される。

【００１９】図３は本発明の一実施例の動作説明図であ
り、（ａ）〜（ｉ）は図２の各部の信号ａ〜ｉの波形の
一例を示し、縦軸はそれぞれ異なる任意目盛りとして示
す。ナンドゲートＮ１の入力電圧ａとなるコンデンサＣ
１の端子電圧は、コンデンサＣ１の充放電に従って図３
の（ａ）に示すように三角波状に変化する。即ち、入力
電圧ａがナンドゲートＮ１の閾値Ｖｔｈ１を超えると、
ナンドゲートＮ１の出力信号ｂは“０”となり、コンデ
ンサＣ１の放電が開始される。又閾値Ｖｔｈ２（＜Ｖｔ
ｈ１）を下回ると、ナンドゲートＮ１の出力信号ｂは
“１”となり、コンデンサＣ１の充電が開始される。従
って、ナンドゲートＮ１の出力信号ｂは図３の（ｂ）に
示すように矩形波形となり、その周期は、コンデンサＣ
１の容量と抵抗Ｒ１，Ｒ２の値とにより定まることにな
る。

【００２０】又パルス幅変換部１２のナンドゲートＮ２
の出力信号ｃは図３の（ｃ）に示すように、発振部１１
のナンドゲートＮ１の出力信号ｂを反転したものとな
る。この出力信号ｃによりダイオードＤ２，抵抗Ｒ３を
介してコンデンサＣ２の充電が行われ、又抵抗Ｒ４とホ
トトランジスタＰＴとを介して放電が行われる。即ち、
充電時定数はＲ３・Ｃ２となり、放電時定数はホトトラ
ンジスタＰＴのインピーダンスをＺＰとすると、（Ｒ４
＋ＺＰ）・Ｃ２となり、コンデンサＣ２の端子電圧ｄは
図３の（ｄ）に示すように変化する。そして、ナンドゲ
ートＮ３にコンデンサＣ２の端子電圧ｄ、即ち、時定数
回路１３の出力信号と、発振部１１のナンドゲートＮ１
の出力信号ｂとがナンドゲートＮ３に入力されるから、
このナンドゲートＮ３の閾値をＶｔｈ３とすると、ナン
ドゲートＮ３の出力信号ｅは図３の（ｅ）に示すものと
なる。

【００２１】ナンドゲートＮ３の出力信号ｅの周期（Ｔ
１＋Ｔ２）は、発振部１１のナンドゲートＮ１の出力信
号ｂの周期と同一であるが、ホトトランジスタＰＴによ
るコンデンサＣ２の放電時定数が制御されることによ
り、出力信号ｅの“１”の期間Ｔ１と“０”の期間Ｔ２
との比が変化する。例えば、放電時定数を小さくする
と、コンデンサＣ２の端子電圧ｄの低下が急速となるか
ら、“１”の期間Ｔ１が長くなり、“０”の期間Ｔ２が
短くなる。反対に、放電時定数を大きくすると、コンデ
ンサＣ２の端子電圧ｄの低下が遅くなり、“１”の期間
Ｔ１が短く、“０”の期間Ｔ２が長くなる。

【００２２】ナンドゲートＮ４は出力用のトランジスタ
Ｑ１，Ｑ２を制御する為に、パルス幅変換部１２のナン
ドゲートＮ３の出力信号ｅを反転するもので、その出力
信号ｆは図３の（ｆ）に示すものとなり、これによっ
て、トランジスタＱ１，Ｑ２が制御され、その出力信号
ｇは図３の（ｇ）に示すものとなり、抵抗Ｒ６を介して
トランジスタＱ３のゲートに加えることになる。この出
力信号ｇが“１”の期間（ほぼＴ２に相当）に、トラン
ジスタＱ３がオンとなって、トランス１４の一次巻線に
電流が流れる。従って、このトランジスタＱ３のドレイ
ン・ソース間電圧ｈは図３の（ｈ）に示すように、トラ
ンジスタＱ３がオンの期間（ほぼＴ２に相当）は零とな
る。又トランジスタＱ３のドレイン電流ｉは図３の
（ｉ）に示すように、トランジスタＱ３がオンとなる
と、ほぼ直線状に上昇することになる。

【００２３】直流出力電圧が設定値より上昇した場合
に、発光ダイオードＬＤに流れる電流が上昇して発光量
が増加し、それによりホトトランジスタＰＴのインピー
ダンスが小さくなってコンデンサＣ２の放電時定数が小
さくなる。従って、期間Ｔ２が短くなり、トランジスタ
Ｑ３のオン期間が短くなるから、直流出力電圧の上昇を
抑制することができる。反対に、直流出力電圧が設定値
より低下した場合は、発光ダイオードＬＤに流れる電流
が低下して発光量が減少し、それによりホトトランジス
タＰＴのインピーダンスが大きくなってコンデンサＣ２
の放電時定数が大きくなる。従って、期間Ｔ２が長くな
り、トランジスタＱ３のオン期間が長くなるから、直流
出力電圧を上昇させることになる。前述の実施例は、フ
ライバックコンバータについて説明したが、フォワード
コンバータに対しても適用可能である。

【００２４】図４は本発明の他の実施例の説明図であ
り、２１は発振部、２２はパルス幅変換部である。この
実施例は、通常のナンドゲートＮ１１〜Ｎ１４を用いた
場合を示し、図２と同一の符号は同一又は類似した部分
を示す。発振部２１は、ナンドゲートＮ１１，Ｎ１２と
抵抗Ｒ１，Ｒ２，Ｒ１１とダイオードＤ１とコンデンサ
Ｃ１とにより構成され、ナンドゲートＮ１２の出力端子
と、ナンドゲートＮ１１の入力端子との間に抵抗Ｒ１１
を介してコンデンサＣ１が接続され、ナンドゲートＮ１
１の出力信号がハイレベルで、ナンドゲートＮ１２の出
力信号がローレベルの時に、コンデンサＣ１は抵抗Ｒ
１，Ｒ２を介して充電され、又ナンドゲートＮ１１の出
力信号がローレベルで、ナンドゲートＮ１２の出力信号
がハイレベルの時に、コンデンサＣ１は抵抗Ｒ２を介し
て放電される。

【００２５】パルス幅変換部２２は、ナンドゲートＮ１
３と、時定数回路を構成するダイオードＤ２，抵抗Ｒ
３，Ｒ４，コンデンサＣ２，ホトトランジスタＰＴによ
り構成され、ナンドゲートＮ１２の出力信号により、ダ
イオードＤ２，抵抗Ｒ３を介してコンデンサＣ２が充電
され、抵抗Ｒ４とホトトランジスタＰＴとを介して放電
される。このコンデンサＣ２の放電時定数がホトトラン
ジスタＰＴを制御することにより変化される。ナンドゲ
ートＮ１３は、時定数回路のコンデンサＣ２の端子電圧
と、発振部２１のナンドゲートＮ１１の出力信号とが入
力され、それらがナンドゲートＮ１３の閾値以上の時
に、出力信号が“０”（ローレベル）となる。又ナンド
ゲートＮ１４は、図２に於けるナンドゲートＮ４に相当
するものである。

【００２６】従って、図示を省略した発光ダイオードか
らホトトランジスタＰＴに入力される光量を制御するこ
とにより、時定数回路の時定数を制御できるから、ナン
ドゲートＮ１３の出力信号は、発振部２１の出力信号の
周期で、そのパルス幅が制御されたものとなる。

【００２７】本発明は、前述の各実施例にのみ限定され
るものではなく、種々付加変更することができるもので
あり、例えば、時定数回路を制御するホトトランジスタ
ＰＴの代わりに、他のトランジスタ等の制御素子を用い
ることも可能である。又抵抗Ｒ３を含む充電時定数を制
御する構成とすることも可能である。又過電流検出によ
り放電時定数を小さくして、ナンドゲートＮ３，Ｎ１３
の出力信号を最小パルス幅に継続して出力する回路を付
加することも可能である。又過電圧検出により出力パル
スを停止する回路を付加することも可能である。

【００２８】

【発明の効果】以上説明したように、本発明は、発振部
１とパルス幅変換部２とからなり、外部制御信号により
パルス幅変換部２の時定数回路３の時定数を変化して、
出力パルスのパルス幅を制御するものであり、不要な回
路構成を含まないので、集積回路化も容易な簡単な回路
構成となり、ＣＭＯＳ回路により構成することも可能で
あるから、低消費電力化が容易となる。従って、小容量
のスイッチングレギュレータ等に適用して、経済化を図
ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例の説明図である。

【図３】本発明の一実施例の動作説明図である。

【図４】本発明の他の実施例の説明図である。

【図５】従来例のパルス幅制御回路の要部ブロック図で
ある。

【図６】従来例の制御回路の要部ブロック図である。

【図７】スイッチングレギュレータのブロック図であ
る。

【符号の説明】

１ 発振部 ２ パルス幅変換部 ３ 時定数回路 ４，５，６ ナンドゲート ７ コンデンサ ８，９ 抵抗

フロントページの続き (56)参考文献 特開 平１−310328（ＪＰ，Ａ) 特開 昭62−25874（ＪＰ，Ａ) 特公 昭57−37131（ＪＰ，Ｂ２)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 抵抗とコンデンサとナンドゲートとを含
   み、所定の周期の矩形波の信号を出力する発振部（１）
   と、該発振部（１）の出力信号と外部制御信号とを加え
   るパルス幅変換部（２）とを備え、前記パルス幅変換部
   （２）は、前記発振部（１）の出力信号を反転した信号
   を加えると共に前記外部制御信号により時定数が変更さ
   れる時定数回路（３）と、該時定数回路（３）の出力信
   号と前記発振部（１）の出力信号とが入力されるナンド
   ゲート（４）とを有し、該ナンドゲート（４）から前記
   外部制御信号に従ったパルス幅の信号を出力する構成と
   したことを特徴とするパルス幅制御回路。