JP2632962B2

JP2632962B2 - デイジタル信号再生装置

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Publication number: JP2632962B2
Application number: JP23092188A
Authority: JP
Inventors: 健一長沢; 伸逸山下; 素一樫田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-09-14
Filing date: 1988-09-14
Publication date: 1997-07-23
Anticipated expiration: 2012-07-23
Also published as: JPH0279257A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデイジタル信号再生装置に関し、特に、主デ
ータ及びアドレスデータを含むデイジタル信号が多数の
並列するトラックに記録されてなる記録媒体から前記デ
イジタル信号を再生する装置に関する。

〔従来の技術〕

この種の装置としては、テープ上を同時にトレースす
るｎ個の回転ヘツドでｎ系統のデイジタル信号を記録再
生するマツチチヤンネルのデイジタルデータレコーダ
（以下DDRと称す）があるが、以下本明細書ではこの種
のマルチチヤンネルDDRを例にとって説明する。

第９図（Ａ），（Ｂ）はマルチチヤンネルDDRのヘツ
ド構成の一例を示す図である。図中１は回転ドラムであ
り、同ドラム１上には６つの回転ヘツドH1〜H6が配設さ
れている。回転ヘツドH1〜H3、回転ヘツドH4〜H6は隣接
ヘツド間の位相差がθ゜となる様配される。θは充分小
さい値に設定され近接する３つのヘツドがほぼ同時にテ
ープ上をトレースする様配置されている。また回転ヘツ
ドH1〜H3に対して回転ヘツドH4〜H6は180゜の位相差を
以って回転し、ヘツドH1〜H3とヘツドH4〜H6はドラム１
に体して180゜以上の角範囲に亘って巻装された磁気テ
ープ上を交互にトレースし、３チヤンネル記録を行う。

また、第９図（Ｂ）に示す様にヘツドH1,H3,H5は同一
のアジマス角を有しており、ヘツドH2,H4,H6もまたヘツ
ドH1,H3,H5とは異なる同一のアジマス角を有している。
これによって、所謂アジマス記録が行われる。

第10図は第９図（Ａ），（Ｂ）のヘツドによって磁気
テープＴ上に記録されたトラツクパターンを示してお
り、Tr1〜Tr6で示すトラツクは夫々ヘツドH1〜H6で記録
されたトラツクを示している。ヘツドH1〜H3が第10図中
H1〜H3で示す位置から、図中斜め上方に向かってテープ
上をトレースすることによってトラツクTr1〜Tr3を形成
しつつ３チヤンネル記録を行い、またトラツクTr1〜Tr3
をトレースして３チヤンネル再生が行われる。

上述の如くヘツドH1が必ずトラツクTr1をトレースす
る様トラツキング制御を行うことにより、チヤンネル間
で相対的にデータが時間軸方向に移動することなく３チ
ヤンネルの記録再生が行え、多量のデータの記録再生が
実現できる。

〔発明が解決しようとする問題点〕

しかし、上述の如くヘツドH1が必ずトラツクTr1をト
レースする様トラツキング制御を行うと、ヘツドH1の制
御目標となるトラツクは６トラツク（ｉ本の隣接トラッ
ク）につき１トラツクしか存在しないため、トラツキン
グエラーの量としては±３トラツク分まで発生してしま
う。従って、装置の立上り直後や何らかの要因で一度ト
ラツキング制御が外れてしまった場合には、トラツキン
グ制御引込状態となるまでは非常に長い期間が必要にな
る。この期間は再生データが得られないのであるから、
装置の立上り時やトラツキング外れが生じた場合長い期
間、再生データが得られなくなってしまう。

また、トラツキング制御のための記録信号のパターン
も６トラツク周期としなければならず、記録系，再生系
共トラツキングのための回路か複雑にならざるを得な
い。更にはトラツクの一部にパイロツト信号を記録し、
このパイロツト信号を用いてトラツキング制御を行う様
な装置であれば、単に回路が複雑になるというのみなら
ず、パイロツト信号の記録領域も大きくせねばならず高
密度記録の妨げとなっていた。

この様な問題はマツチチヤンネル数の増加に伴い大き
くなる。これは今後更に広帯域の信号を高密度記録しよ
うとした場合に大きな障害となってしまう。

本発明は斯かる問題点に鑑みてなされ、トラツキング
制御の引込時間を速くすることができ、データレートの
極めて高いデイジタル信号を高密度記録し、再生するシ
ステムに適用して極めて有益なデジタル信号再生装置を
提供することを目的としている。

〔問題点を解決するための手段〕

斯かる目的下に於いて本発明においては、主データ及
びアドレスデータを含むデイジタル信号が多数の並列す
るトラックに記録されてなる記録媒体から前記デイジタ
ル信号を再生する装置において、前記記録媒体から前記
デイジタル信号を再生するため、前記多数の並列するト
ラック中の隣接するｉ本（ｉは２以上の整数）のトラッ
クをトレースするｉ個の回転ヘッドと、該ｉ個の回転ヘ
ッドで再生された信号から前記主データ及びアドレスデ
ータを復元する再生プロセッサと、該再生プロセッサの
出力する主データが書き込まれるメモリと、該メモリに
記憶されている主データを読み出す読み出し手段と、前
記ｉ個の回転ヘッド中の１つが制御目標とするトラック
が隣接するｉ本のトラック中に複数存在するトラッキン
グ制御手段と、前記アドレスデータに従う前記再生プロ
セッサの出力する主データの前記メモリへの書き込みア
ドレスと前記読み出し手段による前記メモリの読み出し
アドレスとの差を検出する検出手段と、該検出手段の出
力に基づいて前記再生プロセッサの前記メモリへの書き
込みアドレスをシフトする手段とを具備する構成として
いる。

〔作用〕

上述の構成によれば、各ヘッドで再生される信号の再
生タイミングが記録時に対して相対的に移動した場合に
おいても、再生プロセッサの出力する主データのメモリ
への書き込みアドレスがアドレスデータに従って定めら
れているので、メモリに記憶されている主データの読み
出しアドレスについては特に制御しなくとも各ヘッドの
再生するデータ間で相対的に時間移動のないデータが出
力できる。また、再生プロセッサの出力する主データの
メモリへの書き込みアドレスが読み出し手段による読み
出しアドレスに対して前後してしまう場合等には前記検
出手段の出力に基づいて再生プロセッサの出力する主デ
ータのメモリへの書き込みアドレスがシフトされるの
で、このような場合でも相対的な時間移動は生じない。

〔実施例〕

以下、図面を参照して本発明を３チヤンネル記録再生
を行うDDRに適用した実施例について説明する。

第２図は本発明の一実施例としてのDDRの概略構成を
示す図である。図中、２はネツトワークインターフエー
ス（以下NETと略す）であり、外部とのデータの授受を
行うものである。４は大容量のランダムアクセスメモリ
（以下MEMと略す）、６は誤り訂正符号化復号化回路
（以下ECC回路と略す）、８はCPUである。

NET2より入力されたデータはデータバスDbを介してME
M4に格納され、ECC回路６にて誤り訂正符号（ECC）を付
加して後、３つの記録プロセス回路10a,10b,10cに供給
される。この時、NET2,ECC回路６、記録プロセス回路10
a,10b,10cのアクセスするMEM4上のアドレスはアドレス
バスAbを介して伝達される。

第３図に第２図中の記録プロセス回路10a,10b,10cの
具体例を示す。50はデータバスからECCを含むデータが
入力される端子であり、入力されたデータは合成回路51
へ供給され、後述のIDデータと合成される。

本実施例のDDRのヘツド構成は前述の第９図（Ａ），
（Ｂ）に示した構成であり、第２図中16はドラム１の１
回転を１周期とし、ヘツドH1,H2,H3がテープＴのトレー
スを開始するタイミングで立下り、ヘツドH4,H5,H6がテ
ープＴのトレースを開始するタイミングで立上る矩形の
ヘツドスイツチングパルス（HSP）を発生するHSP発生器
である。第３図中52はこのHSPが入力される端子で、ア
ドレス決定回路53はデータレートに対応した周波数のク
ロツク（CLK）と、このHSPに基づいてこの記録プロセス
回路10のアクセスするMEM4のアドレスを決定する。この
アドレス決定回路53の出力は端子55からアドレスバスAb
へ送出され、MEM4内の各アドレスからのデータ読出しを
命ずる。但し、この時MEM4にアクセスするのは３つの記
録プロセス回路10a,10b,10cとECC回路6,NET2があり、こ
れらのアクセスは不図示のアービタ（調停器）により時
系列に行われる。

アドレス決定回路53の出力するアドレスデータは他方
ID発生器54にも入力され、ID発生器54ではこのアドレス
データを示すデータ（後に詳述する）を含む付加データ
（IDデータ）を発生し、合成回路51へ供給する。

合成回路51からはNET2を介した主なる情報データ,EC
C、更にはこのIDデータを含むデータシーケンスが出力
され、データプロセス回路55にてデイジタル変調等の処
理が施された後、出力端子56より記録プロセス回路10の
出力するデイジタル信号として出力される。

記録プロセス回路10a,10b,10cの出力する３系統のデ
イジタル信号は夫々混合器12a,12b,12cにてパイロツト
信号発生回路18の発生するパイロツト信号と時分割多重
される。

第４図はパイロツト信号発生回路18の具体的構成例を
示す図、第５図は第４図のパイロツト信号発生回路によ
り発生されるパイロツト信号のテープＴ上の記録パター
ンを示す図である。

第４図中100はHSPの入力端子、102は周波数f₁の信号
（以下単にf₁と称す）を発生する発振器、104は周波数f
₂の信号（以下単にf₂と称す）を発生する発振器であ
る。スイツチ106a,106b,106cはHSPがハイレベル（Hi）
の時Ｈ側、ローレベル（L₀）の時Ｌ側に接続される。モ
ノマルチバイブレータ（MM）108,110は、ゲート112a,11
2b,112cのゲートタイミングを決定するもので、MM108は
HSPの立上り及び立下りでトリガして所定時間Hiとなる
出力をMM110に供給する。MM110はMM108の出力の立下り
でトリガして所定時間Hiとなる出力を得、このMM110の
出力でゲートタイミングが決定される。説明の簡単のた
めヘツドH1〜H3及びヘツドH4〜H6は同一の回転位相とし
てゲート112a,112b,112cを同一のタイミングでオンして
いるが、実際はヘツドH1〜H3の位相差分だけゲートタイ
ミングをずらし各ヘツドが同一の位相でトラツキング用
パイロツト信号を記録する様にしている。

ゲート112a,112b,112cでゲートされたf₁,f₂は端子114
a,114b,114cを介して加算器12a,12b,12cに供給され、第
５図に示す如くテープ上に記録される。即ち、Tr1,Tr3,
Tr5にはf₁が、Tr2,Tr4,Tr6にはf₂が夫々各トラツクの同
一部分に記録されることになる。

パイロツト信号が時分割多重されたデイジタル信号は
記録アンプ14a,14b,14cを介し、更に記録時はＲ側に接
続されているスイッチ20a,20b,20cを介して、ヘツドス
イツチ22a,22b,22cへ入力される。ヘツドスイツチ22a,2
2b,22cはHSPがL₀の時Ｌ端子、Hiの時Ｈ端子に接続さ
れ、３ヘツドで３トラツクづつ形成しつつ３系統のデイ
ジタル信号が第10図の如く記録されていく。

次に再生時の動作について説明する。各ヘツドH1〜H6
の出力はスイツチ22a,22b,22c,スイツチ20a,20b,20cの
Ｐ側を介して再生アンプ24a,24b,24cに供給される。

ATF回路26はアンプ24aの出力に基づきトラツキング制
御信号を形成しキヤプスタン駆動回路28に供給される。
キヤプスタン駆動回路28はトラツキング制御信号に応じ
て、各ヘツドH1〜H6が再生可能なトラツク上をトレース
する様キヤプスタン３の回転位相を制御する。更に詳し
くは従来の様にヘツドH1が必ずトラツクTr1にオントラ
ツクする様にトラツキング制御を行うのではなく、ヘツ
ドH1はトラツクTr1及びこれと同じアジマス角のトラツ
クTr3,Tr5のいずれかにオントラツクする制御を行う。

第６図は第２図に於けるATF回路26の一構成例を示
す。端子120はアンプ24aからの出力が供給される端子で
あり122はf₂を抽出しレベル検波するバンドパスフイル
タ（BPF）、124はf₁を抽出しレベル検波するBPFであ
る。今、ヘツドH1〜H3がテープ上をトレース中ヘツドH1
がトラツクTr1,Tr3,Tr5のいずれかをトレースしていれ
ば、ヘツドH1は主にf₁を再生する。例えば第５図のHta,
Htbに示す如く、ヘツドH1がトラツクをトレースしてい
れば、Htaの位置からHtbの位置に至るまでの間f₁が主に
再生される。レベル比較器126はBPF124で分離されたf₁
の検波レベルが所定のスレツシヨルドレベル以上あるか
否かを示す矩形波信号を出力し、この信号はＤフリツプ
フロツプ（DFF）128のＤ端子に入力され、更にこのDFF1
28のＱ出力はDFF130のＤ端子に入力される。DFF128,120
は充分高い周波数のクロツクCLKで駆動されており、DFF
128の出力に対しDFF130の出力は１クロツク分遅れてい
る。従って、DFF128のＱ出力とDFF130の出力のアンド
ゲート132でとることにより、上記矩形波信号の立上り
のタイミングで１クロツク分のパルスが得られ、同様に
DFF128のＱ出力とDFF130の出力のノアをノアゲート13
6でとることによって上記矩形波信号の立下りのタイミ
ングで１クロツク分のパルスが得られる。これはヘツド
H1が第５図のHtaに示す位置に達したタイミングでアン
ドゲート132がパルスを出力し、ヘツドH1が同じくHtbに
示す位置に達したタイミングでノアゲート136がパルス
を出力するということである。

他方、BPF122の出力はf₂をレベル検波したものである
が、夫々アンドゲート132の出力パルス、ノアゲート136
の出力パルスで動作するサンプルホールド（S/H）回路1
34,138でS/Hされる。これはHtaの位置にあるヘツドH1か
ら再生された先行トラツクTr2からのf₂レベルと、Htbの
位置にあるヘツドH1から再生された後行トラツクTr4か
らのf₂レベル（夫々第５図に斜線で示す部分から再生さ
れたもの）とをS/Hしていることになり、これらを差動
増幅器140に供給することにより、差動増幅器140からヘ
ツドH1がトＣラツクTr3に対してどの程度ずれた位置を
トレースしているかを示すトラツキングエラー信号が出
力される。

同様にヘツドH1がトラツクTr1,Tr5の近傍をトレース
している場合も上述の如きトラツキグエラー信号を得
る。従って、端子144より出力されるトラツキングエラ
ー信号を用いてキヤプスタン駆動回路28が動作すること
により、ヘツドH1,H3,H5はトラツクTr1,Tr3,Tr5のいず
れかにオントラツクする様制御される。この場合の最大
のトラツキングエラーは±１トラツクであるので極めて
迅速にトラツキング制御引込状態となる。

第２図に戻り、アンプ24a,24b,24cの出力は夫々再生
プロセス回路32a,32b,32cへ供給される。再生プロセス
回路32a,32b,32cはMEM4にECCを含むデータを書込み、EC
C回路６によりMEM4上のエータに誤り訂正が施される。N
ET2はMEM4から主データのみを読出し外部へ出力するこ
とになる。

MEM4内のデータ格納領域多びそのアドレスを第７図に
模式的に示す。図中Ａ−１〜Ａ−８は記録プロセス回路
10aで処理するデータ即ちトラツクTr1,Tr4に記録するデ
ータ（以下Ａチヤンネルデータと称する）に割当てられ
た領域であり、領域Ａ−1,A−2,…,A−８の夫々は１ト
ラツク分のデータを記憶可能である。同様にＢ−１〜Ｂ
−８は記録プロセス回路10bで処理するデータ（Ｂチヤ
ンネルデータ）、Ｃ−１〜Ｃ−８は記録プロセス回路10
cで処理するデータ（Ｃチヤンネルデータ）に割当てら
れた領域であり、各領域には夫々１トラツク分のデータ
を記憶可能である。

前述の記録プロセス回路10a,10b,10cがアドレスバスA
bへ送出するアドレスデータは少なくとも上記領域番号
を含んでいる。また、記録時、例えば記録プロセス回路
10aが領域Ａ−１にアクセスしている時、記録プロセス
回路10b,10cには夫々領域Ｂ−1,C−１にアクセスする。
即ち、チヤンネル番号Ａ〜Ｃの後の上位アドレスとして
の付番１〜８の同一番号の領域は同時にアクセスされ
る。ENT2からのMEM4への書込みも領域Ａ−1,B−1,C−１
については同時に行われる。

一方、再生時に各再生プロセス回路32a,32b,32cはMEM
4にデータを書込む際必ずチヤンネル番号が一致した領
域に書込むことになる。第８図は第２図の再生プロセス
回路32a,32b,32cの構成例を示す。

第８図中端子60は再生アンプからのデイジタル信号が
入力された端子で、入力された信号はデイジタル復調器
を含むデータプロセスタ61で元のデータとされる。ID分
離回路62は前述にIDデータを分離し、更に記録時にアク
セスしたMEM4のアドレスを復元してアドレスデータとし
て出力する。再生プロセス回路32a,32b,32cはこの復元
されたアドレスデータに従い、MEM4へのアクセスアドレ
スを決定する。今、加算器64が存在しないものとする
と、再生プロセス回路32a,32b,32cが端子68から出力す
るECCを含むデータは、端子67から出力するアドレスデ
ータに従い、記録時に記憶されていたMEM4の領域と同一
の領域に書込まれていくことになる。これによって以下
の如き効果がある。

前述した様にATF回路26はヘツドH1をトラツクTr1,Tr
3,Tr5のいずれかにオントラツクさせる様制御を行うも
のであり、ヘツドH1が第10図H1に示す如くトラツクTr1
上をトレースしている場合には再生プロセス回路32a,32
b,32cは記録時と同一のチヤンネルの領域にデータを書
込み、かつ各再生プロセス回路32a,32b,32cがアクセス
する上位アドレス１〜８は同一である。しかし、ヘツド
H1がトラツクTr3のオントラツクしている場合は、ヘツ
ドH4,H5,H6が第10図のH4′,H5′,H6′に示す如く各トラ
ツクをトレースすることになり、再生プロセス回路32a
が記録時に領域Ｃ−３から読出されたデータを出力する
時に再生プロセス32b,32cが記録時に領域Ａ−4,B−４か
ら読出されたデータを出力することになり、これら３つ
の再生プロセス回路32a,32b,32cから同時に出力される
データはチヤンネルが入替り、かつ時間方向に相対的に
シフトしたデータとなってしまう。これはヘツドH1がト
ラツクTr5にオントラツクしている場合も同様であり、
この時ヘツドH4,H5,H6は第10図のH4″,H5″,H6″の位置
をトレースする。

しかし、上述の如く、MEM4上の記録時に記憶されてい
た領域に戻す構成とすることにより、NET2から読出され
るデータの配列を記録時にNET2に入力されたデータの配
列と同一にすることができる。即ち、NET2は外部装置に
適した所定のタイミングで上位アドレス１〜８に従い順
にMEM4にアクセスし、Ａ−1,B−1,C−１については必ず
同時（具体的にはデータ順次）にMEM4からのデータを外
部に出力するだけでよい。また、この時ECC回路６の処
理単位が複数の領域に及ぶ場合でも、記録時と同一のア
ドレスにアクセスするだけで誤り訂正が可能である。

従って、上述の如く記録時に記憶されていたMEM4上の
領域に各再生データを戻すことにより、トラツキング制
御についてはアジマスの一致したトラツクにさえ各ヘツ
ドをオントラツクさせれば再生が可能となる。

ところで今、NET2のアクセスアドレスは外部装置等後
段の回路によって決定され、各チヤンネルの上位アドレ
スを順に変化させるだけであるので以下の如き問題が発
生し得る。

即ち、今各再生プロセス回路32a,32b,32cのアクセス
アドレスが夫々領域Ｃ−3,A−2,B−２であるとし、NET
のアクセスアドレスがＡ−2,B−2,C−２とし、かつ再生
プロセス回路32b,32cのアクセスアドレスより先行して
いるとする。この場合、領域Ａ−2,B−２から読出され
るデータと、領域Ｃ−２から読出されるデータとはMEM4
の１読出サイクル近い期間時間方向にシフトしてしまう
ことになる。また本実施例のDDRではMEM4にECC回路６も
アクセスしているので再生プロセス回路32a,32b,32cかM
EM4のデータを書込んだ後、ECC回路６の処理時間経過し
た後NET2がアクセスしなげればならない。さもなくば、
誤り訂正の施されていないデータまたは誤り訂正の不完
全なデータがNET2から読出されることになってしまう。

そこで、本実施例では再生プロセス回路32a,32b,32c
がアクセスするアドレスをシフトできる様にした。以
下、これについて説明する。

第８図のID分離回路62が出力するアドレスデータ中、
前述した上位アドレス１〜８に対応する３ビツトのデー
タを端子63を介してコントロールバスCbに送出する。ま
たNET2のアクセスアドレスの上位アドレス１〜８も同様
にコントロールバスCdに送出されている。CPU8はこれら
を参照してNET2のアクセスアドレスと再生プロセス回路
32a,32b,32cのアクセスアドレスとが前述の如き問題を
生じない関係となる様再生プロセス回路32a,32b,32cに
アクセスアドレスをシフトする命令を出す。

今、ECC回路の処理時間が３トラツク分、即ち１つの
上位アドレス分のデータアクセスタイムとすると、再生
プロセス回路32aのアクセスする上位アドレスAaに対し
てNET2のアクセスする上位アドレスAnの３以上遅れてい
れば問題ない。従って、Aa−Anが２以下であれば再生プ
ロセス回路32a,32b,32cの上位アドレスAa,Ab,Acをシフ
トすればよい。

この時のCPU8の動作について第１図のフローチヤート
を参照して説明する。まず、再生が開始されると（S
1）、NET2の上位アドレスAnを取込み（S2）、更に再生
プロセス回路32aの上位アドレスAaを端子63を介して取
込む（S3）。そしてこれらの差（Aa−An）が３以上であ
るか否かを判定し（S4）、３以上であればS6を介してS2
に戻り、２以下であれば各再生プロセス回路32a,32b,32
cのオフセツトデータ発生回路65に端子66を介してオフ
セツトデータをシフトする様命令する（S5）。ここで、
オフセツトデータ発生回路65は例えば２ビツトのデータ
を発生するものとし、該回路65の出力するデータは加算
器64にてアドレスデータ中の上位アドレスを示す３ビツ
トの上位２ビツトに加算され、オフセツトデータのシフ
トが１づつであれば各再生プロセス回路32a,32b,32cの
上位アドレスAa,Ab,Acが２シフトすることになる。この
後S6を介してS2に戻り、再び同じ動作を行い、まだ（Aa
−An）が２以下であれば再生Aa,Ab,Acを２シフトする。
S6は再生終了を待つステツプである。

上述の如く構成することによって、再生プロセス回路
32a,32b,32cのMEM4へのデータ書込、ECC回路６のデータ
アクセス、NET2のデータ読出のタイミングにより前述の
如き問題を生じることはない。

尚、上述の各再生プロセス回路32a,32b,32cの上位ア
ドレスAa,Ab,Acの１回のシフト量は２としたが、１でも
４でも同様の効果が期待できる。但し、ECC回路６の処
理単位が２つの上位アドレスを有する６トラツク分（第
７図の６領域分）に及びかつECC回路のアクセスするア
ドレスをシフトしないとすればシフト単位が１では誤り
訂正が不能になるので、各再生プロセス回路の上位アド
レスのシフト単位は２または４とする必要がある。同様
にECC回路６の処理単位が12トラツク分の場合には、各
再生プロセス回路の上位アドレスのシフト単位は４とす
る必要がある。

上述した如き実施例のDDRではトラツキング制御目標
が２トラツク毎に存在するのでトラツキングの引込時間
が極めて短くでき、いかなる制御目標トラツクに各ヘツ
ドが制御されていても同様の再生を行うことが可能とな
った。また、NET2の外部へのデータ送出タイミングも外
部の必要に応じて自由に設定することができる。

尚、上述の実施例では６個の回転ヘッドで３チヤンネ
ル同時記録再生を行うDDRについて説明したが、ｉ（≧
２）個の回転ヘッドを用いて隣接するｉ本のトラックか
らデイジタル信号の再生を行うデイジタル信号再生装置
に本発明を適用して同様の効果が得られるものである。

〔発明の効果〕

以上説明した様に、本発明のデイジタル信号再生装置
によればトラツキング制御引込が速く、かついかなる場
合に於いてもデータの再生が可能となった。

【図面の簡単な説明】

第１図は本発明の一実施例としてのDDRの動作の一部を
説明するためのフローチヤート、第２図は本発明の一実施例としてのDDRの概略構成を示
す図、第３図は第２図のDDRの記録プロセス回路の構成を示す
図、第４図は第２図のDDRのパイロツト信号発生回路の構成
を示す図、第５図は第２図のDDRによる記録パターンを示す図、第６図は第２図のDDRのATF回路の構成を示す図、第７図は第２図のDDRのメモリの記憶領域及びそのアド
レスを模式的に示す図、第８図は第２図のDDRの再生プロセス回路の構成を示す
図、第９図（Ａ），（Ｂ）はマルチチヤンネルDDRのヘツド
構成の一例を示す図、第10図は第９図（Ａ），（Ｂ）のヘツド構成による記録
パターンを示す図である。図中、Ｔは記録媒体としての磁気テープ、H1,H2,H3,H4,
H5,H6は夫々回転ヘツド、２はネツトワークインターフ
エース、４はランダムアクセスメモリ、６は誤り訂正符
号化復号化回路、８はCPU、10a,10b,10cは記録プロセス
回路、18はパイロツト信号発生回路、26はATF回路、28
はキヤプスタン駆動回路、32a,32b,32cは夫々再生プロ
セス回路、53はアドレス決定回路、54はID発生回路、62
はID分離回路、64は加算器、65はオフセツトデータ発生
回路である。

Claims

(57)【特許請求の範囲】

【請求項１】主データ及びアドレスデータを含むデイジ
タル信号が多数の並列するトラックに記録されてなる記
録媒体から前記デイジタル信号を再生する装置であっ
て、前記記録媒体から前記デイジタル信号を再生するため、
前記多数の並列するトラック中の隣接するｉ本（ｉは２
以上の整数）のトラックをトレースするｉ個の回転ヘッ
ドと、該ｉ個の回転ヘッドで再生された信号から前記主データ
及びアドレスデータを復元する再生プロセッサと、該再生プロセッサの出力する主データが書き込まれるメ
モリと、該メモリに記憶されている主データを読み出す読み出し
手段と、前記ｉ個の回転ヘッド中の１つが制御目標とするトラッ
クが隣接するｉ本のトラック中に複数存在するトラッキ
ング制御手段と、前記アドレスデータに従う前記再生プロセッサの出力す
る主データの前記メモリへの書き込みアドレスと前記読
み出し手段による前記メモリの読み出しアドレスとの差
を検出する検出手段と、該検出手段の出力に基づいて前記再生プロセッサの前記
メモリへの書き込みアドレスをシフトする手段、とを具備するデイジタル信号再生装置。