JP2629460B2 - 混成集積回路装置 - Google Patents

混成集積回路装置

Info

Publication number
JP2629460B2
JP2629460B2 JP3007367A JP736791A JP2629460B2 JP 2629460 B2 JP2629460 B2 JP 2629460B2 JP 3007367 A JP3007367 A JP 3007367A JP 736791 A JP736791 A JP 736791A JP 2629460 B2 JP2629460 B2 JP 2629460B2
Authority
JP
Japan
Prior art keywords
integrated circuit
hybrid integrated
circuit device
lead frame
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3007367A
Other languages
English (en)
Other versions
JPH04240757A (ja
Inventor
教正 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3007367A priority Critical patent/JP2629460B2/ja
Publication of JPH04240757A publication Critical patent/JPH04240757A/ja
Application granted granted Critical
Publication of JP2629460B2 publication Critical patent/JP2629460B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は混成集積回路装置に関
し、特に回路基板とリードフレームとを接続し、全体を
トランスファモールド樹脂で封止した混成集積回路装置
に関する。
【0002】
【従来の技術】従来の混成集積回路装置は図4(a)に
示すように、リードフレームのアイランド1に回路基板
2を固着し、回路基板2とリードフレームのアウターリ
ード3とをボンディングワイヤー4で接続し、しかる後
トランスファモールド樹脂5で全体を封止する構造とな
っていた。回路基板2上には半導体素子6が搭載され、
回路基板2とは同様にボンディングワイヤー4で接続さ
れている。
【0003】
【発明が解決しようとする課題】この従来構造の混成集
積回路装置では、アウターリードのピン数が多くなるに
従いアウターリードのボンディングに時間がかかるとい
う問題点がある。たとえば0.2秒/ワイヤーでボンデ
ィングできるボンディング装置を使い、120ピンの混
成集積回路装置の場合、アウターリードのボンディング
に要する時間は約24秒、208ピンの場合は42秒、
296ピンの場合は59秒となる。混成集積回路装置
は、高機能,高集積化するに従って多ピンになる傾向に
あるが、上述したようにボンディング時間がふえること
によって加工費が増大し、またワイヤーボンディング装
置の増設が必要になったりし、製品のコスト上昇をまね
いていた。
【0004】この問題を解決する一方策として特願平1
−100423公報に示されている構造をあげることが
できる。この構造のものは、図4(b)に示すように、
リードフレームのアウターリード3と回路基板2とをボ
ンディングワイヤーを使わずに直接接続している。すな
わち図5に示すように、あらかじめリードフレーム12
のアウターリード3に半田メッキをほどこしておき、回
路基板2上の電極端子7とアウターリード3を位置合わ
せした後、加熱ツール8を押しあてる。この接続方式
は、通常のTABのアウターリードボンディングにつか
われるパルス状に加熱ツール8に電流を供給するパルス
ヒート方式と同じである。加熱ツール8により加熱され
たアウターリード3上の半田が溶融し、電極端子7とア
ウターリード3とが機械的にかつ電気的に接続される。
【0005】この方式を応用して図6に示すように、回
路基板2の一辺にほぼ等しい長さをもつ加熱ツール8を
4個組みあわせて直列に接続し、回路基板2の4辺を一
括してボンディングしようとすると、従来にはない不具
合が発生する。この不具合は、加熱ツール8に通電され
るべき電流の一部が、図中点線で示す矢印のように、リ
ードフレームのタイバー9にリークして加熱ツールに充
分電流が流れず、結果とて加熱ツールが半田を溶融する
のに必要な温度まで昇温しないという現象である。
【0006】
【課題を解決するための手段】本発明の混成集積回路装
置は、リードフレームのアウターリードと回路基板の電
極端子を電気的かつ機械的に接続し、全体をトランスフ
ァモールド樹脂にて封止してなる混成集積回路装置にお
いて、前記アウターリードの少なくとも先端を含む領域
の前記電極端子に接続される面と反対の面が絶縁物で被
覆されているものである。
【0007】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の第1の実施例を説明するためのリー
ドフレームの平面図である。
【0008】リードフレーム12のすくなくともアウタ
ーリード3の先端は、例えばSn80%とPb20%の
組成からなるメッキがほどこされ、かつ回路基板に接続
される面とは反対の面に、例えば厚さ10〜100μm
のポリイミドシート10が接着剤を介してはりつけられ
ている。このポリイミドシート10は図1(a)に示し
たように、すべてのアウターリード3全体にまたがって
はりつけられていてもよいし、図1(b)のように四方
に並べて形成されているアウターリード3の各辺毎のシ
ートでもよい。また個々のアウターリード3に別々には
りつけられていてもよい。
【0009】図2は図1に示したリードフレームを回路
基板2の電極端子7に位置合わせした後、加熱ツール8
を押しあてた状態を示す断面図である。この場合、図6
に示したのと同じ4辺同時加熱ツール8がポリイミドシ
ート10を介してアウターリード3を250℃前後に加
熱する。加熱ツール8とアウターリード3はポリイミド
シート10により絶縁されているため図6に示したよう
なリードフレーム12への電流のリークがなく、全辺の
アウターリード3が良好に接続できる。なお電極端子7
とアウターリードの先端とは、はんだメッキの代りに異
方性導電フィルムで接続してもよい。図1(a),
(b)に示した構造のリードフレームでは、アウターリ
ード3がポリイミドシートで固定されるため、アウタリ
ード3がばらける不具合を低減できる効果もある。
【0010】図3は本発明の第2の実施例を説明するた
めのリードフレームの平面図である。少なくともアウタ
ーリード3の先端の回路基板と接続される面と反対の面
に、メタルマスクを使ったCVD法またはスパッタ法に
よりアルミナ膜11または窒化シリコン膜が形成されて
いる。この場合絶縁物は無機の絶縁膜なので、第1の実
施例に比べてより一層の高温に耐えることができる。従
って、融点の高い半田組成またはSnのみのメッキによ
りアウターリード3と回路基板とを接続できるので、ガ
ラス転移点の高いトランスファモールド樹脂を使用で
き、耐湿性などの信頼性を向上させることができるとい
う効果もある。
【0011】
【発明の効果】以上説明したように本発明は、リードフ
レームのアウターリードの先端を絶縁物で被覆している
ので、加熱ツールによりアウターリードと回路基板の電
極端子との4辺同時のボンディングが可能になる。従っ
て回路基板とアウターリードを接続するのに要する時間
が著しく短縮される。この効果は混成集積回路装置のピ
ン数が多くなるほど顕著になり、大幅なコスト低減が可
能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を説明するためのリード
フレームの平面図である。
【図2】本発明の第1の実施例の接続方法を示す断面図
である。
【図3】本発明の第2の実施例を説明するためのリード
フレームの平面図である。
【図4】従来の混成集積回路装置の断面図である。
【図5】アウターリードと電極端子との接続方法を説明
するための斜視図である。
【図6】アウターリードと電極端子との接続方法を説明
するための上面図である。
【符号の説明】
1 アイランド 2 回路基板 3 アウターリード 4 ボンディングワイヤー 5 トランスファモールド樹脂 6 半導体素子 7 電極端子 8 加熱ツール 9 タイバー 10 ポリイミドシート 11 アルミナ膜 12 リードフレーム

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 リードフレームのアウターリードと回路
    基板の電極端子を電気的かつ機械的に接続し、全体をト
    ランスファモールド樹脂にて封止してなる混成集積回路
    装置において、前記アウターリードの少なくとも先端を
    含む領域の前記電極端子に接続される面と反対の面が絶
    縁物で被覆されていることを特徴とする混成集積回路装
    置。
JP3007367A 1991-01-25 1991-01-25 混成集積回路装置 Expired - Fee Related JP2629460B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3007367A JP2629460B2 (ja) 1991-01-25 1991-01-25 混成集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3007367A JP2629460B2 (ja) 1991-01-25 1991-01-25 混成集積回路装置

Publications (2)

Publication Number Publication Date
JPH04240757A JPH04240757A (ja) 1992-08-28
JP2629460B2 true JP2629460B2 (ja) 1997-07-09

Family

ID=11664004

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3007367A Expired - Fee Related JP2629460B2 (ja) 1991-01-25 1991-01-25 混成集積回路装置

Country Status (1)

Country Link
JP (1) JP2629460B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5529682A (en) * 1995-06-26 1996-06-25 Motorola, Inc. Method for making semiconductor devices having electroplated leads
JP2008147589A (ja) * 2006-12-13 2008-06-26 Toyota Motor Corp 電子部品

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0287656A (ja) * 1988-09-26 1990-03-28 Nec Corp 混成集積回路
JPH02181959A (ja) * 1989-01-07 1990-07-16 Fujitsu Ltd 混成集積回路

Also Published As

Publication number Publication date
JPH04240757A (ja) 1992-08-28

Similar Documents

Publication Publication Date Title
US4942140A (en) Method of packaging semiconductor device
US4766479A (en) Low resistance electrical interconnection for synchronous rectifiers
KR930004246B1 (ko) 수지밀봉형 반도체장치
US5841183A (en) Chip resistor having insulating body with a continuous resistance layer and semiconductor device
JPH06302653A (ja) 半導体装置
US5951893A (en) Integrated circuit pad structure with high temperature heating element and method therefor
JPH0455341B2 (ja)
JP2629460B2 (ja) 混成集積回路装置
JPH11135714A (ja) 半導体装置
JPH06283639A (ja) 混成集積回路
JPH09186288A (ja) 半導体装置
JPH0754841B2 (ja) 絶縁物封止型回路装置
JP3234614B2 (ja) 半導体装置及びその製造方法
JP2806761B2 (ja) 半導体装置
JPS60160624A (ja) 半導体チツプの絶縁分離方法
JP2998484B2 (ja) 半導体装置用リードフレーム
JPH077103A (ja) 1以上の半導体デバイス用実装装置及び方法
JP2986661B2 (ja) 半導体装置の製造方法
JP2975783B2 (ja) リードフレームおよび半導体装置
JPS62126645A (ja) Lsiチツプ実装方法
JP3232697B2 (ja) 樹脂封止型半導体装置
JP2929764B2 (ja) 半導体装置
JPH0214536A (ja) フリップチップ実装構造
JP3434918B2 (ja) 半導体装置
JPS63107126A (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970225

LAPS Cancellation because of no payment of annual fees