JP2600430Y2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JP2600430Y2 JP2600430Y2 JP1992009874U JP987492U JP2600430Y2 JP 2600430 Y2 JP2600430 Y2 JP 2600430Y2 JP 1992009874 U JP1992009874 U JP 1992009874U JP 987492 U JP987492 U JP 987492U JP 2600430 Y2 JP2600430 Y2 JP 2600430Y2
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Description
【０００１】
【産業上の利用分野】本考案は電圧検出回路に係り、特
に電源電圧の変動を検出して他の回路に報知する電圧検
出回路に関する。
に電源電圧の変動を検出して他の回路に報知する電圧検
出回路に関する。
【０００２】
【従来の技術】従来より、ＣＰＵ（Central Processing
Unit ：中央処理装置）システム等において電源電圧の
変動を検出して、電源投入時にＣＰＵを初期リセットし
たり、電源電圧の瞬時低下時にＣＰＵをリセットするた
めの電圧検出回路が知られている。
Unit ：中央処理装置）システム等において電源電圧の
変動を検出して、電源投入時にＣＰＵを初期リセットし
たり、電源電圧の瞬時低下時にＣＰＵをリセットするた
めの電圧検出回路が知られている。
【０００３】図９は、従来の電圧検出回路の一例になる
回路図を示す。同図中、１は電圧検出回路を示し、Ｉin
は電源からの入力電流を示す。また、ＶOUT は電源電圧
が所定の電圧に達したか否かを検出して外部回路に報知
する検出端子である。
回路図を示す。同図中、１は電圧検出回路を示し、Ｉin
は電源からの入力電流を示す。また、ＶOUT は電源電圧
が所定の電圧に達したか否かを検出して外部回路に報知
する検出端子である。
【０００４】図９において、電圧検出回路１が動作する
のに必要な電圧よりも電源電圧ＶCCが低い場合には、電
圧検出回路１からベース電流を供給されるトランジスタ
Ｑ9はベース・エミッタ間電圧ＶBE9 （抵抗Ｒ8 の両端
電圧）が小さいので、動作しない。また、トランジスタ
Ｑ9 のコレクタ電流が流れないためにトランジスタＱ10
に流れ込むベース電流が小さく、トランジスタＱ10も動
作しない。
のに必要な電圧よりも電源電圧ＶCCが低い場合には、電
圧検出回路１からベース電流を供給されるトランジスタ
Ｑ9はベース・エミッタ間電圧ＶBE9 （抵抗Ｒ8 の両端
電圧）が小さいので、動作しない。また、トランジスタ
Ｑ9 のコレクタ電流が流れないためにトランジスタＱ10
に流れ込むベース電流が小さく、トランジスタＱ10も動
作しない。
【０００５】この場合、第１に、抵抗Ｒ11の両端電圧Ｖ
11がトランジスタＱ11のベース・エミッタ間電圧ＶBE11
よりも低いときは、トランジスタＱ10のコレクタ電流は
Ｒ11を介して流れ、トランジスタＱ11はオンとならな
い。したがって、検出端子ＶOUT に電流が流れないの
で、検出出力はハイレベルとなる。このとき、入力電流
Ｉinは流れない。
11がトランジスタＱ11のベース・エミッタ間電圧ＶBE11
よりも低いときは、トランジスタＱ10のコレクタ電流は
Ｒ11を介して流れ、トランジスタＱ11はオンとならな
い。したがって、検出端子ＶOUT に電流が流れないの
で、検出出力はハイレベルとなる。このとき、入力電流
Ｉinは流れない。
【０００６】第２に、電源電圧ＶCCが少し高くなり、抵
抗Ｒ11の両端電圧Ｖ11がトランジスタＱ11のベース・エ
ミッタ間電圧ＶBE11より高くなると、トランジスタＱ11
がオンとなる。したがって、検出端子ＶOUT に電流が流
れ、検出出力はローレベルとなる。そして、入力電流Ｉ
inが流れ始める。
抗Ｒ11の両端電圧Ｖ11がトランジスタＱ11のベース・エ
ミッタ間電圧ＶBE11より高くなると、トランジスタＱ11
がオンとなる。したがって、検出端子ＶOUT に電流が流
れ、検出出力はローレベルとなる。そして、入力電流Ｉ
inが流れ始める。
【０００７】第３に、電源電圧ＶCCがさらに高くなる
と、トランジスタＱ6 に電流が流れ始め、電圧検出回路
１は動作を開始する。そして、抵抗Ｒ2 の両端電圧Ｖ2
がトランジスタＱ4 およびＱ5 （Ｑ5 のエミッタ接合面
積はＱ4 のｎ倍となっている）によって設定されるオフ
セット電圧よりも高くなると、トランジスタＱ3 がオン
となる。その結果、トランジスタＱ8 〜Ｑ11はすべてオ
フとなり、検出端子ＶOUT に電流が流れなくなるので、
検出出力はハイレベルとなる。このときの電源電圧ＶCC
が検出しようとする閾値電圧値ＶSHである。なお、入力
電流ＩinはトランジスタＱ8 〜Ｑ11がオフとなったた
め、その分だけ少なくなる。
と、トランジスタＱ6 に電流が流れ始め、電圧検出回路
１は動作を開始する。そして、抵抗Ｒ2 の両端電圧Ｖ2
がトランジスタＱ4 およびＱ5 （Ｑ5 のエミッタ接合面
積はＱ4 のｎ倍となっている）によって設定されるオフ
セット電圧よりも高くなると、トランジスタＱ3 がオン
となる。その結果、トランジスタＱ8 〜Ｑ11はすべてオ
フとなり、検出端子ＶOUT に電流が流れなくなるので、
検出出力はハイレベルとなる。このときの電源電圧ＶCC
が検出しようとする閾値電圧値ＶSHである。なお、入力
電流ＩinはトランジスタＱ8 〜Ｑ11がオフとなったた
め、その分だけ少なくなる。
【０００８】
【考案が解決しようとする課題】図１０は、従来の電圧
検出回路の一例において電源電圧を変化させたときの検
出端子電圧ＶOUT および入力電流Ｉinの値を示す。同図
中、実線αは検出端子電圧ＶOUT を、破線ｉは入力電流
Ｉinを、それぞれ示す。
検出回路の一例において電源電圧を変化させたときの検
出端子電圧ＶOUT および入力電流Ｉinの値を示す。同図
中、実線αは検出端子電圧ＶOUT を、破線ｉは入力電流
Ｉinを、それぞれ示す。
【０００９】図１０に示すように、従来の電圧検出回路
においては、電源電圧ＶCCが上昇すると、それに比例し
て電源からの入力電流も増大して、電力を浪費しやすい
という問題点があった。
においては、電源電圧ＶCCが上昇すると、それに比例し
て電源からの入力電流も増大して、電力を浪費しやすい
という問題点があった。
【００１０】本考案は、上述の点に鑑みてなされたもの
であり、所定の閾値電圧ＶSHより電源電圧ＶCCが高いと
きの電源からの入力電流を低減して、電力の浪費を抑え
ることができる電圧検出回路を提供することを目的とす
る。
であり、所定の閾値電圧ＶSHより電源電圧ＶCCが高いと
きの電源からの入力電流を低減して、電力の浪費を抑え
ることができる電圧検出回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本考案は上記問題点を解
決するために、一端が検出電圧Ｖccの一方の極性側に接
続され、該検出電圧Ｖccに応じた第１の電圧と、該検出
電圧Ｖccに応じ、かつ、該第１の検出電圧より小さい第
２の分圧電圧とを生成する電圧検出手段（抵抗Ｒ 1 、Ｒ
2 、Ｒ 3 ）と、 一端が前記検出電圧Ｖ cc の一方の極性側
に接続され、前記電圧検出手段（抵抗Ｒ 1 、Ｒ 2 、
Ｒ 3 ）で生成された前記第１の検出電圧と前記第２の検
出電圧との差に応じた差動信号を出力する差動増幅部
（トランジスタＱ 2 〜Ｑ 5 、抵抗Ｒ 4 、Ｒ 5 ）と、 一端
が前記検出電圧Ｖ cc の一方の極性側に接続され、制御端
子に前記差動増幅部（トランジスタＱ 2 〜Ｑ 5 、抵抗Ｒ
4 、Ｒ 5 ）の出力差動信号が供給され、前記差動増幅部
（トランジスタＱ 2 〜Ｑ 5 、抵抗Ｒ 4 、Ｒ 5 ）の出力差
動信号に応じた検出信号を出力する出力回路部（トラン
ジスタＱ 8A ）と、 エミッタが前記検出電圧Ｖ cc の一方の
極性側に接続され、ベースに前記差動増幅部（トランジ
スタＱ 2 〜Ｑ 5 、抵抗Ｒ 4 、Ｒ 5 ）の出力差動信号が供
給される第１のトランジスタ（トランジスタＱ 8B ）と、
一端に前記第１のトランジスタ（トランジスタＱ 8B ）の
コレクタが接続され、他端が前記検出電圧Ｖ cc の他方の
極性側に接続された第１の抵抗（抵抗Ｒ 8 ）と、 ベース
が前記第１のトランジスタ（トランジスタＱ 8B ）のコレ
クタと前記第１の抵抗（抵抗Ｒ 8 ）の一端との接続点に
接続され、エミッタが前記検出電圧Ｖccの他方の極性側
に接続された第２のトランジスタ（トランジスタＱ 7 ）
と、 一端が前記電圧検出手段（抵抗Ｒ 1 、Ｒ 2 、Ｒ 3 ）
の他端に接続され、他端が前記第２のトランジスタ（ト
ランジスタＱ 7 ）のコレクタに接続された第２の抵抗
（抵抗Ｒ 7 ）と、 一端が前記電圧検出手段（抵抗Ｒ 1 、
Ｒ 2 、Ｒ 3 ）の他端と前記第２の抵抗（抵抗Ｒ 7 ）の一
端との接続点に接続され、他端が前記検出電圧Ｖ cc の他
方の極性側に接続され、制御端子が前記第２のトランジ
スタ（トランジスタＱ 7 ）のコレ クタと前記第２の抵抗
（抵抗Ｒ 7 ）の他端との接続点に接続され、前記第２の
トランジスタ（トランジスタＱ 7 ）のコレクタと前記第
２の抵抗（抵抗Ｒ 7 ）の他端との接続点から該制御端子
に供給される制御信号に応じて該一端に供給される電流
Ｉ C1 を制御する第１の電流制御手段（トランジスタ
Ｑ 1 ）と、 一端が前記差動増幅部（トランジスタＱ 2 〜
Ｑ 5 、抵抗Ｒ 4 、Ｒ 5 ）の他端に接続され、他端が前記
検出電圧Ｖccの他方の極性側に接続され、制御端子が前
記第２のトランジスタ（トランジスタＱ 7 ）のコレクタ
と前記第２の抵抗（抵抗Ｒ 7 ）の他端との接続点に前記
第１の電流制御手段（トランジスタＱ 1 ）の前記制御端
子と共通に接続され、該制御端子に供給される前記制御
信号に応じて該一端に供給される電流Ｉ C6 を制御する第
２の電流制御手段（トランジスタＱ 6 、抵抗Ｒ 6 ）と、
一端が前記出力回路部（トランジスタＱ 8A ）の他端に接
続され、他端が前記検出電圧の他方の極性側に接続さ
れ、制御端子が前記第２のトランジスタ（トランジスタ
Ｑ 7 ）のコレクタと前記第２の抵抗（抵抗Ｒ 7 ）の他端
との接続点に前記第１及び第２の電流制御手段（トラン
ジスタＱ 1 ；トランジスタＱ 6 及び抵抗Ｒ 6 ）の前記制
御端子と共通に接続され、該制御端子に供給される前記
制御信号に応じて該一端に供給される電流Ｉ C9 を制御す
る第３の電流制御手段（トランジスタＱ 9 及び抵抗
Ｒ 9 ）とを有し、 前記検出電圧Ｖ CC が所定の電圧より大
きい場合に、前記検出電圧Ｖ CC により入力される入力電
流Ｉ in を前記検出電圧が前記所定の電圧と等しい場合の
電流より大きくならないように前記第１、第２のトラン
ジスタ（トランジスタＱ 8B 、Ｑ 7 ）および前記第１、第
２の抵抗（抵抗Ｒ 8 、Ｒ 7 ）それぞれの素子定数を設定
したことを特徴とする。
決するために、一端が検出電圧Ｖccの一方の極性側に接
続され、該検出電圧Ｖccに応じた第１の電圧と、該検出
電圧Ｖccに応じ、かつ、該第１の検出電圧より小さい第
２の分圧電圧とを生成する電圧検出手段（抵抗Ｒ 1 、Ｒ
2 、Ｒ 3 ）と、 一端が前記検出電圧Ｖ cc の一方の極性側
に接続され、前記電圧検出手段（抵抗Ｒ 1 、Ｒ 2 、
Ｒ 3 ）で生成された前記第１の検出電圧と前記第２の検
出電圧との差に応じた差動信号を出力する差動増幅部
（トランジスタＱ 2 〜Ｑ 5 、抵抗Ｒ 4 、Ｒ 5 ）と、 一端
が前記検出電圧Ｖ cc の一方の極性側に接続され、制御端
子に前記差動増幅部（トランジスタＱ 2 〜Ｑ 5 、抵抗Ｒ
4 、Ｒ 5 ）の出力差動信号が供給され、前記差動増幅部
（トランジスタＱ 2 〜Ｑ 5 、抵抗Ｒ 4 、Ｒ 5 ）の出力差
動信号に応じた検出信号を出力する出力回路部（トラン
ジスタＱ 8A ）と、 エミッタが前記検出電圧Ｖ cc の一方の
極性側に接続され、ベースに前記差動増幅部（トランジ
スタＱ 2 〜Ｑ 5 、抵抗Ｒ 4 、Ｒ 5 ）の出力差動信号が供
給される第１のトランジスタ（トランジスタＱ 8B ）と、
一端に前記第１のトランジスタ（トランジスタＱ 8B ）の
コレクタが接続され、他端が前記検出電圧Ｖ cc の他方の
極性側に接続された第１の抵抗（抵抗Ｒ 8 ）と、 ベース
が前記第１のトランジスタ（トランジスタＱ 8B ）のコレ
クタと前記第１の抵抗（抵抗Ｒ 8 ）の一端との接続点に
接続され、エミッタが前記検出電圧Ｖccの他方の極性側
に接続された第２のトランジスタ（トランジスタＱ 7 ）
と、 一端が前記電圧検出手段（抵抗Ｒ 1 、Ｒ 2 、Ｒ 3 ）
の他端に接続され、他端が前記第２のトランジスタ（ト
ランジスタＱ 7 ）のコレクタに接続された第２の抵抗
（抵抗Ｒ 7 ）と、 一端が前記電圧検出手段（抵抗Ｒ 1 、
Ｒ 2 、Ｒ 3 ）の他端と前記第２の抵抗（抵抗Ｒ 7 ）の一
端との接続点に接続され、他端が前記検出電圧Ｖ cc の他
方の極性側に接続され、制御端子が前記第２のトランジ
スタ（トランジスタＱ 7 ）のコレ クタと前記第２の抵抗
（抵抗Ｒ 7 ）の他端との接続点に接続され、前記第２の
トランジスタ（トランジスタＱ 7 ）のコレクタと前記第
２の抵抗（抵抗Ｒ 7 ）の他端との接続点から該制御端子
に供給される制御信号に応じて該一端に供給される電流
Ｉ C1 を制御する第１の電流制御手段（トランジスタ
Ｑ 1 ）と、 一端が前記差動増幅部（トランジスタＱ 2 〜
Ｑ 5 、抵抗Ｒ 4 、Ｒ 5 ）の他端に接続され、他端が前記
検出電圧Ｖccの他方の極性側に接続され、制御端子が前
記第２のトランジスタ（トランジスタＱ 7 ）のコレクタ
と前記第２の抵抗（抵抗Ｒ 7 ）の他端との接続点に前記
第１の電流制御手段（トランジスタＱ 1 ）の前記制御端
子と共通に接続され、該制御端子に供給される前記制御
信号に応じて該一端に供給される電流Ｉ C6 を制御する第
２の電流制御手段（トランジスタＱ 6 、抵抗Ｒ 6 ）と、
一端が前記出力回路部（トランジスタＱ 8A ）の他端に接
続され、他端が前記検出電圧の他方の極性側に接続さ
れ、制御端子が前記第２のトランジスタ（トランジスタ
Ｑ 7 ）のコレクタと前記第２の抵抗（抵抗Ｒ 7 ）の他端
との接続点に前記第１及び第２の電流制御手段（トラン
ジスタＱ 1 ；トランジスタＱ 6 及び抵抗Ｒ 6 ）の前記制
御端子と共通に接続され、該制御端子に供給される前記
制御信号に応じて該一端に供給される電流Ｉ C9 を制御す
る第３の電流制御手段（トランジスタＱ 9 及び抵抗
Ｒ 9 ）とを有し、 前記検出電圧Ｖ CC が所定の電圧より大
きい場合に、前記検出電圧Ｖ CC により入力される入力電
流Ｉ in を前記検出電圧が前記所定の電圧と等しい場合の
電流より大きくならないように前記第１、第２のトラン
ジスタ（トランジスタＱ 8B 、Ｑ 7 ）および前記第１、第
２の抵抗（抵抗Ｒ 8 、Ｒ 7 ）それぞれの素子定数を設定
したことを特徴とする。
【００１２】
【作用】上記の構成によれば、電源電圧が所定の電圧よ
り大きいときの電源からの入力電流は、電源電圧が所定
の電圧と等しいときの電源からの入力電流より、大きく
なることはない。したがって、電源電圧が所定の電圧よ
り大きいときの回路による電力の浪費を抑えることがで
きる。
り大きいときの電源からの入力電流は、電源電圧が所定
の電圧と等しいときの電源からの入力電流より、大きく
なることはない。したがって、電源電圧が所定の電圧よ
り大きいときの回路による電力の浪費を抑えることがで
きる。
【００１３】
【実施例】図１は、本考案になる第１実施例の回路図を
示す。同図中、１は電圧検出回路を示し、Ｑ1 〜Ｑ7 ，
Ｑ9 ，Ｑ11はＮＰＮ型トランジスタを、Ｑ8AおよびＱ8B
はエミッタ接合面積比が異なるＰＮＰ型トランジスタ
を、Ｑ10はＰＮＰ型トランジスタを、Ｒ1 〜Ｒ11および
ＲL は抵抗を、ＶCCは検出電圧を、ＶOUT は検出端子
を、それぞれ示す。なお、本実施例において、電源電圧
Ｖccは特許請求の範囲の検出電圧、抵抗Ｒ 1 〜Ｒ 3 は特
許請求の範囲の電圧検出手段、トランジスタＱ 2 〜Ｑ 5
及び抵抗Ｒ 4 、Ｒ 5 は特許請求の範囲の差動増幅部、ト
ランジスタＱ 8A は特許請求の範囲の出力回路部、トラン
ジスタＱ 8B は特許請求の範囲の第１のトランジスタ、ト
ランジスタＱ 7 は特許請求の範囲の第２のトランジス
タ、抵抗Ｒ 8 は特許請求の範囲の第１の抵抗、抵抗Ｒ 7
は特許請求の範囲の第２の抵抗、トランジスタＱ 1 は特
許請求の範囲の第１の電流制御手段、トランジスタＱ 6
及び抵抗Ｒ 6 は特許請求の範囲の第２の電流制御手段、
トランジスタＱ 9 及び抵抗Ｒ 9 は特許請求の範囲の第３
の電流制御手段に相当し、また、電流Ｉ in は特許請求の
範囲の入力電流に相当する。
示す。同図中、１は電圧検出回路を示し、Ｑ1 〜Ｑ7 ，
Ｑ9 ，Ｑ11はＮＰＮ型トランジスタを、Ｑ8AおよびＱ8B
はエミッタ接合面積比が異なるＰＮＰ型トランジスタ
を、Ｑ10はＰＮＰ型トランジスタを、Ｒ1 〜Ｒ11および
ＲL は抵抗を、ＶCCは検出電圧を、ＶOUT は検出端子
を、それぞれ示す。なお、本実施例において、電源電圧
Ｖccは特許請求の範囲の検出電圧、抵抗Ｒ 1 〜Ｒ 3 は特
許請求の範囲の電圧検出手段、トランジスタＱ 2 〜Ｑ 5
及び抵抗Ｒ 4 、Ｒ 5 は特許請求の範囲の差動増幅部、ト
ランジスタＱ 8A は特許請求の範囲の出力回路部、トラン
ジスタＱ 8B は特許請求の範囲の第１のトランジスタ、ト
ランジスタＱ 7 は特許請求の範囲の第２のトランジス
タ、抵抗Ｒ 8 は特許請求の範囲の第１の抵抗、抵抗Ｒ 7
は特許請求の範囲の第２の抵抗、トランジスタＱ 1 は特
許請求の範囲の第１の電流制御手段、トランジスタＱ 6
及び抵抗Ｒ 6 は特許請求の範囲の第２の電流制御手段、
トランジスタＱ 9 及び抵抗Ｒ 9 は特許請求の範囲の第３
の電流制御手段に相当し、また、電流Ｉ in は特許請求の
範囲の入力電流に相当する。
【００１４】また、説明のために抵抗Ｒ2 の両端電圧Ｖ
2 と、抵抗Ｒ4 の両端電圧Ｒ4 と、抵抗Ｒ7 の両端電圧
Ｖ7 と、抵抗Ｒ8 の両端電圧Ｖ8 と、電源からの入力電
流Ｉinと、抵抗Ｒ1 ，Ｒ2 ，Ｒ3 を流れる電流Ｉ1 と、
抵抗Ｒ5 を流れる電流Ｉ5 と、抵抗Ｒ7 を流れる電流Ｉ
7 とを定義し、同図中に示す。
2 と、抵抗Ｒ4 の両端電圧Ｒ4 と、抵抗Ｒ7 の両端電圧
Ｖ7 と、抵抗Ｒ8 の両端電圧Ｖ8 と、電源からの入力電
流Ｉinと、抵抗Ｒ1 ，Ｒ2 ，Ｒ3 を流れる電流Ｉ1 と、
抵抗Ｒ5 を流れる電流Ｉ5 と、抵抗Ｒ7 を流れる電流Ｉ
7 とを定義し、同図中に示す。
【００１５】さらに、トランジスタＱ1 のベース・エミ
ッタ間電圧ＶBE1 ，コレクタ電流ＩC1，コレクタ・エミ
ッタ間電圧ＶC と、トランジスタＱ4 のベース・エミッ
タ間電圧ＶBE4 ，ベース電流ｉB4，コレクタ電流Ｉ
C4と、トランジスタＱ5 のベース・エミッタ間電圧Ｖ
BE5 ，コレクタ電流ＩC5と、トランジスタＱ6 のコレク
タ電流ＩC6と、トランジスタＱ7 のベース・エミッタ間
電圧ＶBE7 ，コレクタ電流ＩC7と、トランジスタＱ8Aお
よびＱ8Bのベースに流れ込む電流ｉB8と、トランジスタ
Ｑ8Aのコレクタ電流ＩC8A と、トランジスタＱ8Bのコレ
クタ電流ＩC8B と、トランジスタＱ9 のコレクタ電流Ｉ
C9とを定義し、同図中に示す。
ッタ間電圧ＶBE1 ，コレクタ電流ＩC1，コレクタ・エミ
ッタ間電圧ＶC と、トランジスタＱ4 のベース・エミッ
タ間電圧ＶBE4 ，ベース電流ｉB4，コレクタ電流Ｉ
C4と、トランジスタＱ5 のベース・エミッタ間電圧Ｖ
BE5 ，コレクタ電流ＩC5と、トランジスタＱ6 のコレク
タ電流ＩC6と、トランジスタＱ7 のベース・エミッタ間
電圧ＶBE7 ，コレクタ電流ＩC7と、トランジスタＱ8Aお
よびＱ8Bのベースに流れ込む電流ｉB8と、トランジスタ
Ｑ8Aのコレクタ電流ＩC8A と、トランジスタＱ8Bのコレ
クタ電流ＩC8B と、トランジスタＱ9 のコレクタ電流Ｉ
C9とを定義し、同図中に示す。
【００１６】図１において、抵抗Ｒ1 の一端は、直流電
源ＶCCに接続されている。Ｒ1 の他端には、抵抗Ｒ2 お
よびＲ4 の一端が接続されている。Ｒ2 の他端は、抵抗
Ｒ3の一端およびトランジスタＱ5 のベースに接続され
ている。抵抗Ｒ4 の他端は、抵抗Ｒ5 の一端およびトラ
ンジスタＱ4 のベースに接続されている。抵抗Ｒ5 の他
端は、トランジスタＱ6 のコレクタに接続されている。
源ＶCCに接続されている。Ｒ1 の他端には、抵抗Ｒ2 お
よびＲ4 の一端が接続されている。Ｒ2 の他端は、抵抗
Ｒ3の一端およびトランジスタＱ5 のベースに接続され
ている。抵抗Ｒ4 の他端は、抵抗Ｒ5 の一端およびトラ
ンジスタＱ4 のベースに接続されている。抵抗Ｒ5 の他
端は、トランジスタＱ6 のコレクタに接続されている。
【００１７】トランジスタＱ2 およびＱ3 のエミッタは
直流電源ＶCCに接続され、両者のベースは相互に接続さ
れており、さらにトランジスタＱ3 のコレクタはベース
と短絡されている。トランジスタＱ2 のコレクタは、Ｑ
4 のコレクタに接続されている。トランジスタＱ3 のコ
レクタは、Ｑ5 のコレクタに接続されている。トランジ
スタＱ4 およびＱ5 のエミッタは、相互に接続され、さ
らにトランジスタＱ6のコレクタに接続されている。ト
ランジスタＱ6 のベースはトランジスタＱ1 と共有さ
れ、エミッタは抵抗Ｒ6 を介してアースされている。ト
ランジスタＱ2 〜Ｑ5 は差動増幅器を構成しており、ト
ランジスタＱ4 のコレクタ端子がその出力端子として、
Ｑ8AおよびＱ8Bのベースに接続されている。
直流電源ＶCCに接続され、両者のベースは相互に接続さ
れており、さらにトランジスタＱ3 のコレクタはベース
と短絡されている。トランジスタＱ2 のコレクタは、Ｑ
4 のコレクタに接続されている。トランジスタＱ3 のコ
レクタは、Ｑ5 のコレクタに接続されている。トランジ
スタＱ4 およびＱ5 のエミッタは、相互に接続され、さ
らにトランジスタＱ6のコレクタに接続されている。ト
ランジスタＱ6 のベースはトランジスタＱ1 と共有さ
れ、エミッタは抵抗Ｒ6 を介してアースされている。ト
ランジスタＱ2 〜Ｑ5 は差動増幅器を構成しており、ト
ランジスタＱ4 のコレクタ端子がその出力端子として、
Ｑ8AおよびＱ8Bのベースに接続されている。
【００１８】抵抗Ｒ3 の他端には、抵抗Ｒ7 の一端とト
ランジスタＱ1 のコレクタが接続されている。トランジ
スタＱ1 のベースは抵抗Ｒ7 の他端に接続され、エミッ
タはアースされている。
ランジスタＱ1 のコレクタが接続されている。トランジ
スタＱ1 のベースは抵抗Ｒ7 の他端に接続され、エミッ
タはアースされている。
【００１９】トランジスタＱ7 のベースは抵抗Ｒ8 を介
してアースされ、コレクタは抵抗Ｒ7 の他端に接続さ
れ、エミッタはアースされている。トランジスタＱ8Aの
ベースはトランジスタＱ4 のコレクタに、エミッタは直
流電源ＶCCに、コレクタはトランジスタＱ8Bのベースと
トランジスタＱ9 のコレクタに、それぞれ接続されてい
る。トランジスタＱ8BのベースはＱ8Aのベースと共有さ
れ、エミッタは直流電源ＶCCに、コレクタはトランジス
タＱ7 のベースに、それぞれ接続されている。
してアースされ、コレクタは抵抗Ｒ7 の他端に接続さ
れ、エミッタはアースされている。トランジスタＱ8Aの
ベースはトランジスタＱ4 のコレクタに、エミッタは直
流電源ＶCCに、コレクタはトランジスタＱ8Bのベースと
トランジスタＱ9 のコレクタに、それぞれ接続されてい
る。トランジスタＱ8BのベースはＱ8Aのベースと共有さ
れ、エミッタは直流電源ＶCCに、コレクタはトランジス
タＱ7 のベースに、それぞれ接続されている。
【００２０】トランジスタＱ9 のベースはトランジスタ
Ｑ1 ，Ｑ6 のベースと共有され、エミッタは抵抗Ｒ9 を
介してアースされている。トランジスタＱ10のエミッタ
は直流電源ＶCCに、コレクタは抵抗Ｒ10を介してトラン
ジスタＱ11のベースに、それぞれ接続されている。トラ
ンジスタＱ11のベースは抵抗Ｒ11を介してアースされ、
コレクタは負荷抵抗ＲL を介して直流電源ＶCCに接続さ
れ、エミッタはアースされている。
Ｑ1 ，Ｑ6 のベースと共有され、エミッタは抵抗Ｒ9 を
介してアースされている。トランジスタＱ10のエミッタ
は直流電源ＶCCに、コレクタは抵抗Ｒ10を介してトラン
ジスタＱ11のベースに、それぞれ接続されている。トラ
ンジスタＱ11のベースは抵抗Ｒ11を介してアースされ、
コレクタは負荷抵抗ＲL を介して直流電源ＶCCに接続さ
れ、エミッタはアースされている。
【００２１】
【００２２】図１において、第１に、 ０≦ＶCC＜Ｖ
BE1 の場合には、回路に電流は流れないので、 Ｖ
out ＝ＶCC すなわち、検出出力はハイレベルとなる。
BE1 の場合には、回路に電流は流れないので、 Ｖ
out ＝ＶCC すなわち、検出出力はハイレベルとなる。
【００２３】第２に、 ＶBE1 ≦ＶCC＜ＶSH となる
と、トランジスタＱ1 がオンとなり、トランジスタＱ 1
とともにベースを共有するＱ6 ，Ｑ 9 もオンとなる。た
だし、ＶSHは本実施例における所定の電圧すなわち閾値
電圧であり、その値は ｉ B4≪Ｉ5 ≪Ｉ1 とすると、 ＶSH＝ＶBE1 ＋｛Ｖ2 ×（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）／Ｒ2 ｝ ＋Ｒ1 ×Ｉ5 （１） と表せる。
と、トランジスタＱ1 がオンとなり、トランジスタＱ 1
とともにベースを共有するＱ6 ，Ｑ 9 もオンとなる。た
だし、ＶSHは本実施例における所定の電圧すなわち閾値
電圧であり、その値は ｉ B4≪Ｉ5 ≪Ｉ1 とすると、 ＶSH＝ＶBE1 ＋｛Ｖ2 ×（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）／Ｒ2 ｝ ＋Ｒ1 ×Ｉ5 （１） と表せる。
【００２４】なお、（１）式中の抵抗Ｒ2 の両端電圧Ｖ
2 の値は、 Ｖ2 ＝ (Ｒ4 ／Ｒ5 ） ×｛Ｖgo×（１−Ｔ／Ｔ0 ）＋ＶBE04× (Ｔ／Ｔ0 ）｝ ＋ (ｋ×Ｔ／q ）×ｌn(ｎ) （２） である。ただし、ＶgoはトランジスタＱ4,Ｑ5 を構成す
るシリコンの禁制帯幅のエネルギー (１.1２〜１.1７
〔ｅＶ〕),Ｔは動作温度〔°Ｋ〕、Ｔ0 は基準となる動
作温度〔°Ｋ〕、ＶBE04はＴ＝Ｔ0 のときのトランジス
タＱ4 のべース・エミッタ間電圧〔Ｖ〕、ｋはボルツマ
ン定数1.380662×１０-23 〔ＪＫ-1〕、ｑは電子の電荷
量 1.6021892×１０-19 〔Ｃ〕である。
2 の値は、 Ｖ2 ＝ (Ｒ4 ／Ｒ5 ） ×｛Ｖgo×（１−Ｔ／Ｔ0 ）＋ＶBE04× (Ｔ／Ｔ0 ）｝ ＋ (ｋ×Ｔ／q ）×ｌn(ｎ) （２） である。ただし、ＶgoはトランジスタＱ4,Ｑ5 を構成す
るシリコンの禁制帯幅のエネルギー (１.1２〜１.1７
〔ｅＶ〕),Ｔは動作温度〔°Ｋ〕、Ｔ0 は基準となる動
作温度〔°Ｋ〕、ＶBE04はＴ＝Ｔ0 のときのトランジス
タＱ4 のべース・エミッタ間電圧〔Ｖ〕、ｋはボルツマ
ン定数1.380662×１０-23 〔ＪＫ-1〕、ｑは電子の電荷
量 1.6021892×１０-19 〔Ｃ〕である。
【００２５】このとき、差動増幅器の出力すなわちトラ
ンジスタＱ8A，Ｑ8Bのベース入力はオフである。したが
って、トランジスタＱ9 のコレクタ電流によってトラン
ジスタＱ10，Ｑ11がオンとなる。そして、負荷抵抗ＲL
に電流が流れるので、 Ｖout ＝０ すなわち、検出出
力はローレベルとなる。
ンジスタＱ8A，Ｑ8Bのベース入力はオフである。したが
って、トランジスタＱ9 のコレクタ電流によってトラン
ジスタＱ10，Ｑ11がオンとなる。そして、負荷抵抗ＲL
に電流が流れるので、 Ｖout ＝０ すなわち、検出出
力はローレベルとなる。
【００２６】第３に、 ＶSH≦ＶCC の場合には、抵抗
Ｒ2 の両端電圧Ｖ2 は先述の（２）式を満たすように制
御されており、差動増幅器の出力が反転してオンとな
る。すると、トランジスタＱ8Aがオンとなるので、トラ
ンジスタＱ10，Ｑ11はオフとなり、負荷抵抗ＲL に電流
が流れなくなる。すなわち、 Ｖout ＝ＶCC であり、
検出出力はハイレベルとなる。このとき、トランジスタ
Ｑ8Bもオンとなり、抵抗Ｒ8 を介してコレクタ電流Ｉ
C8B が流れる。
Ｒ2 の両端電圧Ｖ2 は先述の（２）式を満たすように制
御されており、差動増幅器の出力が反転してオンとな
る。すると、トランジスタＱ8Aがオンとなるので、トラ
ンジスタＱ10，Ｑ11はオフとなり、負荷抵抗ＲL に電流
が流れなくなる。すなわち、 Ｖout ＝ＶCC であり、
検出出力はハイレベルとなる。このとき、トランジスタ
Ｑ8Bもオンとなり、抵抗Ｒ8 を介してコレクタ電流Ｉ
C8B が流れる。
【００２７】第４に、さらに電源電圧ＶCCが増大してト
ランジスタＱ8Bのコレクタ電流ＩC8B が増大し、 Ｖ8
（＝Ｒ8 ×ＩC8B ）≧ＶBE7 となると、トランジスタ
Ｑ7がオンとなってコレクタ電流が流れるようになり、
抵抗Ｒ7 を流れる電流Ｉ7 が増大するので、抵抗Ｒ7 に
よる電圧降下も増大し、図１のＣ点の電圧が上昇する。
ランジスタＱ8Bのコレクタ電流ＩC8B が増大し、 Ｖ8
（＝Ｒ8 ×ＩC8B ）≧ＶBE7 となると、トランジスタ
Ｑ7がオンとなってコレクタ電流が流れるようになり、
抵抗Ｒ7 を流れる電流Ｉ7 が増大するので、抵抗Ｒ7 に
よる電圧降下も増大し、図１のＣ点の電圧が上昇する。
【００２８】このとき、差動増幅器とトランジスタＱ8A
およびＱ9 で構成されるアンプの利得は１より十分大き
くなるように各素子定数が設定されているので、電流Ｉ
7 は抵抗Ｒ2 の両端電圧Ｖ2 は、先述の（２）式を満た
す。このとき、抵抗Ｒ7 の両端電圧Ｖ7 は、ＶBE1 がほ
ぼ一定で、Ｉ7 に比べてＱ1 のベース電流が十分小さい
とする。一方、（２）式に示すように閾値Ｖ SH は、抵抗
Ｒ 1 、Ｒ 2 、Ｒ 3 に印加される電圧にトランジスタＱ 1
のベース−エミッタ間電圧Ｖ BE1 を加算した電圧であ
る。 よって、（２）式から電源電圧Ｖ cc は、 Ｖ cc ＝Ｖ SH ＋Ｖ 7 で表せる。 よって、抵抗Ｒ 7 に印加される電圧Ｖ 7 は、 Ｖ7 ＝Ｉ7 ×Ｒ7 ＝ＶCC−ＶSH （３）と表せる。
およびＱ9 で構成されるアンプの利得は１より十分大き
くなるように各素子定数が設定されているので、電流Ｉ
7 は抵抗Ｒ2 の両端電圧Ｖ2 は、先述の（２）式を満た
す。このとき、抵抗Ｒ7 の両端電圧Ｖ7 は、ＶBE1 がほ
ぼ一定で、Ｉ7 に比べてＱ1 のベース電流が十分小さい
とする。一方、（２）式に示すように閾値Ｖ SH は、抵抗
Ｒ 1 、Ｒ 2 、Ｒ 3 に印加される電圧にトランジスタＱ 1
のベース−エミッタ間電圧Ｖ BE1 を加算した電圧であ
る。 よって、（２）式から電源電圧Ｖ cc は、 Ｖ cc ＝Ｖ SH ＋Ｖ 7 で表せる。 よって、抵抗Ｒ 7 に印加される電圧Ｖ 7 は、 Ｖ7 ＝Ｉ7 ×Ｒ7 ＝ＶCC−ＶSH （３）と表せる。
【００２９】また、前述したように、Ｖ cc ≦Ｖ SH では、
Ｉ 5 ≪Ｉ 1 であるので、抵抗Ｒ 1 ，Ｒ 2 およびＲ 3 を流
れる電流をＩ 1 とすると、抵抗Ｒ 2 に印加される電圧Ｖ
2 は、 Ｖ 2 ＝Ｒ 2 ×Ｉ 1 で表され、よって、電流Ｉ 1 は、 Ｉ1 ＝Ｖ2 ／Ｒ2 （４）で表される。抵抗Ｒ 2 に印加される電圧Ｖ 2 は先述の
（２）式を満たすように制御されるので、 （４）式の
値はほぼ一定となる。
Ｉ 5 ≪Ｉ 1 であるので、抵抗Ｒ 1 ，Ｒ 2 およびＲ 3 を流
れる電流をＩ 1 とすると、抵抗Ｒ 2 に印加される電圧Ｖ
2 は、 Ｖ 2 ＝Ｒ 2 ×Ｉ 1 で表され、よって、電流Ｉ 1 は、 Ｉ1 ＝Ｖ2 ／Ｒ2 （４）で表される。抵抗Ｒ 2 に印加される電圧Ｖ 2 は先述の
（２）式を満たすように制御されるので、 （４）式の
値はほぼ一定となる。
【００３０】さらに、トランジスタＱ1 のコレクタ電流
ＩC1は、（３），（４）式より、 ＩC1＝Ｉ1 −Ｉ7 ＝（Ｖ2 ／Ｒ2 ）−｛（ＶCC−ＶSH）／Ｒ7 ｝ （５） と、表される。
ＩC1は、（３），（４）式より、 ＩC1＝Ｉ1 −Ｉ7 ＝（Ｖ2 ／Ｒ2 ）−｛（ＶCC−ＶSH）／Ｒ7 ｝ （５） と、表される。
【００３１】図２にて、本考案および従来例になる回路
において電源電圧を変化させたときの回路各部の電圧値
を示す。同図中、破線iiは従来例になる回路において抵
抗Ｒ1 に流れる電流Ｉ1 の値を、実線IIは本実施例にな
る回路において抵抗Ｒ1 ，Ｒ2 ，Ｒ3 に流れる電流Ｉ1
の値を、一点鎖線III は本実施例になる回路においてト
ランジスタＱ1 に流れるコレクタ電流ＩC1を、二点鎖線
IVは本実施例になる回路において抵抗Ｒ7 に流れる電流
Ｉ7 を、それぞれ示す。
において電源電圧を変化させたときの回路各部の電圧値
を示す。同図中、破線iiは従来例になる回路において抵
抗Ｒ1 に流れる電流Ｉ1 の値を、実線IIは本実施例にな
る回路において抵抗Ｒ1 ，Ｒ2 ，Ｒ3 に流れる電流Ｉ1
の値を、一点鎖線III は本実施例になる回路においてト
ランジスタＱ1 に流れるコレクタ電流ＩC1を、二点鎖線
IVは本実施例になる回路において抵抗Ｒ7 に流れる電流
Ｉ7 を、それぞれ示す。
【００３２】図２において、 ＶCC＜ＶSH の場合に
は、従来例と本実施例になる回路との電流Ｉ1 は一致
し、さらにそれはＩC1とも一致する。 ＶCC≧ＶSH の
場合には、従来例ではＩ1 は電源からの入力電流Ｉinに
比例して増大し続ける。しかし、本実施例になる回路で
は、電源からの入力電流Ｉinに比例する帰還電流ＩC8B
によってＩC1を低減する電流Ｉ7 を生成するので、Ｉ1
は横這いとなる。
は、従来例と本実施例になる回路との電流Ｉ1 は一致
し、さらにそれはＩC1とも一致する。 ＶCC≧ＶSH の
場合には、従来例ではＩ1 は電源からの入力電流Ｉinに
比例して増大し続ける。しかし、本実施例になる回路で
は、電源からの入力電流Ｉinに比例する帰還電流ＩC8B
によってＩC1を低減する電流Ｉ7 を生成するので、Ｉ1
は横這いとなる。
【００３３】また、図３にて、本実施例になる回路にお
いて電源電圧を変化させたときの回路各部の電圧値を示
す。同図中、実線αは検出端子ＶOUT で検出される電圧
値を、一点鎖線βはトランジスタＱ1 のコレクタ・エミ
ッタ間電圧ＶC を、二点鎖線γは抵抗Ｒ2 の両端電圧Ｖ
2 を、それぞれ示す。
いて電源電圧を変化させたときの回路各部の電圧値を示
す。同図中、実線αは検出端子ＶOUT で検出される電圧
値を、一点鎖線βはトランジスタＱ1 のコレクタ・エミ
ッタ間電圧ＶC を、二点鎖線γは抵抗Ｒ2 の両端電圧Ｖ
2 を、それぞれ示す。
【００３４】図３において、電圧変動検出端子ＶOUT の
電圧は、先述したように ０≦ＶCC＜ＶBE1 または
ＶSH≦ＶCC のときは Ｖout ＝ＶCC であり、 Ｖ
BE1 ≦ＶCC＜ＶSH のときは Ｖout ＝０ となってい
る。
電圧は、先述したように ０≦ＶCC＜ＶBE1 または
ＶSH≦ＶCC のときは Ｖout ＝ＶCC であり、 Ｖ
BE1 ≦ＶCC＜ＶSH のときは Ｖout ＝０ となってい
る。
【００３５】図１において電源電圧ＶCCが増大すると、
（５）式によってトランジスタＱ1に流れる電流ＩC1が
減少するので、Ｑ1 とベースを共有するＱ6 およびＱ9
のコレクタ電流ＩC6およびＩC9も減少する。
（５）式によってトランジスタＱ1に流れる電流ＩC1が
減少するので、Ｑ1 とベースを共有するＱ6 およびＱ9
のコレクタ電流ＩC6およびＩC9も減少する。
【００３６】ここで、 ＶSH≦ＶCC のときの電源から
の入力電流Ｉinは Ｉin＝Ｉ1 ＋ＩC6＋ＩC8A ＋ＩC8B （６） と表すことができ、さらに、 ＩC6 ＝（Ｖ2 ／Ｒ2 ）×ｌｎ（ＩC1／ＩC6） （７） ＩC8A ＋ＩC8B ＝｛１＋（１／ｎ2 ）｝×ＩC8A （８） ＩC8A ＝（Ｖ2 ／Ｒ2 ）×ｌｎ（ＩC1／ＩC8A ） （９） と表せる。したがって（６）式により、ＩinはＩ c6 の減
少に伴って減少する。
の入力電流Ｉinは Ｉin＝Ｉ1 ＋ＩC6＋ＩC8A ＋ＩC8B （６） と表すことができ、さらに、 ＩC6 ＝（Ｖ2 ／Ｒ2 ）×ｌｎ（ＩC1／ＩC6） （７） ＩC8A ＋ＩC8B ＝｛１＋（１／ｎ2 ）｝×ＩC8A （８） ＩC8A ＝（Ｖ2 ／Ｒ2 ）×ｌｎ（ＩC1／ＩC8A ） （９） と表せる。したがって（６）式により、ＩinはＩ c6 の減
少に伴って減少する。
【００３７】図４は前記で述べた本実施例になる回路に
おいて電源電圧を変化させたときの回路各部の電流値を
示す。同図中、実線Ｉは電源からの入力電流Ｉinを、実
線IIは抵抗Ｒ1 ，Ｒ2 ，Ｒ3 に流れる電流Ｉ1 を、一点
鎖線III はトランジスタＱ1に流れるコレクタ電流ＩC1
を、実線IVは抵抗Ｒ7 に流れる電流Ｉ7 を、破線Ｖはト
ランジスタＱ6 に流れるコレクタ電流ＩC6を、二点鎖線
VIはトランジスタＱ8Aに流れるコレクタ電流ＩC8A を、
二点鎖線VII はトランジスタＱ8Bに流れるコレクタ電流
ＩC8B を、それぞれ示す。
おいて電源電圧を変化させたときの回路各部の電流値を
示す。同図中、実線Ｉは電源からの入力電流Ｉinを、実
線IIは抵抗Ｒ1 ，Ｒ2 ，Ｒ3 に流れる電流Ｉ1 を、一点
鎖線III はトランジスタＱ1に流れるコレクタ電流ＩC1
を、実線IVは抵抗Ｒ7 に流れる電流Ｉ7 を、破線Ｖはト
ランジスタＱ6 に流れるコレクタ電流ＩC6を、二点鎖線
VIはトランジスタＱ8Aに流れるコレクタ電流ＩC8A を、
二点鎖線VII はトランジスタＱ8Bに流れるコレクタ電流
ＩC8B を、それぞれ示す。
【００３８】このように、トランジスタＱ8Bによって電
源からの入力電流に比例する帰還電流ＩC8B を生成し、
電源電圧ＶCCが所定の閾値電圧ＶSH以上となったとき
に、電源からの入力電流が低減しはじめるように抵抗Ｒ
8 を設定し、トランジスタＱ8A，Ｑ8Bのエミッタ接合面
積比ｎ2 およびＲ7 の抵抗値を適当に決めることによっ
て低減の度合いを設定することにより、電圧検出回路の
消費電力を抑えることができる。
源からの入力電流に比例する帰還電流ＩC8B を生成し、
電源電圧ＶCCが所定の閾値電圧ＶSH以上となったとき
に、電源からの入力電流が低減しはじめるように抵抗Ｒ
8 を設定し、トランジスタＱ8A，Ｑ8Bのエミッタ接合面
積比ｎ2 およびＲ7 の抵抗値を適当に決めることによっ
て低減の度合いを設定することにより、電圧検出回路の
消費電力を抑えることができる。
【００３９】図５〜図８において、本考案になる他の実
施例を示す。図５は信号出力回路部が、図６は比較回路
部が、図７は検出信号の正逆が、図８は負帰還電流の検
出点が、それぞれ第１実施例と異なっている。
施例を示す。図５は信号出力回路部が、図６は比較回路
部が、図７は検出信号の正逆が、図８は負帰還電流の検
出点が、それぞれ第１実施例と異なっている。
【００４０】なお、トランジスタおよび直流電源の極性
を反転しても、同様に動作可能である。
を反転しても、同様に動作可能である。
【００４１】
【考案の効果】上述の如く、本考案によれば、電源電圧
が所定の電圧以上のときの電源からの入力電流は、両者
が等しいときの電源からの入力電流より、大きくならな
いので、電源電圧が所定の電圧以上のときの回路による
消費電力を低く抑えることができる。したがって、経済
的で安全性の高い回路を提供することが可能になるとい
う特長がある。
が所定の電圧以上のときの電源からの入力電流は、両者
が等しいときの電源からの入力電流より、大きくならな
いので、電源電圧が所定の電圧以上のときの回路による
消費電力を低く抑えることができる。したがって、経済
的で安全性の高い回路を提供することが可能になるとい
う特長がある。
【図１】本考案になる第１実施例の回路図である。
【図２】本考案および従来例になる回路において電源電
圧を変化させたときの回路各部の電圧値を示す図であ
る。
圧を変化させたときの回路各部の電圧値を示す図であ
る。
【図３】本実施例になる回路において電源電圧を変化さ
せたときの回路各部の電圧値を示す図である。
せたときの回路各部の電圧値を示す図である。
【図４】本実施例になる回路において電源電圧を変化さ
せたときの回路各部の電流値を示す図である。
せたときの回路各部の電流値を示す図である。
【図５】本考案になる第２実施例の回路図である。
【図６】本考案になる第３実施例の回路図である。
【図７】本考案になる第４実施例の回路図である。
【図８】本考案になる第５実施例の回路図である。
【図９】従来の電圧検出回路の一例になる回路図であ
る。
る。
【図１０】従来の電圧検出回路の一例において電源電圧
を変化させたときの検出端子電圧および入力電流の値を
示す図である。
を変化させたときの検出端子電圧および入力電流の値を
示す図である。
１ 電圧検出回路 ＶOUT 検出端子 ＶCC 電圧を検出される直流電圧源 ＶSH 検出する閾値電圧値 Ｉin 電源からの入力電流 Ｉ1 抵抗Ｒ1 を流れる電流 ｎ1 トランジスタＱ5 のＱ4 に対するエミッタ接合
面積比 ｎ2 トランジスタＱ8AのＱ8Bに対するエミッタ接合
面積比
面積比 ｎ2 トランジスタＱ8AのＱ8Bに対するエミッタ接合
面積比
Claims (1)
- 【請求項１】 一端が検出電圧の一方の極性側に接続さ
れ、該検出電圧に応じた第１の検出電圧と、該検出電圧
に応じ、かつ、該第１の検出電圧より小さい第２の検出
電圧とを生成する電圧検出手段と、 一端が前記検出電圧の一方の極性側に接続され、前記電
圧検出手段で生成された前記第１の検出電圧と前記第２
との差に応じた差動信号を出力する差動増幅部と、 一端が前記検出電圧の一方の極性側に接続され、制御端
子に前記差動増幅部の出力差動信号が供給され、前記差
動増幅部の出力差動信号に応じた検出信号を出力する出
力回路部と、 エミッタが前記検出電圧の一方の極性側に接続され、ベ
ースに前記差動増幅部の出力差動信号が供給される第１
のトランジスタと、 一端に前記第１のトランジスタのコレクタが接続され、
他端が前記検出電圧の他方の極性側に接続された第１の
抵抗と、 ベースが前記第１のトランジスタのコレクタと前記第１
の抵抗の一端との接続点に接続され、エミッタが前記検
出電圧の他方の極性側に接続された第２のトランジスタ
と、 一端が前記電圧検出手段の他端に接続され、他端が前記
第２のトランジスタのコレクタに接続された第２の抵抗
と、 一端が前記電圧検出手段の他端と前記第２の抵抗の一端
との接続点に接続され、他端が前記検出電圧の他方の極
性側に接続され、制御端子が前記第２のトランジスタの
コレクタと前記第２の抵抗の他端との接続点に接続さ
れ、前記第２のトランジスタのコレクタと前記第２の抵
抗の他端との接続点から該制御端子に供給される制御信
号に応じて該一端に供給される電流を制御する第１の電
流制御手段と、 一端が前記差動増幅部の他端に接続され、他端が前記検
出電圧の他方の極性側に接続され、制御端子が前記第２
のトランジスタのコレクタと前記第２の抵抗の他端との
接続点に前記第１の電流制御手段の前記制御端子と共通
に接続され、該制御端子に供給される前記制御信号に応
じて該一端に供給される電流を制御する 第２の電流制御
手段と、 一端が前記出力回路部の他端に接続され、他端が前記検
出電圧の他方の極性側に接続され、制御端子が前記第２
のトランジスタのコレクタと前記第２の抵抗の他端との
接続点に前記第１及び第２の電流制御手段の前記制御端
子と共通に接続され、該制御端子に供給される前記制御
信号に応じて該一端に供給される電流を制御する第３の
電流制御手段とを有し、 前記検出電圧が所定の電圧より大きい場合に、前記検出
電圧により回路に供給される入力電流を前記検出電圧が
前記所定の電圧と等しい場合の電流より大きくならない
ように前記第１、第２のトランジスタおよび前記第１、
第２の抵抗それぞれの素子定数を設定したことを特徴と
する電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992009874U JP2600430Y2 (ja) | 1992-02-28 | 1992-02-28 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992009874U JP2600430Y2 (ja) | 1992-02-28 | 1992-02-28 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0571773U JPH0571773U (ja) | 1993-09-28 |
| JP2600430Y2 true JP2600430Y2 (ja) | 1999-10-12 |
Family
ID=11732302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992009874U Expired - Fee Related JP2600430Y2 (ja) | 1992-02-28 | 1992-02-28 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600430Y2 (ja) |
-
1992
- 1992-02-28 JP JP1992009874U patent/JP2600430Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571773U (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |