JP2600339B2 - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JP2600339B2 JP2600339B2 JP25869688A JP25869688A JP2600339B2 JP 2600339 B2 JP2600339 B2 JP 2600339B2 JP 25869688 A JP25869688 A JP 25869688A JP 25869688 A JP25869688 A JP 25869688A JP 2600339 B2 JP2600339 B2 JP 2600339B2
- Authority
- JP
- Japan
- Prior art keywords
- collector
- gain control
- transistors
- gain
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、利得制御回路に関し、特に広帯域で広いAG
C範囲を持った利得制御回路に関する。
C範囲を持った利得制御回路に関する。
従来の利得制御回路は、第３図に示すような差動増幅
を行う回路が用いられている。
を行う回路が用いられている。
第３図は従来の一例を示す利得制御回路図である。
第３図に示すように、かかる利得制御回路は各々のベ
ースがそれぞれ第一および第二の信号入力電圧端子Vi1,
Vi2に接続されるトランジスタQ1,Q2とこれらトランジス
タQ1,Q2のエミッタにそれぞれ接続される利得減少用抵
抗RE1,RE2と定電流現CS1とから成る差動接続回路に、利
得制御電圧端子VC1,VC2へベースが接続される利得制御
用のトランジスタQ3〜Q6と利得制御用トランジスタQ4,Q
6の各コレクタにそれぞれ接続される出力抵抗RL1,RL2と
を付加し、信号出力電圧端子VO1,VO2を利得制御用トラ
ンジスタQ4,Q6の各コレクタから取り出すように、構成
されている。前記差動接続回路を構成するトランジスタ
Q1のコレクタはトランジスタQ3,Q4のエミッタに共通に
且つトランジスタQ1のエミッタは利得減少用抵抗RE1を
介して接地された定電流源CS1にそれぞれ接続され、ま
たトランジスタQ2のコレクタはトランジスタQ5,Q6のエ
ミッタに共通に且つトランジスタQ2のエミッタは利得減
少用抵抗RE2を介して定電流源CS1にそれぞれ接続され
る。トランジスタQ3,Q5のベースは第一の利得制御端子V
C1に且つ双方のコレクタは電源VCCにそれぞれ接続され
る。また、トランジスタQ4,Q6のベースは第二の利得制
御端子VC2に且つ双方のコレクタはそれぞれ第一および
第二の信号出力端子VO1およびVO2に接続されるととも
に、出力抵抗RL1,RL2を介して電源VCCにそれぞれ接続さ
れる。尚、かかる利得制御回路において、トランジスタ
Q1,Q2のエミッタにそれぞれ接続した利得減少用抵抗
RE1,RE2は、信号入力電圧Vi1,Vi2の電流信号への線形へ
変換を行なう一方、同様に整合をとった出力抵抗RL1,R
L2はそれぞれ出力電流信号を出力電圧VO1,VO2に変換す
る素子であり、またトランジスタQ3,Q5およびQ4,Q6に加
えられた制御電圧VC1,VC2はトランジスタQ3,Q5およびQ
4,Q5のコレクタ電流I3,I5およびI4,I6の分割を制御する
ための電圧である。
ースがそれぞれ第一および第二の信号入力電圧端子Vi1,
Vi2に接続されるトランジスタQ1,Q2とこれらトランジス
タQ1,Q2のエミッタにそれぞれ接続される利得減少用抵
抗RE1,RE2と定電流現CS1とから成る差動接続回路に、利
得制御電圧端子VC1,VC2へベースが接続される利得制御
用のトランジスタQ3〜Q6と利得制御用トランジスタQ4,Q
6の各コレクタにそれぞれ接続される出力抵抗RL1,RL2と
を付加し、信号出力電圧端子VO1,VO2を利得制御用トラ
ンジスタQ4,Q6の各コレクタから取り出すように、構成
されている。前記差動接続回路を構成するトランジスタ
Q1のコレクタはトランジスタQ3,Q4のエミッタに共通に
且つトランジスタQ1のエミッタは利得減少用抵抗RE1を
介して接地された定電流源CS1にそれぞれ接続され、ま
たトランジスタQ2のコレクタはトランジスタQ5,Q6のエ
ミッタに共通に且つトランジスタQ2のエミッタは利得減
少用抵抗RE2を介して定電流源CS1にそれぞれ接続され
る。トランジスタQ3,Q5のベースは第一の利得制御端子V
C1に且つ双方のコレクタは電源VCCにそれぞれ接続され
る。また、トランジスタQ4,Q6のベースは第二の利得制
御端子VC2に且つ双方のコレクタはそれぞれ第一および
第二の信号出力端子VO1およびVO2に接続されるととも
に、出力抵抗RL1,RL2を介して電源VCCにそれぞれ接続さ
れる。尚、かかる利得制御回路において、トランジスタ
Q1,Q2のエミッタにそれぞれ接続した利得減少用抵抗
RE1,RE2は、信号入力電圧Vi1,Vi2の電流信号への線形へ
変換を行なう一方、同様に整合をとった出力抵抗RL1,R
L2はそれぞれ出力電流信号を出力電圧VO1,VO2に変換す
る素子であり、またトランジスタQ3,Q5およびQ4,Q6に加
えられた制御電圧VC1,VC2はトランジスタQ3,Q5およびQ
4,Q5のコレクタ電流I3,I5およびI4,I6の分割を制御する
ための電圧である。
かかる利得制御回路の電圧利得は次の（１）式にで与
えられる。
えられる。
すなわち、ボルツマン定数をK,トランジスタの接合部
温度をT,電子電荷をq,電圧利得をAV1とし、出力抵抗をR
L1＝RL2＝RL,利得減少用抵抗をRE1＝RE2＝RE, VC1−VC2＝VCとおくと、 となる。
温度をT,電子電荷をq,電圧利得をAV1とし、出力抵抗をR
L1＝RL2＝RL,利得減少用抵抗をRE1＝RE2＝RE, VC1−VC2＝VCとおくと、 となる。
従って、利得制御電圧に対する利得の指数的依存性
は、比較的小さい制御電圧で広いダイナミック・レンジ
に渡っての利得制御を行うことができる。
は、比較的小さい制御電圧で広いダイナミック・レンジ
に渡っての利得制御を行うことができる。
しかし、この利得制御回路の最大利得を入力信号に対
するダイナミックレンジを確保しつつ大きくするために
は、出力抵抗RL1,RL2を大きくするか、あるいは利得制
御回路を複数段縦続接続した回路にする必要があり、そ
のようにしないときには利得制御回路としての周波数特
性が悪化する。
するダイナミックレンジを確保しつつ大きくするために
は、出力抵抗RL1,RL2を大きくするか、あるいは利得制
御回路を複数段縦続接続した回路にする必要があり、そ
のようにしないときには利得制御回路としての周波数特
性が悪化する。
上述した従来の利得制御回路は、ダイナミックレンジ
を確保し、且つ必要な利得を得るために、出力抵抗を大
きくするか、あるいは利得制御部を複数段縦続接続する
かしなければならず、これにより周波数特性が劣るとい
う欠点がある。
を確保し、且つ必要な利得を得るために、出力抵抗を大
きくするか、あるいは利得制御部を複数段縦続接続する
かしなければならず、これにより周波数特性が劣るとい
う欠点がある。
本発明の目的は、かかる出力抵抗を大きくすることな
く周波数特性を良好に且つ広帯域で広いAGC範囲を確保
するとともに、入力ダイナミックレンジを確保すること
のできる利得制御回路を提供することにある。
く周波数特性を良好に且つ広帯域で広いAGC範囲を確保
するとともに、入力ダイナミックレンジを確保すること
のできる利得制御回路を提供することにある。
本発明の利得制御回路は、第一および第二の信号入力
端子にそれぞれ各々のベースを接続し各々のエミッタを
それぞれ第一および第二の電圧降下素子を介して第一の
定電流源に共に接続した第一および第二のトランジスタ
と、第一および第二の利得制御端子にそれぞれ各々のベ
ースを接続し各々のエミッタを前記第一のトランジスタ
のコレクタに接続するとともに、一方のコレクタを直接
電源端子に且つ他方のコレクタを第一の出力抵抗を介し
て前記電源端子に接続した第三および第四のトランジス
タと、前記第一および第二の利得制御端子にそれぞれ各
々のベースを接続し各々のエミッタを前記第二のトラン
ジスタのコレクタに接続するとともに、一方のコレクタ
を直接前記電源端子に且つ他方のコレクタを第二の出力
抵抗を介して前記電源端子に接続した第五および第六の
トランジスタとを有し、第一および第二の信号出力端子
をそれぞれ前記第四および第六のトランジスタのコレク
タに接続した第一の利得制御部、並びに各々のエミッタ
を第二の定電流源に接続するとともに前記第一および第
二のトランジスタのコレクタにそれぞれベースを接続し
た第七および第八のトランジスタと、前記第一および第
二の利得制御端子にそれぞれ各々のベースを接続し各々
のエミッタを前記第七のトランジスタのコレクタに接続
するとともに、一方のコレクタを直接前記電源端子に且
つ他方のコレタを前記第二の信号出力端子に接続した第
九および第十のトランジスタと、前記第一および第二の
利得制御端子にそれぞれ各々のベースを接続し各々のエ
ミッタを前記第八のトランジスタのコレクタに接続する
とともに、一方のコレクタを直接前記電源端子に且つ他
方のコレクタを前記第一の信号出力端子に接続した第十
一および第十二のトランジスタとを有する第二の利得制
御部を備えて構成される。
端子にそれぞれ各々のベースを接続し各々のエミッタを
それぞれ第一および第二の電圧降下素子を介して第一の
定電流源に共に接続した第一および第二のトランジスタ
と、第一および第二の利得制御端子にそれぞれ各々のベ
ースを接続し各々のエミッタを前記第一のトランジスタ
のコレクタに接続するとともに、一方のコレクタを直接
電源端子に且つ他方のコレクタを第一の出力抵抗を介し
て前記電源端子に接続した第三および第四のトランジス
タと、前記第一および第二の利得制御端子にそれぞれ各
々のベースを接続し各々のエミッタを前記第二のトラン
ジスタのコレクタに接続するとともに、一方のコレクタ
を直接前記電源端子に且つ他方のコレクタを第二の出力
抵抗を介して前記電源端子に接続した第五および第六の
トランジスタとを有し、第一および第二の信号出力端子
をそれぞれ前記第四および第六のトランジスタのコレク
タに接続した第一の利得制御部、並びに各々のエミッタ
を第二の定電流源に接続するとともに前記第一および第
二のトランジスタのコレクタにそれぞれベースを接続し
た第七および第八のトランジスタと、前記第一および第
二の利得制御端子にそれぞれ各々のベースを接続し各々
のエミッタを前記第七のトランジスタのコレクタに接続
するとともに、一方のコレクタを直接前記電源端子に且
つ他方のコレタを前記第二の信号出力端子に接続した第
九および第十のトランジスタと、前記第一および第二の
利得制御端子にそれぞれ各々のベースを接続し各々のエ
ミッタを前記第八のトランジスタのコレクタに接続する
とともに、一方のコレクタを直接前記電源端子に且つ他
方のコレクタを前記第一の信号出力端子に接続した第十
一および第十二のトランジスタとを有する第二の利得制
御部を備えて構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の第一の実施例を示す利得制御回路
図である。
図である。
第１図に示すように、本実施例は前述した従来例の回
路、すなわち、第一の利得制御部１に定電流源CS2と差
動接続されたトランジスタQ7,Q8および利得制御用のト
ランジスタQ9〜Q12とを有する第二の利得制御部２を付
加して構成した回路である。
路、すなわち、第一の利得制御部１に定電流源CS2と差
動接続されたトランジスタQ7,Q8および利得制御用のト
ランジスタQ9〜Q12とを有する第二の利得制御部２を付
加して構成した回路である。
すなわち、トランジスタQ1のベースは信号入力端子V
i1に、コレクタはトランジスタQ3,Q4のエミッタとトラ
ンジスタQ7のベースとに、またエミッタは利得減少用抵
抗RE1を介して接地された定電流源CS1にそれぞれ接続さ
れている。同様に、トランジスタQ2のベースは信号入力
端子Vi2に、コレクタはトランジスタQ5,Q6のエミッタと
トランジスタQ8のベースとに、またエミッタは利得減少
用抵抗RE2を介して接地された定電流源CS1にそれぞれ接
続されている。また、トランジスタQ3,Q5,Q9,Q11のベー
スは利得制御端子VC1に、各々のコレクタは電源VCCにそ
れぞれ接続されている。一方、トランジスタQ4のベース
はトランジスタQ6,Q10,Q12のベースと利得制御端子VC2
とに、コレクタはトランジスタQ12のコレクタと出力抵
抗RL1および信号出力端子VO1とにそれぞれ接続されてい
る。トランジスタQ6のコレクタはトランジスタQ10のコ
レクタと出力抵抗RL2および信号出力端子VO2とにそれぞ
れ接続されている。トランジスタQ7のコレクタはトラン
ジスタQ9,Q10のエミッタに、エミッタは定電流源CS2お
よびトランジスタQ8のエミッタとにそれぞれ接続されて
いる。トランジスタQ8のコレクタはトランジスタQ11,Q1
2のエミッタに接続されている。
i1に、コレクタはトランジスタQ3,Q4のエミッタとトラ
ンジスタQ7のベースとに、またエミッタは利得減少用抵
抗RE1を介して接地された定電流源CS1にそれぞれ接続さ
れている。同様に、トランジスタQ2のベースは信号入力
端子Vi2に、コレクタはトランジスタQ5,Q6のエミッタと
トランジスタQ8のベースとに、またエミッタは利得減少
用抵抗RE2を介して接地された定電流源CS1にそれぞれ接
続されている。また、トランジスタQ3,Q5,Q9,Q11のベー
スは利得制御端子VC1に、各々のコレクタは電源VCCにそ
れぞれ接続されている。一方、トランジスタQ4のベース
はトランジスタQ6,Q10,Q12のベースと利得制御端子VC2
とに、コレクタはトランジスタQ12のコレクタと出力抵
抗RL1および信号出力端子VO1とにそれぞれ接続されてい
る。トランジスタQ6のコレクタはトランジスタQ10のコ
レクタと出力抵抗RL2および信号出力端子VO2とにそれぞ
れ接続されている。トランジスタQ7のコレクタはトラン
ジスタQ9,Q10のエミッタに、エミッタは定電流源CS2お
よびトランジスタQ8のエミッタとにそれぞれ接続されて
いる。トランジスタQ8のコレクタはトランジスタQ11,Q1
2のエミッタに接続されている。
次に、かかる利得制御回路の電流利得および電圧利得
について説明する。
について説明する。
まず、利得制御電圧VC1,VC2がVC1≪VC2である場合、
トランジスタQ1〜Q12のコレクタ電流をI1〜I12とする
と、 I1≒I4,I2≒I6,I7≒I10,I8≒I12 ……（２） また、コレクタ電流I7,I8はI1,I2に比例して分割され
るので、 となる。一方、トランジスタQ10とQ12のコレクタはトラ
ンジスタQ6とQ4のコレクタと相互に接続されているの
で、コレクタ電流I4,I12およびI6,I10は互いに加え合わ
されて出力電流の組合せI4＋I12,I6＋I10になる。
トランジスタQ1〜Q12のコレクタ電流をI1〜I12とする
と、 I1≒I4,I2≒I6,I7≒I10,I8≒I12 ……（２） また、コレクタ電流I7,I8はI1,I2に比例して分割され
るので、 となる。一方、トランジスタQ10とQ12のコレクタはトラ
ンジスタQ6とQ4のコレクタと相互に接続されているの
で、コレクタ電流I4,I12およびI6,I10は互いに加え合わ
されて出力電流の組合せI4＋I12,I6＋I10になる。
しかるに、電流利得Ai1は、次の（４）式によって与
えられる。
えられる。
従って、前述した（２）式より、 また、 I1＝xIC1,I2＝（１−ｘ）IC1 ……（６） I7＝（１−ｘ）IC2,I8＝xIC2 ……（７） と表わすことができる。尚、IC1,IC2は定電流源CS1,CS2
の電流、またｘは比例定数である。
の電流、またｘは比例定数である。
上述した（５）式に（６），（７）式を代入すると、 従って、（８）式に示すように、電流利得Ai1は定電
流源CS1,CS2の電流比だけで決めることができる。
流源CS1,CS2の電流比だけで決めることができる。
一方、トランジスタQ1,Q2のエミッタに接続された利
得減少用抵抗RE1,RE2は信号入力電圧Vi1,Vi2の電流信号
への線形変換を行なうとともに、同様に整合をとった出
力抵抗RL1,RL2は出力電流信号を出力電圧VO1,VO2に変換
する抵抗である。そこで、電圧利得AV2は、出力抵抗RL1
＝RL2＝RL、利得減少用抵抗RE1＝RE2＝REとおくと、 で表わすことができる。
得減少用抵抗RE1,RE2は信号入力電圧Vi1,Vi2の電流信号
への線形変換を行なうとともに、同様に整合をとった出
力抵抗RL1,RL2は出力電流信号を出力電圧VO1,VO2に変換
する抵抗である。そこで、電圧利得AV2は、出力抵抗RL1
＝RL2＝RL、利得減少用抵抗RE1＝RE2＝REとおくと、 で表わすことができる。
また、利得制御電圧VC1,VC2がトランジスタ対Q3,Q4
と、Q5,Q6とQ9,Q10およびQ11,Q12とのそれぞれを飽和さ
せない利得制御電圧を与える場合の電圧利得AV3は、ボ
ルツマン定数をＫ、接合部温度をＴ、電子電荷をｑと
し、 VC1−VC2＝VCとおくと、 以下の（12）式で表わすことができる。
と、Q5,Q6とQ9,Q10およびQ11,Q12とのそれぞれを飽和さ
せない利得制御電圧を与える場合の電圧利得AV3は、ボ
ルツマン定数をＫ、接合部温度をＴ、電子電荷をｑと
し、 VC1−VC2＝VCとおくと、 以下の（12）式で表わすことができる。
すなわち、トランジスタ対Q3,Q4のコレクタ電流比お
よびQ11,Q12のコレクタ電流比は、 および と表わすことができる。しかるに、トランジスタ対Q3,Q
4とQ5,Q6と、Q9,Q10およびQ11,Q12とに加えられた制御
電圧VC1,VC2は、トランジスタQ4,Q6と、Q3,Q5と、Q10,Q
12と、Q9,Q11とのコレクタ電流I4,I6と、I3,I5と、I10,
I12と、I9,I11との分割を制御している。
よびQ11,Q12のコレクタ電流比は、 および と表わすことができる。しかるに、トランジスタ対Q3,Q
4とQ5,Q6と、Q9,Q10およびQ11,Q12とに加えられた制御
電圧VC1,VC2は、トランジスタQ4,Q6と、Q3,Q5と、Q10,Q
12と、Q9,Q11とのコレクタ電流I4,I6と、I3,I5と、I10,
I12と、I9,I11との分割を制御している。
従って、電圧利得AV3は、 となる。かかる本実施例の電圧利得AV3は、従来例の電
圧利得AV1に対し電流利得Ai1倍される。
圧利得AV1に対し電流利得Ai1倍される。
それ故、定電流源CS1,CS2によってきまるIC1,IC2の電
流比によって電圧利得を高くするため、出力抵抗RL1,R
L2を大きくすることなしに電圧利得を確保できるので良
好な周波数特性が得られ、しかも広帯域で広いAGC範囲
を持った利得制御を実現することができる。
流比によって電圧利得を高くするため、出力抵抗RL1,R
L2を大きくすることなしに電圧利得を確保できるので良
好な周波数特性が得られ、しかも広帯域で広いAGC範囲
を持った利得制御を実現することができる。
第２図は本発明の第二の実施例を示す利得制御回路図
である。
である。
第２図に示すように、本実施例は前述した第一の実施
例と比較し、第一の利得制御部１は同一であり、異なる
のはトランジスタQ7〜Q12および定電流源CS2から成る第
二の利得制御部２に代えて同様の利得制御部2A〜2Nを複
数段カスケードに接続して構成したものである。
例と比較し、第一の利得制御部１は同一であり、異なる
のはトランジスタQ7〜Q12および定電流源CS2から成る第
二の利得制御部２に代えて同様の利得制御部2A〜2Nを複
数段カスケードに接続して構成したものである。
この第二の実施例における全電流利得Ai2は、ｎ段の
縦続接続に対し次の（13）式のようになる。
縦続接続に対し次の（13）式のようになる。
一方、電圧利得AV4は、 で表わされるので、この（14）式より電圧利得AV4は第
３図で説明した従来例の電圧利得AV1に対し電流利得Ai2
倍される。
３図で説明した従来例の電圧利得AV1に対し電流利得Ai2
倍される。
従って、本実施例は第二の利得制御部2Aと同様の回路
を複数段縦続接続することにより、前述した第一の実施
例よりも電圧利得が高くなるので、第一の実施例と同様
の利得を得るための出力抵抗RL1,RL2を小さく設定で
き、良好な周波数特性を得るとともに、広帯域で広いAG
C範囲を有する利得制御を実現することができる。
を複数段縦続接続することにより、前述した第一の実施
例よりも電圧利得が高くなるので、第一の実施例と同様
の利得を得るための出力抵抗RL1,RL2を小さく設定で
き、良好な周波数特性を得るとともに、広帯域で広いAG
C範囲を有する利得制御を実現することができる。
以上説明したように、本発明の利得制御回路は、定電
流源IC1, の電流比によって電圧利得を上げることができるので、
出力抵抗RL1,RL2を大きくすることなしに電圧利得を上
げることができ、良好な周波数特性を得られるととも
に、広帯域で広いAGC範囲を持った利得制御を実現でき
且つ入力ダイナミックレジも従来と同様に確保できると
いう効果がある。
流源IC1, の電流比によって電圧利得を上げることができるので、
出力抵抗RL1,RL2を大きくすることなしに電圧利得を上
げることができ、良好な周波数特性を得られるととも
に、広帯域で広いAGC範囲を持った利得制御を実現でき
且つ入力ダイナミックレジも従来と同様に確保できると
いう効果がある。
第１図は本発明の第一の実施例を示す利得制御回路図、
第２図は本発明の第二の実施例を示す利得制御回路図、
第３図は従来の一例を示す利得制御回路図である。 １……第一の利得制御部、2,2A〜2N……第二の利得制御
部、Q1〜Q12……トランジスタ、RE1,RE2……利得減少用
抵抗、RL1,RL2……出力抵抗、VCC……電源端子、VC1,V
C2……利得制御電圧（端子）、Vi1,Vi2……信号入力電
圧（端子）、VO1,VO2……信号出力電圧（端子）、CS1,C
S2……定電流源。
第２図は本発明の第二の実施例を示す利得制御回路図、
第３図は従来の一例を示す利得制御回路図である。 １……第一の利得制御部、2,2A〜2N……第二の利得制御
部、Q1〜Q12……トランジスタ、RE1,RE2……利得減少用
抵抗、RL1,RL2……出力抵抗、VCC……電源端子、VC1,V
C2……利得制御電圧（端子）、Vi1,Vi2……信号入力電
圧（端子）、VO1,VO2……信号出力電圧（端子）、CS1,C
S2……定電流源。
Claims (1)
- 【請求項１】第一および第二の信号入力端子にそれぞれ
各々のベースを接続し各々のエミッタをそれぞれ第一お
よび第二の電圧降下素子を介して第一の定電流源に共に
接続した第一および第二のトランジスタと、第一および
第二の利得制御端子にそれぞれ各々のベースを接続し各
々のエミッタを前記第一のトランジスタのコレクタに接
続するとともに、一方のコレクタを直接電源端子に且つ
他方のコレクタを第一の出力抵抗を介して前記電源端子
に接続した第三および第四のトランジスタと、前記第一
および第二の利得制御端子にそれぞれ各々のベースを接
続し各々のエミッタを前記第二のトランジスタのコレク
タに接続するとともに、一方のコレクタを直接前記電源
端子に且つ他方のコレクタを第二の出力抵抗を介して前
記電源端子に接続した第五および第六のトランジスタと
を有し、第一および第二の信号出力端子をそれぞれ前記
第四および第六のトランジスタのコレクタに接続した第
一の利得制御部、並びに各々のエミッタを第二の定電流
源に接続するとともに前記第一および第二のトランジス
タのコレクタにそれぞれベースを接続した第七および第
八のトランジスタと、前記第一および第二の利得制御端
子にそれぞれ各々のベースを接続し各々のエミッタを前
記第七のトランジスタのコレクタに接続するとともに、
一方のコレクタを直接前記電源端子に且つ他方のコレク
タを前記第二の信号出力端子に接続した第九および第十
のトランジスタと、前記第一および第二の利得制御端子
にそれぞれ各々のベースを接続し各々のエミッタを前記
第八のトランジスタのコレクタに接続するとともに、一
方のコレクタを直接前記電源端子に且つ他方のコレクタ
を前記第一の信号出力端子に接続した第十一および第十
二のトランジスタとを有する第二の利得制御部を備えた
ことを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25869688A JP2600339B2 (ja) | 1988-10-13 | 1988-10-13 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25869688A JP2600339B2 (ja) | 1988-10-13 | 1988-10-13 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105606A JPH02105606A (ja) | 1990-04-18 |
| JP2600339B2 true JP2600339B2 (ja) | 1997-04-16 |
Family
ID=17323826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25869688A Expired - Fee Related JP2600339B2 (ja) | 1988-10-13 | 1988-10-13 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600339B2 (ja) |
-
1988
- 1988-10-13 JP JP25869688A patent/JP2600339B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105606A (ja) | 1990-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5148121A (en) | Amplifier circuit designed for use in a bipolar integrated circuit, for amplifying an input signal selected by a switch circuit | |
| JPH0570966B2 (ja) | ||
| US5867035A (en) | Voltage to current conversion circuit for converting voltage to multiple current outputs | |
| JP2600339B2 (ja) | 利得制御回路 | |
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| US4038566A (en) | Multiplier circuit | |
| JP2722535B2 (ja) | トランジスタ増幅器 | |
| JPH0462608B2 (ja) | ||
| JPH0478044B2 (ja) | ||
| JP2737754B2 (ja) | フィルタ回路 | |
| JPH0233387Y2 (ja) | ||
| JPH0630425B2 (ja) | 広帯域可変利得増幅回路 | |
| JPH0828629B2 (ja) | 差動増幅器 | |
| JPS62227204A (ja) | 差動増幅器 | |
| JP3043044B2 (ja) | Ｄ／ａ変換回路 | |
| JPS60134611A (ja) | 光電変換回路 | |
| JP2900879B2 (ja) | バイポーラ・マルチプライヤ | |
| SU1259472A1 (ru) | Операционный усилитель | |
| JP2573279B2 (ja) | 電流変換回路 | |
| JPH0799801B2 (ja) | 増幅回路 | |
| JPS6033670A (ja) | 信号変換器 | |
| JPH057126A (ja) | 積分回路 | |
| JPH0817310B2 (ja) | ローパスフィルタ回路 | |
| JPH0529846A (ja) | 対数圧縮型差動増幅回路 | |
| JPH06223211A (ja) | 対数増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |