JP2589143B2 - オプションｒｏｍ担体の装着方式 - Google Patents
オプションｒｏｍ担体の装着方式Info
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- JP2589143B2 JP2589143B2 JP63135103A JP13510388A JP2589143B2 JP 2589143 B2 JP2589143 B2 JP 2589143B2 JP 63135103 A JP63135103 A JP 63135103A JP 13510388 A JP13510388 A JP 13510388A JP 2589143 B2 JP2589143 B2 JP 2589143B2
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- Japan
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- interrupt
- processor
- program
- carrier
- rom
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Description
【発明の詳細な説明】 〔概要〕 複数種類のホストと連結される電子機器の各種ホスト
に対するインターフェイスプログラムを格納したオプシ
ョンROM担体の装着装置に関し、 内部にダウンロードRAMやレジデントROMを必ずしも装
備しなくても、ROM担体が誤って引抜かれたときマイク
ロプロセッサが制御不能に陥らず、損傷が発生すること
をも予防することを目的とし、 プロセッサを内蔵した電子機器の本体の一部に又はプロ
セッサを内蔵した電子機器と接続するユニットに装着部
を備え、各種の前記プロセッサを内蔵した電子機器との
インターフェイスプログラムを格納したオプションROM
担体を着脱自在に前記装着部に装着する電子機器のオプ
ションROM担体の装着装置において、前記装着部への前
記オプションROM担体１の着脱を検知したプロセッサに
割込みを起こす割込み手段と、割込み処理プログラムを
有する保護用記憶手段とを備えるように構成する。
に対するインターフェイスプログラムを格納したオプシ
ョンROM担体の装着装置に関し、 内部にダウンロードRAMやレジデントROMを必ずしも装
備しなくても、ROM担体が誤って引抜かれたときマイク
ロプロセッサが制御不能に陥らず、損傷が発生すること
をも予防することを目的とし、 プロセッサを内蔵した電子機器の本体の一部に又はプロ
セッサを内蔵した電子機器と接続するユニットに装着部
を備え、各種の前記プロセッサを内蔵した電子機器との
インターフェイスプログラムを格納したオプションROM
担体を着脱自在に前記装着部に装着する電子機器のオプ
ションROM担体の装着装置において、前記装着部への前
記オプションROM担体１の着脱を検知したプロセッサに
割込みを起こす割込み手段と、割込み処理プログラムを
有する保護用記憶手段とを備えるように構成する。
本発明は、電子機器のオプションROM担体の装着装置
に関し、特に複数種類のホストと連結される電子機器の
各種ホストに対するインターフェイスプログラムを格納
したオプションROM担体の装着装置に関する。
に関し、特に複数種類のホストと連結される電子機器の
各種ホストに対するインターフェイスプログラムを格納
したオプションROM担体の装着装置に関する。
近年、ICカードやスロット部材等を利用したオプショ
ンROMが非常に普及しているが、これは、ICが大容量に
なり、小型化，軽量化が実現したことと、読み書き用ヘ
ッドやドライブユニットが不要で電気的に接続するだけ
でよい便利さとが重宝なためである。
ンROMが非常に普及しているが、これは、ICが大容量に
なり、小型化，軽量化が実現したことと、読み書き用ヘ
ッドやドライブユニットが不要で電気的に接続するだけ
でよい便利さとが重宝なためである。
シリアルプリンタやページプリンタなど、マイクロプ
ロセッサに制御される電子機器においてもICカードなど
のオプションROMが使用されることがあり、特に複数種
類のホストと連結されるプリンタの場合、２枚もしくは
２枚以上のROMカードを装着できるようにして、そのう
ち１枚は各種ホストに対するインターフェイスプログラ
ムを格納するという方法も行われている。
ロセッサに制御される電子機器においてもICカードなど
のオプションROMが使用されることがあり、特に複数種
類のホストと連結されるプリンタの場合、２枚もしくは
２枚以上のROMカードを装着できるようにして、そのう
ち１枚は各種ホストに対するインターフェイスプログラ
ムを格納するという方法も行われている。
電子機器のマイクロプロセッサのプログラムをオプシ
ョンROM内に収容して使用する場合、次の２つが考えら
れる。
ョンROM内に収容して使用する場合、次の２つが考えら
れる。
（１） ROMデータを電子機器内のRAMに転送し、いわゆ
るダウンロードしたのち、そのRAM上でプログラムを走
らせる。
るダウンロードしたのち、そのRAM上でプログラムを走
らせる。
（２） ROMと本体をバスで結合し、直接ROM内のプラグ
ラムを走らせる。
ラムを走らせる。
しかし、前者は、本体内にROMと同容量又はそれ以上
のRAMメモリを用意する必要があり、後者は、プログラ
ムの走行中に誤ってカード等が抜取られてしまったりす
ると本体のプロセッサが制御不能に陥り、発熱等の不都
合を引起こす恐れもある。
のRAMメモリを用意する必要があり、後者は、プログラ
ムの走行中に誤ってカード等が抜取られてしまったりす
ると本体のプロセッサが制御不能に陥り、発熱等の不都
合を引起こす恐れもある。
本発明は、このような課題に鑑みて創案されたもの
で、内部にダウンロードRAMやレジデントROMがなくて
も、ROM担体が誤って引抜かれたときマイクロプロセッ
サが制御不能に陥らず、損傷が発生することもないオプ
ションROM担体の装着装置を提供することを目的として
いる。
で、内部にダウンロードRAMやレジデントROMがなくて
も、ROM担体が誤って引抜かれたときマイクロプロセッ
サが制御不能に陥らず、損傷が発生することもないオプ
ションROM担体の装着装置を提供することを目的として
いる。
本発明において、上記の課題を解決するための手段
は、プロセッサを内蔵した電子機器の本体の一部に又は
またはプロセッサを内蔵した電子機器と接続するユニッ
トに装着部を備え、各種の前記プロセッサを内蔵した電
子機器とのインターフェイスプログラムを格納したオプ
ションROM担体を着脱自在に前記装着部に装着する電子
機器のオプションROM担体の装着装置において、前記装
着部への前記オプションROM担体の着脱を検知しプロセ
ッサに割込みを起こす割込み手段と、割込み処理プログ
ラムを有する保護用記憶手段とを備えることにより、前
記オプションROM担体をはずしたことを前記割込み手段
が検出しプロセッサに割込みを起こし、前記オプション
ROM担体のプログラムの処理を中止し前記保護用記憶手
段の割込み処理プログラムへと制御を移し、前記オプシ
ョンROM担体を装着したことを前記割込み手段が検出し
プロセッサへの割込みを解除し、前記保護用記憶手段の
割込み処理プログラムから前記オプションROM担体のプ
ログラムへと制御を戻すことにより前記プログラムの処
理を中止したときの処理の続きを再開することを特徴と
するオプションROM担体の装着装置とするものである。
は、プロセッサを内蔵した電子機器の本体の一部に又は
またはプロセッサを内蔵した電子機器と接続するユニッ
トに装着部を備え、各種の前記プロセッサを内蔵した電
子機器とのインターフェイスプログラムを格納したオプ
ションROM担体を着脱自在に前記装着部に装着する電子
機器のオプションROM担体の装着装置において、前記装
着部への前記オプションROM担体の着脱を検知しプロセ
ッサに割込みを起こす割込み手段と、割込み処理プログ
ラムを有する保護用記憶手段とを備えることにより、前
記オプションROM担体をはずしたことを前記割込み手段
が検出しプロセッサに割込みを起こし、前記オプション
ROM担体のプログラムの処理を中止し前記保護用記憶手
段の割込み処理プログラムへと制御を移し、前記オプシ
ョンROM担体を装着したことを前記割込み手段が検出し
プロセッサへの割込みを解除し、前記保護用記憶手段の
割込み処理プログラムから前記オプションROM担体のプ
ログラムへと制御を戻すことにより前記プログラムの処
理を中止したときの処理の続きを再開することを特徴と
するオプションROM担体の装着装置とするものである。
本発明では、電子機器の本体側に、その装着部からオ
プションROM担体がはずれたことを検知する検知手段を
設け、その検知手段に接続されたプロテクト手段の作動
させ、電子機器に発生する異常を予防するものである。
プションROM担体がはずれたことを検知する検知手段を
設け、その検知手段に接続されたプロテクト手段の作動
させ、電子機器に発生する異常を予防するものである。
本発明の検知手段は、オプションROM担体の着脱動作
をメカニカルに（回路的にでなく）検出するようになっ
ていて、ROM担体が装着部からはずれた場合、物理的に
検知する。検知信号は電気信号に変換され、又はそのま
ま物理的にプロテクト手段へ伝えられ、プロテクト手段
はソフトもしくは回路でプロセッサの制御機能を維持す
る。
をメカニカルに（回路的にでなく）検出するようになっ
ていて、ROM担体が装着部からはずれた場合、物理的に
検知する。検知信号は電気信号に変換され、又はそのま
ま物理的にプロテクト手段へ伝えられ、プロテクト手段
はソフトもしくは回路でプロセッサの制御機能を維持す
る。
以下、図面を参照して、本発明の実施例を詳細に説明
する。
する。
第１図は、本発明の一実施例の斜視図である。同図に
おいて、１はオプションROM担体としてのICカード、２
は電子機器のICカード装着部である。ICカード１は、IC
ROMを内蔵し、そのリード端子である接点11をカード状
の一方の端縁に配設されている。装着部２は、電子機器
本体の一部に形成され、挿入口21を開口されていて、前
記ICカード１が装着される。装着部２の中空内部には、
ICカード１の前記接点11に対応する位置に、複数の接続
ピン22が突設していて、ICカード１が挿入されると、接
点11のそれぞれと接触するようになっている。装着部２
の側面には、本発明の検知手段として、バネ部材23がそ
の一方のマイクロスイッチ24に係合して配設されてい
る。バネ部材23の他方は装着部２の側面の開口部から内
部へ導入されていて、通常は装着部２の挿入口21の方向
へ回動するように付勢され、ICカード１が挿入される
と、そのICカードが付勢に抗してバネ部材23を挿入方向
に押して、マイクロスイッチ24をオン状態にするように
構成されている。ICカード１が引抜かれると、付勢によ
り、バネ部材23は挿入口21の方向へ戻り、マイクロスイ
ッチ24はオフ状態にする。尚、マイクロスイッチ24は、
電子機器本体の図示しない一部に固定されている。
おいて、１はオプションROM担体としてのICカード、２
は電子機器のICカード装着部である。ICカード１は、IC
ROMを内蔵し、そのリード端子である接点11をカード状
の一方の端縁に配設されている。装着部２は、電子機器
本体の一部に形成され、挿入口21を開口されていて、前
記ICカード１が装着される。装着部２の中空内部には、
ICカード１の前記接点11に対応する位置に、複数の接続
ピン22が突設していて、ICカード１が挿入されると、接
点11のそれぞれと接触するようになっている。装着部２
の側面には、本発明の検知手段として、バネ部材23がそ
の一方のマイクロスイッチ24に係合して配設されてい
る。バネ部材23の他方は装着部２の側面の開口部から内
部へ導入されていて、通常は装着部２の挿入口21の方向
へ回動するように付勢され、ICカード１が挿入される
と、そのICカードが付勢に抗してバネ部材23を挿入方向
に押して、マイクロスイッチ24をオン状態にするように
構成されている。ICカード１が引抜かれると、付勢によ
り、バネ部材23は挿入口21の方向へ戻り、マイクロスイ
ッチ24はオフ状態にする。尚、マイクロスイッチ24は、
電子機器本体の図示しない一部に固定されている。
第２図は、本発明の一実施例の回路構成図である。第
２図において、１はICカード、３は電子機器の本体であ
る。ICカード１はオプションROM12を内蔵し、本体１に
は電子機器のプロセッサ（CPU）31及び割込み処理プロ
グラムを格納したレジデントROM32が内蔵されている。
マイクロスイッチ24の一方はフレームグランドに接続さ
れ、他方はプロセッサ31の割込み端子に接続されるとと
もに、抵抗を介して5V電源に接続されている。従って、
マイクロスイッチ24がオン状態のときは割込み信号は
“L"であり、オフ状態になると“H"になりプロセッサ31
に割込みが発生する。
２図において、１はICカード、３は電子機器の本体であ
る。ICカード１はオプションROM12を内蔵し、本体１に
は電子機器のプロセッサ（CPU）31及び割込み処理プロ
グラムを格納したレジデントROM32が内蔵されている。
マイクロスイッチ24の一方はフレームグランドに接続さ
れ、他方はプロセッサ31の割込み端子に接続されるとと
もに、抵抗を介して5V電源に接続されている。従って、
マイクロスイッチ24がオン状態のときは割込み信号は
“L"であり、オフ状態になると“H"になりプロセッサ31
に割込みが発生する。
ICカード１が前記装着部で本体３に装着されると、前
記接点11及び接続ピン22を介して、ROM12とプロセッサ3
1はアドレスバス及びデータバスで連結され、プロセッ
サ31はROM12のプログラムを走らせて各種の処理を実行
することになる。
記接点11及び接続ピン22を介して、ROM12とプロセッサ3
1はアドレスバス及びデータバスで連結され、プロセッ
サ31はROM12のプログラムを走らせて各種の処理を実行
することになる。
第３図は、上記実施例の処理のフローチャートであ
る。プロセッサ31がICカード１のROM12のプログラムを
走行中に、そのICカード１が引抜かれると、前記検知手
段により、マイクロスイッチ24がオフになり、割込み要
求信号（IRQ）がプロセッサ31へ入力される。プロセッ
サ31は、実行中の処理を直ちに中止し、前記レジデント
ROM32の割込み処理プログラムへ制御を移す。割込み処
理は前と同じICカード１が再挿入されると終了する。
る。プロセッサ31がICカード１のROM12のプログラムを
走行中に、そのICカード１が引抜かれると、前記検知手
段により、マイクロスイッチ24がオフになり、割込み要
求信号（IRQ）がプロセッサ31へ入力される。プロセッ
サ31は、実行中の処理を直ちに中止し、前記レジデント
ROM32の割込み処理プログラムへ制御を移す。割込み処
理は前と同じICカード１が再挿入されると終了する。
第４図及び第５図は、本発明の別な一実施例の斜視図
及びその回路構成図である。本実施例においては、装着
部２に接続ピン22の他に検知手段として通電ピン25が追
加され、ICカード１側の接点11もそれに応じて追加し
て、ICカード１の着脱のスイッチとしている。第５図に
示すように、ICカード１においては追加した接点はフレ
ームグランドに接続され、通電ピン25は本体３内におい
てプロセッサ31のRESET端子に接続されている。これに
より、ICカード１が抜かれている時は、プロセッサ31は
リセット状態となり、挿入され、接続されるとリセット
は解除されて、ICカード１のROM12内のプログラムが実
行される。この発明の利点はレジデントROMが不要なこ
とで、その代りに前と同じICカード１が再挿入されて
も、処理の続きを再開することはできないが、本体３の
損傷を防止することは確実に行い得る。
及びその回路構成図である。本実施例においては、装着
部２に接続ピン22の他に検知手段として通電ピン25が追
加され、ICカード１側の接点11もそれに応じて追加し
て、ICカード１の着脱のスイッチとしている。第５図に
示すように、ICカード１においては追加した接点はフレ
ームグランドに接続され、通電ピン25は本体３内におい
てプロセッサ31のRESET端子に接続されている。これに
より、ICカード１が抜かれている時は、プロセッサ31は
リセット状態となり、挿入され、接続されるとリセット
は解除されて、ICカード１のROM12内のプログラムが実
行される。この発明の利点はレジデントROMが不要なこ
とで、その代りに前と同じICカード１が再挿入されて
も、処理の続きを再開することはできないが、本体３の
損傷を防止することは確実に行い得る。
尚、説明の都合上、第１の実施例で割込み端子入力を
示し、第２の実施例でRESET端子入力を示したが、もち
ろんマイクロスイッチによる信号をRESET端子へ入力し
てもよいし、通電ピンによる信号を割込み端子へ入力し
てもよい。
示し、第２の実施例でRESET端子入力を示したが、もち
ろんマイクロスイッチによる信号をRESET端子へ入力し
てもよいし、通電ピンによる信号を割込み端子へ入力し
てもよい。
以上、述べたとおり、本発明によれば、内部に必ずし
もダウンロードRAMやレジデントROMがなくても、ROM担
体が誤って引抜かれたときマイクロプロセッサが制御不
能に陥らず、損傷が発生することのないオプションROM
担体の装着装置を提供することができる。
もダウンロードRAMやレジデントROMがなくても、ROM担
体が誤って引抜かれたときマイクロプロセッサが制御不
能に陥らず、損傷が発生することのないオプションROM
担体の装着装置を提供することができる。
第１図は本発明の一実施例の斜視図、 第２図は本発明の一実施例の回路構成図、 第３図は実施例の処理のフローチャート、 第４図及び第５図は本発明の別な一実施例の斜視図及び
その回路構成図である。 1;ICカード、 2;装着部、 3;本体、 11;接点、 12;オプションROM、 21;挿入口、 22;接続ピン、 23;バネ部材、 24;マイクロスイッチ、 25;通電ピン、 31;プロセッサ（CPU）、 32;レジデントROM。
その回路構成図である。 1;ICカード、 2;装着部、 3;本体、 11;接点、 12;オプションROM、 21;挿入口、 22;接続ピン、 23;バネ部材、 24;マイクロスイッチ、 25;通電ピン、 31;プロセッサ（CPU）、 32;レジデントROM。
Claims (1)
- 【請求項１】プロセッサを内蔵した電子機器の本体の一
部に又はプロセッサを内蔵した電子機器と接続するユニ
ットに装着部（２）を備え、 各種の前記プロセッサを内蔵した電子機器とのインター
フェイスプログラムを格納したオプションROM担体
（１）を着脱自在に前記装着部（２）に装着する電子機
器のオプションROM担体の装着装置において、 前記装着部（２）への前記オプションROM担体（１）の
着脱を検知しプロセッサ（31）に割込みを起こす割込み
手段（24）と、割込み処理プログラムを有する保護用記
憶手段（32）とを備えることにより、 前記オプションROM担体（１）をはずしたことを前記割
込み手段（24）が検出しプロセッサに割込みを起こし、
前記オプションROM担体（１）のプログラムの処理を中
止し前記保護用記憶手段（32）の割込み処理プログラム
へと制御を移し、 前記オプションROM担体（１）を装着したことを前記割
込み手段（24）が検出しプロセッサへの割込みを解除
し、前記保護用記憶手段（32）の割込み処理プログラム
から前記オプションROM担体（１）のプログラムへと制
御を戻すことにより前記プログラムの処理を中止したと
きの処理の続きを再開することを特徴とするオプション
ROM担体の装着装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135103A JP2589143B2 (ja) | 1988-06-01 | 1988-06-01 | オプションｒｏｍ担体の装着方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135103A JP2589143B2 (ja) | 1988-06-01 | 1988-06-01 | オプションｒｏｍ担体の装着方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303692A JPH01303692A (ja) | 1989-12-07 |
| JP2589143B2 true JP2589143B2 (ja) | 1997-03-12 |
Family
ID=15143910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135103A Expired - Fee Related JP2589143B2 (ja) | 1988-06-01 | 1988-06-01 | オプションｒｏｍ担体の装着方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589143B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555510A (en) * | 1994-08-02 | 1996-09-10 | Intel Corporation | Automatic computer card insertion and removal algorithm |
| JPH10208463A (ja) * | 1997-01-22 | 1998-08-07 | Nec Corp | メモリ実装判別回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281317A (ja) * | 1985-05-30 | 1986-12-11 | Sanyo Electric Co Ltd | 増設メモリカ−トリツジの使用可能な電子機器 |
-
1988
- 1988-06-01 JP JP63135103A patent/JP2589143B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01303692A (ja) | 1989-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |