JP2582190B2 - 文書認識システムの水平・垂直実行長さ平滑化回路及び文書領域分割回路 - Google Patents
文書認識システムの水平・垂直実行長さ平滑化回路及び文書領域分割回路Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration using local operators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/40062—Discrimination between different image types, e.g. two-tone, continuous tone
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Description
【０００１】
【産業上の利用分野】本発明は、文書から該文書の情報
を認識する文書認識システムに係るもので、詳しくは、
水平実行長さ平滑化(H−RLSA；Horizontal-Run Length
Smoothing Algorithm)及び垂直実行長さ平滑化(V−RLS
A；Vertical-Run Length Smoothing Algorithm)をハー
ドウエア的に遂行し、その平滑化した両データをハード
ウエア的に論理積をとって文書領域を分割し得るように
した文書認識システムの水平・垂直実行長さ平滑化回路
及び文書領域分割回路に関するものである。
を認識する文書認識システムに係るもので、詳しくは、
水平実行長さ平滑化(H−RLSA；Horizontal-Run Length
Smoothing Algorithm)及び垂直実行長さ平滑化(V−RLS
A；Vertical-Run Length Smoothing Algorithm)をハー
ドウエア的に遂行し、その平滑化した両データをハード
ウエア的に論理積をとって文書領域を分割し得るように
した文書認識システムの水平・垂直実行長さ平滑化回路
及び文書領域分割回路に関するものである。
【０００２】
【従来の技術】一般に、文書認識システムにおいては、
文書を水平方向にスキャニングしてその水平方向のデー
タを記憶した後、垂直方向にスキャニングしてその垂直
方向のデータを記憶し、以後、前記水平方向のデータは
水平実行長さ平滑化過程を経る。例えば、水平方向にス
キャニングして記憶させたデータが“001111000111111"
であると仮定し、スレシュオルド(Threshold) 値が
“５”であると仮定すれば、５回以上連続する“１”の
データのみそのまま維持させ、５回以下連続する“１”
のデータは“０”にすることにより“000000000011111
1”に平滑化される。以後、前記垂直方向のデータも所
定回数以上連続するデータのみそのまま維持させ、所定
回数以下のデータは取消す垂直実行長さ平滑化過程を経
る。
文書を水平方向にスキャニングしてその水平方向のデー
タを記憶した後、垂直方向にスキャニングしてその垂直
方向のデータを記憶し、以後、前記水平方向のデータは
水平実行長さ平滑化過程を経る。例えば、水平方向にス
キャニングして記憶させたデータが“001111000111111"
であると仮定し、スレシュオルド(Threshold) 値が
“５”であると仮定すれば、５回以上連続する“１”の
データのみそのまま維持させ、５回以下連続する“１”
のデータは“０”にすることにより“000000000011111
1”に平滑化される。以後、前記垂直方向のデータも所
定回数以上連続するデータのみそのまま維持させ、所定
回数以下のデータは取消す垂直実行長さ平滑化過程を経
る。
【０００３】このように、水平実行長さ平滑化過程を経
たデータ及び垂直実行長さ平滑化過程を経たデータの論
理的な積算を行えば、文書情報がブロックに分割され、
該ブロックに分割した結果に対しそのブロックの幅又は
高さにより文書のテキスト・グラフィック領域等を分割
するようになっている。
たデータ及び垂直実行長さ平滑化過程を経たデータの論
理的な積算を行えば、文書情報がブロックに分割され、
該ブロックに分割した結果に対しそのブロックの幅又は
高さにより文書のテキスト・グラフィック領域等を分割
するようになっている。
【０００４】
【発明が解決しようとする課題】然るに、このような文
書認識システムにおいては、水平実行長さ平滑化及び垂
直実行長さ平滑化をマイクロプロセッサーでソフトウエ
ア的に処理するようになっており、その平滑化したデー
タの論理的な積算を行う場合に、ソフトウエア的に処理
するようになっているため、システムにおけるマイクロ
プロセッサーの処理業務が多くなり、よって、その処理
速度が遅くなるという欠点があった。
書認識システムにおいては、水平実行長さ平滑化及び垂
直実行長さ平滑化をマイクロプロセッサーでソフトウエ
ア的に処理するようになっており、その平滑化したデー
タの論理的な積算を行う場合に、ソフトウエア的に処理
するようになっているため、システムにおけるマイクロ
プロセッサーの処理業務が多くなり、よって、その処理
速度が遅くなるという欠点があった。
【０００５】それで、このような問題点を解決するため
本発明者達は研究を重ねた結果、次のような文書認識シ
ステムの水平・垂直実行長さ平滑化回路及び文書領域分
割回路を提供しようとするものである。
本発明者達は研究を重ねた結果、次のような文書認識シ
ステムの水平・垂直実行長さ平滑化回路及び文書領域分
割回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明の目的は、文書を
水平方向にスキャニングして記憶させた水平方向のデー
タをマイクロプロセッサーのプログラムによらずに直接
ハードウエア的に水平実行長さ平滑化を行う水平実行長
さ平滑化回路と、文書を垂直方向にスキャニングし記憶
させた垂直方向のデータをマイクロプロセッサーのプロ
グラムによらずに直接ハードウエア的に垂直実行長さ平
滑化を行う垂直実行長さ平滑化回路と、それら水平・垂
直実行長さ平滑化を行ったデータをハードウエア的に直
接論理積をとり得る文書領域分割回路を提供しようとす
るものである。
水平方向にスキャニングして記憶させた水平方向のデー
タをマイクロプロセッサーのプログラムによらずに直接
ハードウエア的に水平実行長さ平滑化を行う水平実行長
さ平滑化回路と、文書を垂直方向にスキャニングし記憶
させた垂直方向のデータをマイクロプロセッサーのプロ
グラムによらずに直接ハードウエア的に垂直実行長さ平
滑化を行う垂直実行長さ平滑化回路と、それら水平・垂
直実行長さ平滑化を行ったデータをハードウエア的に直
接論理積をとり得る文書領域分割回路を提供しようとす
るものである。
【０００７】
【作用】そして、このような本発明の目的は、水平方向
のデータを記憶させたメモリのアドレスを１づつ順次に
増加させながらデータを読んで、そのデータが“１”又
は“０”であるかを比較判別し、そのデータが“１”の
場合は“１”が連続する回数を計数し、そのデータが
“１”から“０”になる場合は、前記計数値を水平スレ
シュオルド(Threshold) 値と比較する。その計数値が水
平スレシュオルド値以上の場合は、前記計数値をクリア
すると共に前記データをそのまま維持させる。前記計数
値が水平スレシュオルド値より小さい場合は前記計数値
がクリア値になるまで１づつ減算させると共に以前の
“１”が開始されるアドレスに戻ってそのアドレスを１
づつ順次に増加させながら“０”に書き換えて水平実行
長さ平滑化を行う。且つ、垂直方向のデータを記憶させ
たメモリのアドレスをオフセット値づつ順次に増加させ
ながらデータを読んで、そのデータが“１”又は“０”
であるかを比較判別する。そのデータが“１”の場合は
その“１”が連続する回数を計数し、そのデータが
“１”になるときは前記計数値を垂直スレシュオルド値
と比較する。その計数値が垂直スレシュオルド値以上の
場合は前記計数値をクリアすると共に前記データをその
まま維持させる。前記計数値が垂直スレシュオルド値よ
り小さい場合は前記計数値がクリア値になるまで１づつ
減算させると共に以前の“１”が開始されるアドレスに
戻ってそのアドレスをオフセット値づつ順次に増加させ
ながら“０”に書き換えて垂直実行長さの平滑化を行
う。以後、前記のように行って記憶させた水平実行長さ
平滑化メモリ及び垂直実行長さ平滑化メモリのアドレス
をシステムクロックを計数するカウンターの計数信号に
より順次に同時に指定して前記システムクロックの半周
期間にその指定したアドレスのデータを読んだ後、ビッ
ト別にアンド演算する。そのアンド演算したデータを前
記システムクロックの他の半周期間に前記水平実行長さ
平滑化メモリの指定したアドレスに記憶することにより
達成される。
のデータを記憶させたメモリのアドレスを１づつ順次に
増加させながらデータを読んで、そのデータが“１”又
は“０”であるかを比較判別し、そのデータが“１”の
場合は“１”が連続する回数を計数し、そのデータが
“１”から“０”になる場合は、前記計数値を水平スレ
シュオルド(Threshold) 値と比較する。その計数値が水
平スレシュオルド値以上の場合は、前記計数値をクリア
すると共に前記データをそのまま維持させる。前記計数
値が水平スレシュオルド値より小さい場合は前記計数値
がクリア値になるまで１づつ減算させると共に以前の
“１”が開始されるアドレスに戻ってそのアドレスを１
づつ順次に増加させながら“０”に書き換えて水平実行
長さ平滑化を行う。且つ、垂直方向のデータを記憶させ
たメモリのアドレスをオフセット値づつ順次に増加させ
ながらデータを読んで、そのデータが“１”又は“０”
であるかを比較判別する。そのデータが“１”の場合は
その“１”が連続する回数を計数し、そのデータが
“１”になるときは前記計数値を垂直スレシュオルド値
と比較する。その計数値が垂直スレシュオルド値以上の
場合は前記計数値をクリアすると共に前記データをその
まま維持させる。前記計数値が垂直スレシュオルド値よ
り小さい場合は前記計数値がクリア値になるまで１づつ
減算させると共に以前の“１”が開始されるアドレスに
戻ってそのアドレスをオフセット値づつ順次に増加させ
ながら“０”に書き換えて垂直実行長さの平滑化を行
う。以後、前記のように行って記憶させた水平実行長さ
平滑化メモリ及び垂直実行長さ平滑化メモリのアドレス
をシステムクロックを計数するカウンターの計数信号に
より順次に同時に指定して前記システムクロックの半周
期間にその指定したアドレスのデータを読んだ後、ビッ
ト別にアンド演算する。そのアンド演算したデータを前
記システムクロックの他の半周期間に前記水平実行長さ
平滑化メモリの指定したアドレスに記憶することにより
達成される。
【０００８】
【実施例】以下、本発明の実施例に対し、図面を用いて
詳細に説明する。図１は本発明に係る水平実行長さ平滑
化回路図で、図面に示したように、システムクロック信
号φ1 を計数してアドレス信号に出力するアドレス発生
カウンター110 と、水平方向のデータが記憶され前記ア
ドレス発生カウンター110 のアドレス信号が入力される
水平実行長さ平滑化（以下、 H−RLSAと称す）メモリ12
0 と、該 H−RLSAメモリ120 のライト時に前記システム
クロック信号φ1 をカウントクロック信号に印加すると
共にその H−RLSAメモリ120 に低電位のデータを印加
し、前記 H−RLSAメモリ120 のリード時にそのリードデ
ータを基準信号Ｂ+ と比較し、同様な場合は前記システ
ムクロック信号φ1 をカウントクロック信号に供給し、
同様でない初期状態において比較イネーブル信号を出力
するカウント制御部130 と、前記H−RLSAメモリ120 の
リード／ライト状態により前記カウント制御部130 で出
力するシステムクロック信号φ1 をアップ／ダウン計数
し、その計数値を前記カウント制御部130 で比較イネー
ブル信号が出力するとき水平スレシュオルド値と比較
し、その比較結果によりリード／ライト制御信号を出力
するリード／ライト制御部140 と、該リード／ライト制
御部140 でライト制御信号が出力する初期状態において
前記アドレス発生カウンター110 の出力アドレス値から
前記リード／ライト制御部140 の計数値を減算した後そ
の値を前記アドレス発生カウンター110にロード(Load)
させるライトアドレス設定部150 とにより本発明に係る
水平実行長さ平滑化回路が構成されている。
詳細に説明する。図１は本発明に係る水平実行長さ平滑
化回路図で、図面に示したように、システムクロック信
号φ1 を計数してアドレス信号に出力するアドレス発生
カウンター110 と、水平方向のデータが記憶され前記ア
ドレス発生カウンター110 のアドレス信号が入力される
水平実行長さ平滑化（以下、 H−RLSAと称す）メモリ12
0 と、該 H−RLSAメモリ120 のライト時に前記システム
クロック信号φ1 をカウントクロック信号に印加すると
共にその H−RLSAメモリ120 に低電位のデータを印加
し、前記 H−RLSAメモリ120 のリード時にそのリードデ
ータを基準信号Ｂ+ と比較し、同様な場合は前記システ
ムクロック信号φ1 をカウントクロック信号に供給し、
同様でない初期状態において比較イネーブル信号を出力
するカウント制御部130 と、前記H−RLSAメモリ120 の
リード／ライト状態により前記カウント制御部130 で出
力するシステムクロック信号φ1 をアップ／ダウン計数
し、その計数値を前記カウント制御部130 で比較イネー
ブル信号が出力するとき水平スレシュオルド値と比較
し、その比較結果によりリード／ライト制御信号を出力
するリード／ライト制御部140 と、該リード／ライト制
御部140 でライト制御信号が出力する初期状態において
前記アドレス発生カウンター110 の出力アドレス値から
前記リード／ライト制御部140 の計数値を減算した後そ
の値を前記アドレス発生カウンター110にロード(Load)
させるライトアドレス設定部150 とにより本発明に係る
水平実行長さ平滑化回路が構成されている。
【０００９】又、前記カウント制御部130 は、 H−RLSA
メモリ120 のリード時にその H−RLSAメモリ120 に低電
位のデータを印加するバッファー131 と、前記 H−RLSA
メモリ120 のリード時にそのリードデータを基準信号Ｂ
+ と比較する比較器132 と、該比較器132 の出力端子
（Ａ＝Ｂ）信号を反転するインバーター133 及びそのイ
ンバーター133 の出力信号とシステムクロック信号φ1
の論理和をとるオアゲート134 、前記 H−RLSAメモリ12
0 のリード／ライト制御信号とシステムクロック信号φ
1 の論理和をとるオアゲート135 、前記オアゲート 134
・135 の出力信号の論理積をとってカウントクロック信
号に供給するアンドゲート136 と、前記比較器132 の出
力端子（Ａ＜Ｂ）信号によりパルスの比較イネーブル信
号を出力するモノマルチバイブレーター137 とにより構
成されている。且つ、前記リード／ライト制御部140
は、前記 H−RLSAメモリ120 のリード／ライト状態によ
り前記カウント制御部130 で出力するシステムクロック
信号φ1 をアップ／ダウン計数するアップ／ダウンカウ
ンター141 と、水平方向のスレシュオルド値が設定され
たスレシュオルド設定部142 と、前記カウント制御部13
0 で比較イネーブル信号が出力するとき前記スレシュオ
ルド設定部142 のスレシュオルド値と前記アップ／ダウ
ンカウンター141 の計数値を比較する比較器143 と、前
記アップ／ダウンカウンター141 のキャリー信号を反転
するインバーター144 と、該インバーター144 の出力信
号によりリード制御信号を出力し前記比較器143 の出力
端子（Ａ＜Ｂ）信号によりリード制御信号を出力するフ
リップフロップ145 と、前記比較器143 の出力端子（Ａ
≧Ｂ）信号によりパルス信号を発生して前記アップ／ダ
ウンカウンター141 にクリア信号として印加するモノマ
ルチバイブレーター146 とにより構成されている。
メモリ120 のリード時にその H−RLSAメモリ120 に低電
位のデータを印加するバッファー131 と、前記 H−RLSA
メモリ120 のリード時にそのリードデータを基準信号Ｂ
+ と比較する比較器132 と、該比較器132 の出力端子
（Ａ＝Ｂ）信号を反転するインバーター133 及びそのイ
ンバーター133 の出力信号とシステムクロック信号φ1
の論理和をとるオアゲート134 、前記 H−RLSAメモリ12
0 のリード／ライト制御信号とシステムクロック信号φ
1 の論理和をとるオアゲート135 、前記オアゲート 134
・135 の出力信号の論理積をとってカウントクロック信
号に供給するアンドゲート136 と、前記比較器132 の出
力端子（Ａ＜Ｂ）信号によりパルスの比較イネーブル信
号を出力するモノマルチバイブレーター137 とにより構
成されている。且つ、前記リード／ライト制御部140
は、前記 H−RLSAメモリ120 のリード／ライト状態によ
り前記カウント制御部130 で出力するシステムクロック
信号φ1 をアップ／ダウン計数するアップ／ダウンカウ
ンター141 と、水平方向のスレシュオルド値が設定され
たスレシュオルド設定部142 と、前記カウント制御部13
0 で比較イネーブル信号が出力するとき前記スレシュオ
ルド設定部142 のスレシュオルド値と前記アップ／ダウ
ンカウンター141 の計数値を比較する比較器143 と、前
記アップ／ダウンカウンター141 のキャリー信号を反転
するインバーター144 と、該インバーター144 の出力信
号によりリード制御信号を出力し前記比較器143 の出力
端子（Ａ＜Ｂ）信号によりリード制御信号を出力するフ
リップフロップ145 と、前記比較器143 の出力端子（Ａ
≧Ｂ）信号によりパルス信号を発生して前記アップ／ダ
ウンカウンター141 にクリア信号として印加するモノマ
ルチバイブレーター146 とにより構成されている。
【００１０】更に、前記ライトアドレス設定部150 は、
前記リード／ライト制御部140 のライト制御信号により
前記アドレス発生カウンター110 のアドレス信号をラッ
チするラッチ151 と、前記リード／ライト制御部140 の
ライト制御信号により前記ラッチ151 の出力信号から前
記リード／ライト制御部140 の計数値を減算し前記アド
レス発生カウンター110 にロードデータとして印加する
減算器152 と、前記ライト制御信号によりパルス信号を
発生して前記アドレス発生カウンター110 にロード制御
信号として印加するモノマルチバイブレーター153 とに
より構成されている。
前記リード／ライト制御部140 のライト制御信号により
前記アドレス発生カウンター110 のアドレス信号をラッ
チするラッチ151 と、前記リード／ライト制御部140 の
ライト制御信号により前記ラッチ151 の出力信号から前
記リード／ライト制御部140 の計数値を減算し前記アド
レス発生カウンター110 にロードデータとして印加する
減算器152 と、前記ライト制御信号によりパルス信号を
発生して前記アドレス発生カウンター110 にロード制御
信号として印加するモノマルチバイブレーター153 とに
より構成されている。
【００１１】そして、図２は本発明に係る垂直実行長さ
平滑化回路図で、図面に示したように、水平のピクセル
個数をオフセット値に記憶して出力すると共に垂直のピ
クセル個数を記憶し、その垂直のピクセル個数だけリー
ド完了時毎にキャリー信号を発生し、開始アドレス値を
ロードして出力し、前記キャリー信号の発生時毎に前記
開始アドレス値を増加させて次の垂直列の開始アドレス
値に出力する開始アドレス設定部210 と、該開始アドレ
ス設定部210 で開始アドレス値が出力するときから前記
キャリー信号が前記オフセット値だけ発生されるまでシ
ステムクロック信号を供給するシステムクロック供給部
220 と、前記開始アドレス設定部210 の開始アドレス値
を前記システムクロック信号φ1 によりロードして出力
するアドレス発生カウンター230 と、垂直方向のデータ
が記憶され前記アドレス発生カウンター230 のアドレス
信号を受けてアクセスされる垂直実行長さ平滑化(V−RL
SAと以下には称す）メモリ240 と、該 V−RLSAメモリ24
0 のライト時に前記システムクロック信号φ1 をカウン
トクロック信号に印加すると共にその V−RLSAメモリ24
0 に低電位のデータを供給し、前記 V−RLSAメモリ240
のリード時にそのリードデータを基準信号Ｂ+ と比較
し、同様である場合前記システムクロック信号φ1 をカ
ウントクロック信号に供給し、同様でない初期状態にお
いては比較イネーブル信号を出力するカウント制御部25
0 と、前記 V−RLSAメモリ240 のリード／ライト状態に
より前記カウント制御部250 で出力するシステムクロッ
ク信号φ1 をアップ／ダウン計数し、その計数値を前記
カウント制御部130 で比較イネーブル信号が出力すると
き水平アドレス値と比較し、その比較結果によりリード
／ライト制御信号を出力するリード／ライト制御部260
と、前記アドレス発生カウンター230 のアドレス信号値
に前記開始アドレス設定部210 のオフセット値を加算し
た後前記システムクロック信号φ1 によりそのアドレス
発生カウンター230にロードさせ、前記開始アドレス設
定部210 のオフセット値に前記リード／ライト制御部26
0 の計数値を乗算した後前記アドレス発生カウンター23
0 のアドレス信号値から減算し、その残りの値を前記リ
ード／ライト制御部260 にライト制御信号が出力する初
期状態で前記アドレス発生カウンター230 にロードさせ
るアドレス再設定部270 とにより本発明に係る垂直実行
長さ平滑化回路が構成されている。
平滑化回路図で、図面に示したように、水平のピクセル
個数をオフセット値に記憶して出力すると共に垂直のピ
クセル個数を記憶し、その垂直のピクセル個数だけリー
ド完了時毎にキャリー信号を発生し、開始アドレス値を
ロードして出力し、前記キャリー信号の発生時毎に前記
開始アドレス値を増加させて次の垂直列の開始アドレス
値に出力する開始アドレス設定部210 と、該開始アドレ
ス設定部210 で開始アドレス値が出力するときから前記
キャリー信号が前記オフセット値だけ発生されるまでシ
ステムクロック信号を供給するシステムクロック供給部
220 と、前記開始アドレス設定部210 の開始アドレス値
を前記システムクロック信号φ1 によりロードして出力
するアドレス発生カウンター230 と、垂直方向のデータ
が記憶され前記アドレス発生カウンター230 のアドレス
信号を受けてアクセスされる垂直実行長さ平滑化(V−RL
SAと以下には称す）メモリ240 と、該 V−RLSAメモリ24
0 のライト時に前記システムクロック信号φ1 をカウン
トクロック信号に印加すると共にその V−RLSAメモリ24
0 に低電位のデータを供給し、前記 V−RLSAメモリ240
のリード時にそのリードデータを基準信号Ｂ+ と比較
し、同様である場合前記システムクロック信号φ1 をカ
ウントクロック信号に供給し、同様でない初期状態にお
いては比較イネーブル信号を出力するカウント制御部25
0 と、前記 V−RLSAメモリ240 のリード／ライト状態に
より前記カウント制御部250 で出力するシステムクロッ
ク信号φ1 をアップ／ダウン計数し、その計数値を前記
カウント制御部130 で比較イネーブル信号が出力すると
き水平アドレス値と比較し、その比較結果によりリード
／ライト制御信号を出力するリード／ライト制御部260
と、前記アドレス発生カウンター230 のアドレス信号値
に前記開始アドレス設定部210 のオフセット値を加算し
た後前記システムクロック信号φ1 によりそのアドレス
発生カウンター230にロードさせ、前記開始アドレス設
定部210 のオフセット値に前記リード／ライト制御部26
0 の計数値を乗算した後前記アドレス発生カウンター23
0 のアドレス信号値から減算し、その残りの値を前記リ
ード／ライト制御部260 にライト制御信号が出力する初
期状態で前記アドレス発生カウンター230 にロードさせ
るアドレス再設定部270 とにより本発明に係る垂直実行
長さ平滑化回路が構成されている。
【００１２】又、前記開始アドレス設定部210 は、水平
設定制御信号101 により水平のピクセル個数をオフセッ
ト値に記憶して出力するラッチ211 と、垂直設定制御信
号103 により垂直のピクセル個数を記憶して出力するラ
ッチ213 と、リード／ライト制御部260 でリード制御信
号が出力する状態においてシステムクロック信号φ1を
通過させるアンドゲート218 と、前記ラッチ213 の出力
信号をロード信号に受け前記アンドゲート218 の出力信
号をダウンカウントしてキャリー信号を発生するダウン
カウンター215 と、該ダウンカウンター215 のキャリー
信号を前記リード／ライト制御部260 でリード制御信号
が出力するとき通過させるバッファー217 と、該バッフ
ァー217 の出力信号及び前記垂直設定制御信号103 をア
ンド演算して前記ダウンカウンター215 にロード制御信
号として印加するアンドゲート216 と、開始設定制御信
号102 により開始アドレスをロードし、前記ダウンカウ
ンター215 のキャリー信号をアップカウントするアップ
カウンター212 と、前記アンドゲート216 の出力信号制
御を受け前記アップカウンター212 の出力信号を通過さ
せるバッファー214 とにより構成されている。且つ、前
記システムクロック供給部220 は、垂直設定制御信号10
3 をクロック信号に受け高電位信号を出力するフリップ
フロップ223 と、該フリップフロップ223 の出力信号と
基準クロック信号φとの論理積をとってシステムクロッ
ク信号φ1 に供給するアンドゲート225 と、開始アドレ
ス設定部210 のキャリー信号をアップカウントするアッ
プカウンター224 と、該アップカウンター224 の計数信
号を開始アドレス設定部210 のオフセット値と比較する
比較器221 と、該比較器221 の出力端子（Ａ＝Ｂ）信号
によりパルス信号を発生して前記フリップフロップ223
にクリア信号として印加するモノマルチバイブレーター
222 とにより構成されている。更に、前記カウント制御
部250 は、 V−RLSAメモリ240 のライト時に該 V−RLSA
メモリ240 に低電位のデータを印加するバッファー251
と、前記 V−RLSAメモリ240 のリード時にそのリードデ
ータを基準信号Ｂ+ と比較する比較器252 と、該比較器
252 の出力端子（Ａ＝Ｂ）信号とシステムクロック信号
φ1 との論理積をとるアンドゲート253 と、前記 V−RL
SAメモリ240 のリード／ライト状態により前記アンドゲ
ート253 の出力信号及びシステムクロック信号φ1 を選
択してカウントクロック信号に供給するセレクター254
と、前記比較器252 の出力端子（Ａ＜Ｂ）信号によりパ
ルス信号を発生して比較イネーブル信号を供給するモノ
マルチバイブレーター255 とにより構成されている。
設定制御信号101 により水平のピクセル個数をオフセッ
ト値に記憶して出力するラッチ211 と、垂直設定制御信
号103 により垂直のピクセル個数を記憶して出力するラ
ッチ213 と、リード／ライト制御部260 でリード制御信
号が出力する状態においてシステムクロック信号φ1を
通過させるアンドゲート218 と、前記ラッチ213 の出力
信号をロード信号に受け前記アンドゲート218 の出力信
号をダウンカウントしてキャリー信号を発生するダウン
カウンター215 と、該ダウンカウンター215 のキャリー
信号を前記リード／ライト制御部260 でリード制御信号
が出力するとき通過させるバッファー217 と、該バッフ
ァー217 の出力信号及び前記垂直設定制御信号103 をア
ンド演算して前記ダウンカウンター215 にロード制御信
号として印加するアンドゲート216 と、開始設定制御信
号102 により開始アドレスをロードし、前記ダウンカウ
ンター215 のキャリー信号をアップカウントするアップ
カウンター212 と、前記アンドゲート216 の出力信号制
御を受け前記アップカウンター212 の出力信号を通過さ
せるバッファー214 とにより構成されている。且つ、前
記システムクロック供給部220 は、垂直設定制御信号10
3 をクロック信号に受け高電位信号を出力するフリップ
フロップ223 と、該フリップフロップ223 の出力信号と
基準クロック信号φとの論理積をとってシステムクロッ
ク信号φ1 に供給するアンドゲート225 と、開始アドレ
ス設定部210 のキャリー信号をアップカウントするアッ
プカウンター224 と、該アップカウンター224 の計数信
号を開始アドレス設定部210 のオフセット値と比較する
比較器221 と、該比較器221 の出力端子（Ａ＝Ｂ）信号
によりパルス信号を発生して前記フリップフロップ223
にクリア信号として印加するモノマルチバイブレーター
222 とにより構成されている。更に、前記カウント制御
部250 は、 V−RLSAメモリ240 のライト時に該 V−RLSA
メモリ240 に低電位のデータを印加するバッファー251
と、前記 V−RLSAメモリ240 のリード時にそのリードデ
ータを基準信号Ｂ+ と比較する比較器252 と、該比較器
252 の出力端子（Ａ＝Ｂ）信号とシステムクロック信号
φ1 との論理積をとるアンドゲート253 と、前記 V−RL
SAメモリ240 のリード／ライト状態により前記アンドゲ
ート253 の出力信号及びシステムクロック信号φ1 を選
択してカウントクロック信号に供給するセレクター254
と、前記比較器252 の出力端子（Ａ＜Ｂ）信号によりパ
ルス信号を発生して比較イネーブル信号を供給するモノ
マルチバイブレーター255 とにより構成されている。
【００１３】そして、前記リード／ライト制御部260
は、 V−RLSAメモリ240 のリード／ライト状態によりカ
ウント制御部250 で出力するシステムクロック信号φ1
をアップ／ダウン計数するアップ／ダウンカウンター26
1 と、垂直方向のスレシュオルド値が設定されたスレシ
ュオルド設定部264 と、カウント制御部250 の比較イネ
ーブル信号及び開始アドレス設定部210 のキャリー信号
をアンド演算するアンドゲート262 と、該アンドゲート
262 の出力信号によりイネーブルされ前記アップ／ダウ
ンカウンター261 の計数値を前記スレシュオルド設定部
264 のスレシュオルド値と比較する比較器263 と、該比
較器263 の出力端子（Ａ＞Ｂ）信号によりパルス信号を
出力するモノマルチバイブレーター266 と、該モノマル
チバイブレーター266 のパルス信号及び前記アップ／ダ
ウンカウンター261 のキャリー信号をアンド演算してそ
のアップ／ダウンカウンター261 にクリア信号として印
加するアンドゲート267 と、前記アップ／ダウンカウン
ター261 のキャリー信号及びリセット信号ＲＳＴをアン
ド演算するアンドゲート265 及びそのアンドゲート265
の出力信号によりリード制御信号を出力し前記比較器26
3 の出力端子（Ａ＜Ｂ）信号によりライト制御信号を出
力するフリップフロップ268 とにより構成されている。
又、前記アドレス再設定部270 は、アドレス発生カウン
ター230 のアドレス信号値に開始アドレス設定部210 の
オフセット値を加算する加算器271 と、リード／ライト
制御部260 のカウント値に前記オフセット値を乗算する
マルチプライア272 と、前記アドレス発生カウンター23
0 のアドレス信号値から前記マルチプライア272 の出力
信号値を減算する減算器273 と、リード／ライト制御部
260 のライト制御信号によりパルス信号を発生するモノ
マルチバイブレーター274と、開始アドレス設定部210
の出力イネーブル信号及び前記モノマルチバイブレータ
ー274 のパルス信号を夫々反転するインバーター 275・
276 及び該インバーター 275・276 の出力信号及びシス
テムクロック信号φ1 をオア演算するオアゲート277
と、該オアゲート277 の出力信号により前記加算器271
の出力信号を通過させて前記アドレス発生カウンター23
0 にロード信号として印加するバッファー278 と、前記
モノマルチバイブレーター274 のパルス信号により前記
減算器273 の出力信号を通過させて前記アドレス発生カ
ウンター230 にロード信号として印加するバッファー27
9 とにより構成されている。且つ、図３は図２に示した
V−RLSAメモリ240 のピクセルデータ例示図で、（Ａ）
は元来のピクセルデータ例示表で、（Ｂ）は垂直方向の
スレシュオルド値が３の場合、前記（Ａ）のピクセルデ
ータを平滑化した例示表である。更に、図４は図２に示
した V−RLSAメモリ240 のマップを示した説明図で、図
５は図２に示した回路の動作過程のフローチャートであ
る。
は、 V−RLSAメモリ240 のリード／ライト状態によりカ
ウント制御部250 で出力するシステムクロック信号φ1
をアップ／ダウン計数するアップ／ダウンカウンター26
1 と、垂直方向のスレシュオルド値が設定されたスレシ
ュオルド設定部264 と、カウント制御部250 の比較イネ
ーブル信号及び開始アドレス設定部210 のキャリー信号
をアンド演算するアンドゲート262 と、該アンドゲート
262 の出力信号によりイネーブルされ前記アップ／ダウ
ンカウンター261 の計数値を前記スレシュオルド設定部
264 のスレシュオルド値と比較する比較器263 と、該比
較器263 の出力端子（Ａ＞Ｂ）信号によりパルス信号を
出力するモノマルチバイブレーター266 と、該モノマル
チバイブレーター266 のパルス信号及び前記アップ／ダ
ウンカウンター261 のキャリー信号をアンド演算してそ
のアップ／ダウンカウンター261 にクリア信号として印
加するアンドゲート267 と、前記アップ／ダウンカウン
ター261 のキャリー信号及びリセット信号ＲＳＴをアン
ド演算するアンドゲート265 及びそのアンドゲート265
の出力信号によりリード制御信号を出力し前記比較器26
3 の出力端子（Ａ＜Ｂ）信号によりライト制御信号を出
力するフリップフロップ268 とにより構成されている。
又、前記アドレス再設定部270 は、アドレス発生カウン
ター230 のアドレス信号値に開始アドレス設定部210 の
オフセット値を加算する加算器271 と、リード／ライト
制御部260 のカウント値に前記オフセット値を乗算する
マルチプライア272 と、前記アドレス発生カウンター23
0 のアドレス信号値から前記マルチプライア272 の出力
信号値を減算する減算器273 と、リード／ライト制御部
260 のライト制御信号によりパルス信号を発生するモノ
マルチバイブレーター274と、開始アドレス設定部210
の出力イネーブル信号及び前記モノマルチバイブレータ
ー274 のパルス信号を夫々反転するインバーター 275・
276 及び該インバーター 275・276 の出力信号及びシス
テムクロック信号φ1 をオア演算するオアゲート277
と、該オアゲート277 の出力信号により前記加算器271
の出力信号を通過させて前記アドレス発生カウンター23
0 にロード信号として印加するバッファー278 と、前記
モノマルチバイブレーター274 のパルス信号により前記
減算器273 の出力信号を通過させて前記アドレス発生カ
ウンター230 にロード信号として印加するバッファー27
9 とにより構成されている。且つ、図３は図２に示した
V−RLSAメモリ240 のピクセルデータ例示図で、（Ａ）
は元来のピクセルデータ例示表で、（Ｂ）は垂直方向の
スレシュオルド値が３の場合、前記（Ａ）のピクセルデ
ータを平滑化した例示表である。更に、図４は図２に示
した V−RLSAメモリ240 のマップを示した説明図で、図
５は図２に示した回路の動作過程のフローチャートであ
る。
【００１４】そして、図６は本発明に係る文書領域分割
回路図で、図面に示したように、水平実行長さ平滑化を
行う H−RLSA回路100 及び垂直実行長さ平滑化を行う V
−RLSA回路200 と、該 V−RLSA回路200 の完了信号ＥＳ
によりシステムクロック信号φ1 を供給し、該システム
クロック信号φ1 を計数して水平・垂直アドレス信号に
出力すると共に前記システムクロック信号φ1 が所定回
数出力するときそのシステムクロック信号φ1 の供給を
中断するシステムクロック及びアドレス供給部310 と、
前記 V−RLSA回路200 の完了信号ＥＳ出力与否により前
記 H−RLSA回路100 の水平アドレス信号及び V−RLSA回
路200 の垂直アドレス信号又は前記システムクロック及
びアドレス供給部310 の計数信号を選択して水平・垂直
アドレス信号に出力すると共に前記 H−RLSA回路100 の
水平リード／ライト制御信号Ｒ／Ｗ又は前記システムク
ロック信号φ1 を選択して水平リード／ライト制御信号
に出力し、前記 V−RLSA回路200 のリード／ライト制御
信号Ｒ／Ｗ又は前記 V−RLSA回路200 の完了信号ＥＳを
選択して垂直リード／ライト制御信号に出力するアドレ
ス及びリード／ライト選択部320 と、該アドレス及びリ
ード／ライト選択部320 の水平・垂直アドレスによりア
クセスされ、リード／ライト制御信号によりリード／ラ
イト状態になる H−RLSAメモリ120 及び V−RLSAメモリ
240 と、該 H−RLSAメモリ120 及び V−RLSAメモリ240
の出力データをビット別に論理積をとるアンドゲート33
0 と、該アンドゲート部330 の出力信号を前記システム
クロック信号φ1 の半周期間に通過させ前記 H−RLSAメ
モリ120 に記録データとして印加するバッファー340 と
により本発明に係る文書領域分割回路が構成されてい
る。又、前記システムクロック及びアドレス供給部310
は、 V−RLSA回路200 の完了信号ＥＳ及び基準クロック
信号φの論理和をとるオアゲート311 と、該オアゲート
311 の出力信号をクロック信号に受けシステムクロック
信号φ1 として出力するフリップフロップ312 と、前記
システムクロック信号φ1 をアップカウントして水平・
垂直アドレスに供給するアップカウンター313 と前記シ
ステムクロック信号φ1 を所定回数カウントするときキ
ャリー信号を発生して前記フリップフロップ312 にクリ
ア信号として印加するダウンカウンター314 とにより構
成されている。且つ、前記アドレス及びリード／ライト
選択部320 は、 V−RLSA回路200 の完了信号ＥＳを反転
するインバーター321 と、前記完了信号ＥＳにより前記
H−RLSA回路100 の水平アドレス信号又はシステムクロ
ック及びアドレス供給部310 のアドレス信号を選択して
水平アドレス信号に出力するセレクター322 と、前記完
了信号ＥＳにより V−RLSA回路200 の垂直スレシュオル
ド信号又はシステムクロック及びアドレス供給部310 の
アドレス信号を選択して垂直アドレス信号に出力するセ
レクター323 と、前記完了信号ＥＳにより H−RLSA回路
100 のリード／ライト制御信号Ｒ／Ｗ又は前記システム
クロック信号φ1 を選択して水平リード／ライト制御信
号に出力するセレクター324 と、前記完了信号ＥＳによ
り V−RLSA回路200 のリード／ライト制御信号Ｒ／Ｗ又
は前記インバーター321 の出力信号を選択して垂直リー
ド／ライト制御信号に出力するセレクター325 とにより
構成されている。更に、図７は図６に示した文書領域分
割回路の各部出力波形図で、図８ (Ａ),（Ｂ）は、図６
に示した H−RLSAメモリ120 及び V−RLSAメモリ240 の
データ例示表であり、図８（Ｃ）は図８ (Ａ), (Ｂ）に
示したデータの論理積をとった表示例である。
回路図で、図面に示したように、水平実行長さ平滑化を
行う H−RLSA回路100 及び垂直実行長さ平滑化を行う V
−RLSA回路200 と、該 V−RLSA回路200 の完了信号ＥＳ
によりシステムクロック信号φ1 を供給し、該システム
クロック信号φ1 を計数して水平・垂直アドレス信号に
出力すると共に前記システムクロック信号φ1 が所定回
数出力するときそのシステムクロック信号φ1 の供給を
中断するシステムクロック及びアドレス供給部310 と、
前記 V−RLSA回路200 の完了信号ＥＳ出力与否により前
記 H−RLSA回路100 の水平アドレス信号及び V−RLSA回
路200 の垂直アドレス信号又は前記システムクロック及
びアドレス供給部310 の計数信号を選択して水平・垂直
アドレス信号に出力すると共に前記 H−RLSA回路100 の
水平リード／ライト制御信号Ｒ／Ｗ又は前記システムク
ロック信号φ1 を選択して水平リード／ライト制御信号
に出力し、前記 V−RLSA回路200 のリード／ライト制御
信号Ｒ／Ｗ又は前記 V−RLSA回路200 の完了信号ＥＳを
選択して垂直リード／ライト制御信号に出力するアドレ
ス及びリード／ライト選択部320 と、該アドレス及びリ
ード／ライト選択部320 の水平・垂直アドレスによりア
クセスされ、リード／ライト制御信号によりリード／ラ
イト状態になる H−RLSAメモリ120 及び V−RLSAメモリ
240 と、該 H−RLSAメモリ120 及び V−RLSAメモリ240
の出力データをビット別に論理積をとるアンドゲート33
0 と、該アンドゲート部330 の出力信号を前記システム
クロック信号φ1 の半周期間に通過させ前記 H−RLSAメ
モリ120 に記録データとして印加するバッファー340 と
により本発明に係る文書領域分割回路が構成されてい
る。又、前記システムクロック及びアドレス供給部310
は、 V−RLSA回路200 の完了信号ＥＳ及び基準クロック
信号φの論理和をとるオアゲート311 と、該オアゲート
311 の出力信号をクロック信号に受けシステムクロック
信号φ1 として出力するフリップフロップ312 と、前記
システムクロック信号φ1 をアップカウントして水平・
垂直アドレスに供給するアップカウンター313 と前記シ
ステムクロック信号φ1 を所定回数カウントするときキ
ャリー信号を発生して前記フリップフロップ312 にクリ
ア信号として印加するダウンカウンター314 とにより構
成されている。且つ、前記アドレス及びリード／ライト
選択部320 は、 V−RLSA回路200 の完了信号ＥＳを反転
するインバーター321 と、前記完了信号ＥＳにより前記
H−RLSA回路100 の水平アドレス信号又はシステムクロ
ック及びアドレス供給部310 のアドレス信号を選択して
水平アドレス信号に出力するセレクター322 と、前記完
了信号ＥＳにより V−RLSA回路200 の垂直スレシュオル
ド信号又はシステムクロック及びアドレス供給部310 の
アドレス信号を選択して垂直アドレス信号に出力するセ
レクター323 と、前記完了信号ＥＳにより H−RLSA回路
100 のリード／ライト制御信号Ｒ／Ｗ又は前記システム
クロック信号φ1 を選択して水平リード／ライト制御信
号に出力するセレクター324 と、前記完了信号ＥＳによ
り V−RLSA回路200 のリード／ライト制御信号Ｒ／Ｗ又
は前記インバーター321 の出力信号を選択して垂直リー
ド／ライト制御信号に出力するセレクター325 とにより
構成されている。更に、図７は図６に示した文書領域分
割回路の各部出力波形図で、図８ (Ａ),（Ｂ）は、図６
に示した H−RLSAメモリ120 及び V−RLSAメモリ240 の
データ例示表であり、図８（Ｃ）は図８ (Ａ), (Ｂ）に
示したデータの論理積をとった表示例である。
【００１５】このように構成された本発明に係る文書認
識システムの水平・垂直実行長さ平滑化回路及び文書領
域分割回路の作用を説明すると次のようである。図１に
示したように、電源が供給した初期状態において、アッ
プ／ダウンカウンター141 のキャリ端子ＲＣに高電位の
キャリー信号が発生し、該高電位信号はインバーター14
4 で低電位信号に反転してフリップフロップ145 にプリ
セット信号として印加するので、そのフリップフロップ
145 でリード制御信号の高電位信号が出力される。該高
電位信号により H−RLSAメモリ120 はリード状態になる
と共にバッファー131 は遮断の状態になる。比較器132
はイネーブル状態になり、ラッチ151 及び減算器152 は
デイスエーブル状態になる。モノマルチバイブレーター
153 にはパルス信号が出力されず、アップ／ダウンカウ
ンター141 はアップカウント動作をする。従って、アド
レス発生カウンター110 はシステムクロック信号φ1 を
計数して H−RLSAメモリ120 のアドレスを順次に指定
し、該 H−RLSAメモリ120 の指定したアドレスに記憶さ
れたデータが読まれて出力し、比較器132 の入力端子Ａ
に印加してその入力端子Ｂに印加する基準信号Ｂ+ と比
較される。このとき、その比較器132 の入力端子Ａに印
加するデータが高電位であって基準信号Ｂ+ と同様であ
れば、その比較器132 の出力端子（Ａ＞Ｂ）に低電位信
号が出力して出力端子（Ａ＝Ｂ）に高電位信号が出力す
る状態に維持される。該高電位信号はインバーター133
で低電位に反転してオアゲート134 の一方側入力端子に
印加するのでシステムクロック信号φ1 がそのオアゲー
ト134 を通ってアンドゲート136の一方側入力端子に印
加される。このとき、前記フリップフロップ145 で出力
する高電位信号がオアゲート135 を通ってそのアンドゲ
ート136 の他方側入力端子に印加しているため前記シス
テムクロック信号φ1 はそのアンドゲート136 を通って
アップ／ダウンカウンター141 にカウントクロック信号
として印加される。よって、そのアップ／ダウンカウン
ター141 はシステムクロック信号φ1 をアップカウント
するようになる。このように、アドレス発生カウンター
110 でシステムクロック信号φ1 を計数して H−RLSAメ
モリ120 のアドレスを順次に指定し、その指定したアド
レスに記憶したデータが基準信号Ｂ+ と同様である場合
システムクロック信号φ1 をアップ／ダウンカウンター
141 でカウントするようになり、よって、該アップ／ダ
ウンカウンター141 は H−RLSAメモリ120 で読んだデー
タの高電位の回数をアップカウントする結果となる。
識システムの水平・垂直実行長さ平滑化回路及び文書領
域分割回路の作用を説明すると次のようである。図１に
示したように、電源が供給した初期状態において、アッ
プ／ダウンカウンター141 のキャリ端子ＲＣに高電位の
キャリー信号が発生し、該高電位信号はインバーター14
4 で低電位信号に反転してフリップフロップ145 にプリ
セット信号として印加するので、そのフリップフロップ
145 でリード制御信号の高電位信号が出力される。該高
電位信号により H−RLSAメモリ120 はリード状態になる
と共にバッファー131 は遮断の状態になる。比較器132
はイネーブル状態になり、ラッチ151 及び減算器152 は
デイスエーブル状態になる。モノマルチバイブレーター
153 にはパルス信号が出力されず、アップ／ダウンカウ
ンター141 はアップカウント動作をする。従って、アド
レス発生カウンター110 はシステムクロック信号φ1 を
計数して H−RLSAメモリ120 のアドレスを順次に指定
し、該 H−RLSAメモリ120 の指定したアドレスに記憶さ
れたデータが読まれて出力し、比較器132 の入力端子Ａ
に印加してその入力端子Ｂに印加する基準信号Ｂ+ と比
較される。このとき、その比較器132 の入力端子Ａに印
加するデータが高電位であって基準信号Ｂ+ と同様であ
れば、その比較器132 の出力端子（Ａ＞Ｂ）に低電位信
号が出力して出力端子（Ａ＝Ｂ）に高電位信号が出力す
る状態に維持される。該高電位信号はインバーター133
で低電位に反転してオアゲート134 の一方側入力端子に
印加するのでシステムクロック信号φ1 がそのオアゲー
ト134 を通ってアンドゲート136の一方側入力端子に印
加される。このとき、前記フリップフロップ145 で出力
する高電位信号がオアゲート135 を通ってそのアンドゲ
ート136 の他方側入力端子に印加しているため前記シス
テムクロック信号φ1 はそのアンドゲート136 を通って
アップ／ダウンカウンター141 にカウントクロック信号
として印加される。よって、そのアップ／ダウンカウン
ター141 はシステムクロック信号φ1 をアップカウント
するようになる。このように、アドレス発生カウンター
110 でシステムクロック信号φ1 を計数して H−RLSAメ
モリ120 のアドレスを順次に指定し、その指定したアド
レスに記憶したデータが基準信号Ｂ+ と同様である場合
システムクロック信号φ1 をアップ／ダウンカウンター
141 でカウントするようになり、よって、該アップ／ダ
ウンカウンター141 は H−RLSAメモリ120 で読んだデー
タの高電位の回数をアップカウントする結果となる。
【００１６】一方、前記のようにアドレス発生カウンタ
ー110 で H−RLSAメモリ120 のアドレスを指定して読ん
だデータが低電位であって基準信号Ｂ+ と異なれば、比
較器132 の出力信号は反転して出力端子（Ａ＝Ｂ）に低
電位信号が出力され、出力端子（Ａ＜Ｂ）に高電位信号
が出力してその状態が維持される。又、比較器132 の出
力端子（Ａ＜Ｂ）に高電位信号が出力する初期状態にお
いてモノマルチバイブレーター137 で低電位のパルス信
号が出力し比較器143 に比較イネーブル信号として印加
される。よって、その比較器143 は前記アップ／ダウン
カウンター141の計数値をスレシュオルド設定部142 に
設定した水平スレシュオルド値と比較して、その比較結
果の信号を出力端子（Ａ＜Ｂ）に出力する。例えば、ス
レシュオルド値が“３”に設定され、アップ／ダウンカ
ウンター141 の計数値が“３”以上であればその比較器
143 の出力端子（Ａ＜Ｂ）に低電位信号が出力し、出力
端子（Ａ≧Ｂ）には高電位信号が出力される。該高電位
信号が出力する初期状態においてモノマルチバイブレー
ター146 で低電位のパルス信号が出力しアップ／ダウン
カウンター141 をクリアさせるのでその計数値が０にな
ると共にキャリー信号が出力される。以後、再び H−RL
SAメモリ120 で読んだデータが低電位であって基準信号
Ｂ+ と異なれば、比較器信号132 の出力信号は以前の状
態を継続維持して出力端子（Ａ＝Ｂ）に低電位信号が出
力し、出力端子（Ａ＜Ｂ）には高電位信号が出力され
る。従って、この場合、前記出力端子（Ａ＝Ｂ）に出力
した低電位信号はインバーター133 で高電位信号に反転
してオアゲート134 の一方側入力端子に印加するのでそ
の出力端子には継続高電位信号が出力される。且つ、前
記のようにオアゲート135 においても継続高電位信号が
出力するのでアンドゲート136 で継続高電位信号が出力
され、よって、アップ／ダウンカウンター141 の計数値
は０を維持するようになる。
ー110 で H−RLSAメモリ120 のアドレスを指定して読ん
だデータが低電位であって基準信号Ｂ+ と異なれば、比
較器132 の出力信号は反転して出力端子（Ａ＝Ｂ）に低
電位信号が出力され、出力端子（Ａ＜Ｂ）に高電位信号
が出力してその状態が維持される。又、比較器132 の出
力端子（Ａ＜Ｂ）に高電位信号が出力する初期状態にお
いてモノマルチバイブレーター137 で低電位のパルス信
号が出力し比較器143 に比較イネーブル信号として印加
される。よって、その比較器143 は前記アップ／ダウン
カウンター141の計数値をスレシュオルド設定部142 に
設定した水平スレシュオルド値と比較して、その比較結
果の信号を出力端子（Ａ＜Ｂ）に出力する。例えば、ス
レシュオルド値が“３”に設定され、アップ／ダウンカ
ウンター141 の計数値が“３”以上であればその比較器
143 の出力端子（Ａ＜Ｂ）に低電位信号が出力し、出力
端子（Ａ≧Ｂ）には高電位信号が出力される。該高電位
信号が出力する初期状態においてモノマルチバイブレー
ター146 で低電位のパルス信号が出力しアップ／ダウン
カウンター141 をクリアさせるのでその計数値が０にな
ると共にキャリー信号が出力される。以後、再び H−RL
SAメモリ120 で読んだデータが低電位であって基準信号
Ｂ+ と異なれば、比較器信号132 の出力信号は以前の状
態を継続維持して出力端子（Ａ＝Ｂ）に低電位信号が出
力し、出力端子（Ａ＜Ｂ）には高電位信号が出力され
る。従って、この場合、前記出力端子（Ａ＝Ｂ）に出力
した低電位信号はインバーター133 で高電位信号に反転
してオアゲート134 の一方側入力端子に印加するのでそ
の出力端子には継続高電位信号が出力される。且つ、前
記のようにオアゲート135 においても継続高電位信号が
出力するのでアンドゲート136 で継続高電位信号が出力
され、よって、アップ／ダウンカウンター141 の計数値
は０を維持するようになる。
【００１７】一方、スレシュオルド値が“３”に設定さ
れ、アップ／ダウンカウンター141の計数値が“３”未
満の状態で比較器143 が比較イネーブル状態になれば、
該比較器143 の出力端子（Ａ＜Ｂ）に高電位信号が出力
され、出力端子（Ａ≧Ｂ）に低電位信号が出力される。
前記出力端子（Ａ＜Ｂ）に出力した高電位信号がフリッ
プフロップ145 にクロック信号として印加するのでその
フリップフロップ145でライト制御信号の低電位信号が
出力される。該低電位信号により H−RLSAメモリ120 が
ライト状態になると共にバッファー131 が導通されてそ
の H−RLSAメモリ120 に低電位のデータが印加される。
比較器132 がデイスエーブル状態になってその出力状態
は以前の状態を継続維持し、ラッチ151 は出力イネーブ
ル状態により、減算器152 もイネーブル状態になる。従
って、このとき、アドレス発生カウンター110 で出力す
るアドレス信号がラッチ151 にラッチされた後減算器15
2でアップ／ダウンカウンター141 の計数値と減算され
アドレス発生カウンター110 にロード信号として印加さ
れる。且つ、前記フリップフロップ145 で低電位信号が
出力する初期状態においてモノマルチバイブレーター15
3 で低電位のパルス信号が出力しアドレス発生カウンタ
ー110 にロード制御信号として印加するので前記減算器
152 で出力するロード信号がそのアドレス発生カウンタ
ー110 にロードされた後システムクロック信号φ1 によ
り出力して H−RLSAメモリ120 のアドレスを指定するよ
うになる。即ち、この場合、該 H−RLSAメモリ120 の指
定するアドレスは前記リード時のデータが高電位である
初めのアドレスとなりそのアドレスにバッファー131 で
出力する低電位が記録される。
れ、アップ／ダウンカウンター141の計数値が“３”未
満の状態で比較器143 が比較イネーブル状態になれば、
該比較器143 の出力端子（Ａ＜Ｂ）に高電位信号が出力
され、出力端子（Ａ≧Ｂ）に低電位信号が出力される。
前記出力端子（Ａ＜Ｂ）に出力した高電位信号がフリッ
プフロップ145 にクロック信号として印加するのでその
フリップフロップ145でライト制御信号の低電位信号が
出力される。該低電位信号により H−RLSAメモリ120 が
ライト状態になると共にバッファー131 が導通されてそ
の H−RLSAメモリ120 に低電位のデータが印加される。
比較器132 がデイスエーブル状態になってその出力状態
は以前の状態を継続維持し、ラッチ151 は出力イネーブ
ル状態により、減算器152 もイネーブル状態になる。従
って、このとき、アドレス発生カウンター110 で出力す
るアドレス信号がラッチ151 にラッチされた後減算器15
2でアップ／ダウンカウンター141 の計数値と減算され
アドレス発生カウンター110 にロード信号として印加さ
れる。且つ、前記フリップフロップ145 で低電位信号が
出力する初期状態においてモノマルチバイブレーター15
3 で低電位のパルス信号が出力しアドレス発生カウンタ
ー110 にロード制御信号として印加するので前記減算器
152 で出力するロード信号がそのアドレス発生カウンタ
ー110 にロードされた後システムクロック信号φ1 によ
り出力して H−RLSAメモリ120 のアドレスを指定するよ
うになる。即ち、この場合、該 H−RLSAメモリ120 の指
定するアドレスは前記リード時のデータが高電位である
初めのアドレスとなりそのアドレスにバッファー131 で
出力する低電位が記録される。
【００１８】一方、この場合、フリップフロップ145 で
出力する低電位信号によりアップ／ダウンカウンター14
1 はダウンカウント状態になり、その低電位信号がオア
ゲート135 の一方側入力端子に印加するのでシステムク
ロック信号φ1 がそのオアゲート135 を通りアンドゲー
ト136 を通ってアップ／ダウンカウンター141 にカウン
トクロック信号として印加される。よって、アップ／ダ
ウンカウンター141 はそのシステムクロック信号φ1 を
ダウンカウントしてその計数値を減算する。以後、シス
テムクロック信号φ1 が再び印加するとき、アドレス発
生カウンター110 はそれを計数して H−RLSAメモリ120
の次のアドレスを指定し、よって、その指定したアドレ
スに低電位が記録されると共にアップ／ダウンカウンタ
ー141 は再びダウンカウントするようになる。このよう
にしてアップ／ダウンカウンター141 の計数値が０にな
るときそのアップ／ダウンカウンター141 で高電位のキ
ャリー信号が出力し、該高電位信号はインバーター144
で低電位信号に反転してフリップフロップ145 をプリセ
ットさせるためそのフリップフロップ145 でリード信号
の高電位信号が出力、よって、上記のリード動作が再び
行われる。結局、 H−RLSAメモリ120 のアドレスを順次
に１づつ増加させながらデータを読み、低電位データ又
はスレシュオルド設定部142 のスレシュオルド値以上の
回数に連続する高電位データはそのまま維持させ、スレ
シュオルド設定部142 のスレシュオルド値未満回数の高
電位データは低電位に書き換えて水平実行長さ平滑化を
行うようになる。
出力する低電位信号によりアップ／ダウンカウンター14
1 はダウンカウント状態になり、その低電位信号がオア
ゲート135 の一方側入力端子に印加するのでシステムク
ロック信号φ1 がそのオアゲート135 を通りアンドゲー
ト136 を通ってアップ／ダウンカウンター141 にカウン
トクロック信号として印加される。よって、アップ／ダ
ウンカウンター141 はそのシステムクロック信号φ1 を
ダウンカウントしてその計数値を減算する。以後、シス
テムクロック信号φ1 が再び印加するとき、アドレス発
生カウンター110 はそれを計数して H−RLSAメモリ120
の次のアドレスを指定し、よって、その指定したアドレ
スに低電位が記録されると共にアップ／ダウンカウンタ
ー141 は再びダウンカウントするようになる。このよう
にしてアップ／ダウンカウンター141 の計数値が０にな
るときそのアップ／ダウンカウンター141 で高電位のキ
ャリー信号が出力し、該高電位信号はインバーター144
で低電位信号に反転してフリップフロップ145 をプリセ
ットさせるためそのフリップフロップ145 でリード信号
の高電位信号が出力、よって、上記のリード動作が再び
行われる。結局、 H−RLSAメモリ120 のアドレスを順次
に１づつ増加させながらデータを読み、低電位データ又
はスレシュオルド設定部142 のスレシュオルド値以上の
回数に連続する高電位データはそのまま維持させ、スレ
シュオルド設定部142 のスレシュオルド値未満回数の高
電位データは低電位に書き換えて水平実行長さ平滑化を
行うようになる。
【００１９】一方、垂直実行長さ平滑化初期時に低電位
のリセットパルス信号ＲＳＴが図２のアンドゲート265
に印加するのでそのアンドゲート265 で低電位信号が出
力してフリップフロップ268 をプリセットさせ、よっ
て、そのフリップフロップ268でリセット制御信号の高
電位信号が出力し、該高電位信号により V−RLSAメモリ
240 はリセット状態になると共にバッファー251 は遮断
状態になる。比較器252はイネーブル状態になり、セレ
クター254 はアンドゲート253 の出力信号を選択して出
力しアップ／ダウンカウンター261 はアップカウンター
として動作するようになる。且つ、水平設定制御信号10
1 により水平アクセスすべきピクセル個数がラッチ211
にラッチして出力され、開始設定制御信号102 により開
始アドレス信号がアップカウンター212 にロードされて
出力し、低電位パルスの垂直設定制御信号103 により垂
直にアクセスすべきピクセル個数がラッチ213 にラッチ
して出力される。又、前記低電位パルスの垂直設定制御
信号SO3 が印加するときアンドゲート216 で低電位パル
ス信号が出力してダウンカウンター215 にロード制御信
号に印加するので前記ラッチ213 で出力する垂直方向の
ピクセル個数がそのダウンカウンター215 でロードされ
る。且つ、前記アンドゲート216 で出力する低電位パル
ス信号がバッファー214 に出力イネーブル信号として印
加するので前記アップカウンター212 で出力する開始ア
ドレス信号がそのバッファー214 を通ってアドレス発生
カウンター230 に印加される。このとき、前記アンドゲ
ート216で出力する低電位パルス信号がインバーター275
で高電位信号に反転した後オアゲート277 を通ってバ
ッファー278 に印加するのでそのバッファー278 は出力
デイスエーブル状態になる。且つ、モノマルチバイブレ
ーター274 で高電位信号が出力する状態を維持するので
バッファー279 も出力デイスエーブル状態を維持するよ
うになる。
のリセットパルス信号ＲＳＴが図２のアンドゲート265
に印加するのでそのアンドゲート265 で低電位信号が出
力してフリップフロップ268 をプリセットさせ、よっ
て、そのフリップフロップ268でリセット制御信号の高
電位信号が出力し、該高電位信号により V−RLSAメモリ
240 はリセット状態になると共にバッファー251 は遮断
状態になる。比較器252はイネーブル状態になり、セレ
クター254 はアンドゲート253 の出力信号を選択して出
力しアップ／ダウンカウンター261 はアップカウンター
として動作するようになる。且つ、水平設定制御信号10
1 により水平アクセスすべきピクセル個数がラッチ211
にラッチして出力され、開始設定制御信号102 により開
始アドレス信号がアップカウンター212 にロードされて
出力し、低電位パルスの垂直設定制御信号103 により垂
直にアクセスすべきピクセル個数がラッチ213 にラッチ
して出力される。又、前記低電位パルスの垂直設定制御
信号SO3 が印加するときアンドゲート216 で低電位パル
ス信号が出力してダウンカウンター215 にロード制御信
号に印加するので前記ラッチ213 で出力する垂直方向の
ピクセル個数がそのダウンカウンター215 でロードされ
る。且つ、前記アンドゲート216 で出力する低電位パル
ス信号がバッファー214 に出力イネーブル信号として印
加するので前記アップカウンター212 で出力する開始ア
ドレス信号がそのバッファー214 を通ってアドレス発生
カウンター230 に印加される。このとき、前記アンドゲ
ート216で出力する低電位パルス信号がインバーター275
で高電位信号に反転した後オアゲート277 を通ってバ
ッファー278 に印加するのでそのバッファー278 は出力
デイスエーブル状態になる。且つ、モノマルチバイブレ
ーター274 で高電位信号が出力する状態を維持するので
バッファー279 も出力デイスエーブル状態を維持するよ
うになる。
【００２０】更に、このとき、前記低電位パルスの垂直
設定制御信号SO3 がフリップフロップ223 にクロック信
号として印加するのでそのフリップフロップ223 で高電
位信号が出力してアンドゲート225 の一方側入力端子に
印加し、よって、基準クロック信号φがそのアンドゲー
ト225 を通ってシステムクロック信号φに供給されるた
め、前記バッファー214 で出力する開始アドレス信号は
前記システムクロック信号φ1 の低電位区間でアドレス
発生カウンター230 にロードされて出力した後V−RLSA
メモリ240 の開始アドレスを指定するようになる。この
とき、前記アップカウンター212 にロードされた開始ア
ドレスが“１”であると仮定すれば、 V−RLSAメモリ24
0 のアドレス“１”が指定され、そのアドレス“１”に
記憶しているデータが読まれる。ここで、 V−RLSAメモ
リ240 のピクセルデータが図３（Ａ）に示したようにな
り、その V−RLSAメモリ240 のマップが図４に示したよ
うになっていると仮定し、ラッチ211 にラッチされた水
平ピクセル個数のオフセット値が“８”であり、ラッチ
213 にラッチされた垂直ピクセル個数が“９”であると
仮定して説明する。すると、前記開始アドレス“１”で
読まれたデータは高電位であって基準信号Ｂ+ と同様で
あるので、比較器252 の出力端子（Ａ＝Ｂ）に高電位信
号が出力し、出力端子（Ａ＜Ｂ）に低電位信号が出力し
てその状態を維持する。前記出力端子（Ａ＝Ｂ）に出力
する高電位信号はアンドゲート253 の一方側入力端子に
印加するのでシステムクロック信号φ1 がそのアンドゲ
ート253 を通ってセレクター254 の入力端子Ａに印加さ
れる。且つ、このとき、前記フリップフロップ268 で出
力する高電位信号によりセレクター254 でその入力端子
Ａを選択するのでその入力端子Ａに印加するシステムク
ロック信号φ1 がアップ／ダウンカウンター261 にカウ
ントクロック信号として印加され、よって、そのアップ
／ダウンカウンター261 はそのシステムクロック信号φ
1 をアップカウントしてその計数値が“１”になる。
又、このとき、前記フリップフロップ268 で出力する高
電位信号がアンドゲート218 の一方側入力端子に印加し
ているので、システムクロック信号φ1 はそのアンドゲ
ート218 を通ってダウンカウンター215 にカウントクロ
ック信号として印加しそのダウンカウンター215 の計数
値が“８”になる。
設定制御信号SO3 がフリップフロップ223 にクロック信
号として印加するのでそのフリップフロップ223 で高電
位信号が出力してアンドゲート225 の一方側入力端子に
印加し、よって、基準クロック信号φがそのアンドゲー
ト225 を通ってシステムクロック信号φに供給されるた
め、前記バッファー214 で出力する開始アドレス信号は
前記システムクロック信号φ1 の低電位区間でアドレス
発生カウンター230 にロードされて出力した後V−RLSA
メモリ240 の開始アドレスを指定するようになる。この
とき、前記アップカウンター212 にロードされた開始ア
ドレスが“１”であると仮定すれば、 V−RLSAメモリ24
0 のアドレス“１”が指定され、そのアドレス“１”に
記憶しているデータが読まれる。ここで、 V−RLSAメモ
リ240 のピクセルデータが図３（Ａ）に示したようにな
り、その V−RLSAメモリ240 のマップが図４に示したよ
うになっていると仮定し、ラッチ211 にラッチされた水
平ピクセル個数のオフセット値が“８”であり、ラッチ
213 にラッチされた垂直ピクセル個数が“９”であると
仮定して説明する。すると、前記開始アドレス“１”で
読まれたデータは高電位であって基準信号Ｂ+ と同様で
あるので、比較器252 の出力端子（Ａ＝Ｂ）に高電位信
号が出力し、出力端子（Ａ＜Ｂ）に低電位信号が出力し
てその状態を維持する。前記出力端子（Ａ＝Ｂ）に出力
する高電位信号はアンドゲート253 の一方側入力端子に
印加するのでシステムクロック信号φ1 がそのアンドゲ
ート253 を通ってセレクター254 の入力端子Ａに印加さ
れる。且つ、このとき、前記フリップフロップ268 で出
力する高電位信号によりセレクター254 でその入力端子
Ａを選択するのでその入力端子Ａに印加するシステムク
ロック信号φ1 がアップ／ダウンカウンター261 にカウ
ントクロック信号として印加され、よって、そのアップ
／ダウンカウンター261 はそのシステムクロック信号φ
1 をアップカウントしてその計数値が“１”になる。
又、このとき、前記フリップフロップ268 で出力する高
電位信号がアンドゲート218 の一方側入力端子に印加し
ているので、システムクロック信号φ1 はそのアンドゲ
ート218 を通ってダウンカウンター215 にカウントクロ
ック信号として印加しそのダウンカウンター215 の計数
値が“８”になる。
【００２１】又、このとき、アドレス発生カウンター23
0 で出力する開始アドレス“１”はラッチ211 のオフセ
ット値の“８”と加算器271 で加算されて“９”になり
バッファー278 に印加される。以後、システムクロック
信号φ1 の低電位区間でオアゲート277 から低電位信号
が出力してそのバッファー278 を出力イネーブル状態に
させるため、加算器271 の出力信号“９”がそのバッフ
ァー278 を通ってアドレス発生カウンター230 にロード
される。このようにロードした信号は V−RLSAメモリ24
0 の一番目列の２番目アドレスのアドレス“９”を指定
するようになる。よって、そのアドレス“９”に記憶し
ているデータが読まれて出力し、このとき、そのデータ
が図３（Ａ）表に示したように高電位状態であれば、上
記のように比較器252 の出力端子（Ａ＝Ｂ）に高電位信
号が出力し、出力端子（Ａ＜Ｂ）には低電位信号が出力
する状態に維持される。従って、前記のように、システ
ムクロック信号φ1 をアップ／ダウンカウンター261 で
カウントしてその計数値が“２”になり、且つ、システ
ムクロック信号φ1 を前記のようにダウンカウンター21
5 でダウンカウントしてその計数値が“７”になる。そ
して、このとき、前記したように、アドレス発生カウン
ター230 で出力するアドレス“９”はラッチ211 のオフ
セット値の“８”と加算器271 で加算され“17”になっ
た後バッファー278 を通ってアドレス発生カウンター23
0 にロードされ、 V−RLSAメモリ240の一番目列の３番
目アドレスのアドレス“17”を指定するようになる。よ
って、そのアドレス“17”に記憶しているデータが読ま
れて出力し、このとき、そのデータが図３（Ａ）表に示
したように低電位であると、そのデータは基準信号Ｂ+
と異なるので比較器252 の出力信号は反転してその出力
端子（Ａ＝Ｂ）に低電位信号が出力され、その出力端子
（Ａ＜Ｂ）に高電位信号が出力する状態が維持される。
従って、システムクロック信号φ1 がアンドゲート253
を通り得ないのでアップ／ダウンカウンター261 にシス
テムクロック信号φ1 が印加されず、その計数値は
“２”を維持する。且つ、前記比較器252 の出力端子
（Ａ＜Ｂ）に高電位信号が出力する初期状態においてモ
ノマルチバイブレーター255 で低電位のパルス信号が出
力するのでアンドゲート262 で低電位のパルス信号が出
力して比較器263 に比較イネーブル信号として印加され
る。よって、その比較器263 はイネーブル状態になって
アップ／ダウンカウンター261 の計数値がスレシュオル
ド設定部264 の垂直スレシュオルド値と比較され、この
とき、アップ／ダウンカウンター261 の計数値がスレシ
ュオルド設定部264 の垂直スレシュオルド値以上の場合
は比較器263 の出力端子（Ａ≧Ｂ）に高電位信号が出力
し、出力端子（Ａ＜Ｂ）に低電位信号が出力される。ア
ップ／ダウンカウンター261 の計数値がスレシュオルド
設定部264 の垂直スレシュオルド値よ小さい場合は比較
器263 の出力端子（Ａ＜Ｂ）に高電位信号が出力し、出
力端子（Ａ≧Ｂ）に低電位信号が出力してその状態を維
持するようになる。例えば、スレシュオルド設定部264
に垂直スレシュオルド値が“３”に設定していると仮定
し、前記のようにアップ／ダウンカウンター261 の計数
値が“２”であれば、比較器263 の出力端子（Ａ＜Ｂ）
に高電位信号が出力し、出力端子（Ａ≧Ｂ）に低電位信
号が出力してその状態を維持するようになる。このよう
に比較器263 の出力端子（Ａ＜Ｂ）に出力する高電位信
号はフリップフロップ268 にクロック信号として印加す
るため、そのフリップフロップ268 でライト制御信号の
低電位信号が出力される。該低電位信号によりシステム
クロック信号φ1 がアンドゲート218 を通り得ないので
ダウンカウンター215 にシステムクロック信号φ1 が印
加されないと共に前記低電位信号により V−RLSAメモリ
240 がライト状態になり、バッファー251 がイネーブル
状態になって V−RLSAメモリ240 に低電位信号が印加さ
れる。且つ、前記低電位信号により比較器252 はデイス
エーブル状態になって以前の状態を維持し、セレクター
254 はその入力端子Ｂに印加するシステムクロック信号
φを選択して出力し、アップ／ダウンカウンター261 は
ダウンカウンターとして動作する。
0 で出力する開始アドレス“１”はラッチ211 のオフセ
ット値の“８”と加算器271 で加算されて“９”になり
バッファー278 に印加される。以後、システムクロック
信号φ1 の低電位区間でオアゲート277 から低電位信号
が出力してそのバッファー278 を出力イネーブル状態に
させるため、加算器271 の出力信号“９”がそのバッフ
ァー278 を通ってアドレス発生カウンター230 にロード
される。このようにロードした信号は V−RLSAメモリ24
0 の一番目列の２番目アドレスのアドレス“９”を指定
するようになる。よって、そのアドレス“９”に記憶し
ているデータが読まれて出力し、このとき、そのデータ
が図３（Ａ）表に示したように高電位状態であれば、上
記のように比較器252 の出力端子（Ａ＝Ｂ）に高電位信
号が出力し、出力端子（Ａ＜Ｂ）には低電位信号が出力
する状態に維持される。従って、前記のように、システ
ムクロック信号φ1 をアップ／ダウンカウンター261 で
カウントしてその計数値が“２”になり、且つ、システ
ムクロック信号φ1 を前記のようにダウンカウンター21
5 でダウンカウントしてその計数値が“７”になる。そ
して、このとき、前記したように、アドレス発生カウン
ター230 で出力するアドレス“９”はラッチ211 のオフ
セット値の“８”と加算器271 で加算され“17”になっ
た後バッファー278 を通ってアドレス発生カウンター23
0 にロードされ、 V−RLSAメモリ240の一番目列の３番
目アドレスのアドレス“17”を指定するようになる。よ
って、そのアドレス“17”に記憶しているデータが読ま
れて出力し、このとき、そのデータが図３（Ａ）表に示
したように低電位であると、そのデータは基準信号Ｂ+
と異なるので比較器252 の出力信号は反転してその出力
端子（Ａ＝Ｂ）に低電位信号が出力され、その出力端子
（Ａ＜Ｂ）に高電位信号が出力する状態が維持される。
従って、システムクロック信号φ1 がアンドゲート253
を通り得ないのでアップ／ダウンカウンター261 にシス
テムクロック信号φ1 が印加されず、その計数値は
“２”を維持する。且つ、前記比較器252 の出力端子
（Ａ＜Ｂ）に高電位信号が出力する初期状態においてモ
ノマルチバイブレーター255 で低電位のパルス信号が出
力するのでアンドゲート262 で低電位のパルス信号が出
力して比較器263 に比較イネーブル信号として印加され
る。よって、その比較器263 はイネーブル状態になって
アップ／ダウンカウンター261 の計数値がスレシュオル
ド設定部264 の垂直スレシュオルド値と比較され、この
とき、アップ／ダウンカウンター261 の計数値がスレシ
ュオルド設定部264 の垂直スレシュオルド値以上の場合
は比較器263 の出力端子（Ａ≧Ｂ）に高電位信号が出力
し、出力端子（Ａ＜Ｂ）に低電位信号が出力される。ア
ップ／ダウンカウンター261 の計数値がスレシュオルド
設定部264 の垂直スレシュオルド値よ小さい場合は比較
器263 の出力端子（Ａ＜Ｂ）に高電位信号が出力し、出
力端子（Ａ≧Ｂ）に低電位信号が出力してその状態を維
持するようになる。例えば、スレシュオルド設定部264
に垂直スレシュオルド値が“３”に設定していると仮定
し、前記のようにアップ／ダウンカウンター261 の計数
値が“２”であれば、比較器263 の出力端子（Ａ＜Ｂ）
に高電位信号が出力し、出力端子（Ａ≧Ｂ）に低電位信
号が出力してその状態を維持するようになる。このよう
に比較器263 の出力端子（Ａ＜Ｂ）に出力する高電位信
号はフリップフロップ268 にクロック信号として印加す
るため、そのフリップフロップ268 でライト制御信号の
低電位信号が出力される。該低電位信号によりシステム
クロック信号φ1 がアンドゲート218 を通り得ないので
ダウンカウンター215 にシステムクロック信号φ1 が印
加されないと共に前記低電位信号により V−RLSAメモリ
240 がライト状態になり、バッファー251 がイネーブル
状態になって V−RLSAメモリ240 に低電位信号が印加さ
れる。且つ、前記低電位信号により比較器252 はデイス
エーブル状態になって以前の状態を維持し、セレクター
254 はその入力端子Ｂに印加するシステムクロック信号
φを選択して出力し、アップ／ダウンカウンター261 は
ダウンカウンターとして動作する。
【００２２】又、前記フリップフロップ268 で低電位信
号が出力する初期状態において、モノマルチバイブレー
ター274 で低電位のパルス信号が出力するためバッファ
ー279 が出力イネーブル状態になって減算器273 の出力
信号をアドレス発生カウンター230 に印加するようにな
る。即ち、このとき、アップ／ダウンカウンター261の
計数値“２”はラッチ211 のオフセット値である“８”
とマルチプライア272で乗算され“16”になった後アド
レス発生カウンター230 で出力するアドレス“７”に減
算器273 で減算されるためその減算器273 の出力信号は
“１”になる。この場合、前記モノマルチバイブレータ
ー274 で出力する低電位のパルス信号はインバーター27
6 で高電位信号に反転した後オアゲート277 を通ってバ
ッファー278 を出力デイスエーブル状態にさせるため、
前記減算器273 の出力信号“１”がバッファー279 を通
ってアドレス発生カウンター230 にロードされ、 V−RL
SAメモリ240 の開始アドレスのアドレス“１”を指定す
るようになって、バッファー251 で出力する低電位信号
がそのアドレス“１”に記録される。そして、システム
クロック信号φ1 は前記のようにセレクター254 を通り
アップ／ダウンカウンター261 に印加してダウンカウン
トされるのでその計数値は“１”になる。以後には、前
記のように、加算器271 の出力信号の“９”がバッファ
ー278 を通ってアドレス発生カウンター230 にロードさ
れた後 V−RLSAメモリ240 の１番目列の２番目アドレス
のアドレス“９”を指定し、そのアドレス“９”に低電
位信号が記録される。この場合、前記のように、アップ
／ダウンカウンター261 はシステムクロック信号φ1 を
再びダウンカウントしてその計数値が“０”になると共
に低電位のキャリー信号が出力される。該低電位のキャ
リー信号によりアンドゲート267 で低電位信号が出力し
てそのアップ／ダウンカウンター26をクリアさせると共
にアンドゲート265 で低電位信号が出力してフリップフ
ロップ268 をプリセットさせる。よって、そのフリップ
フロップ26でリード制御信号の高電位信号が出力するた
め前記のようにリードの動作を行うようになる。即ち、
前記したように、 V−RLSAメモリ240 の１番目列の３番
目アドレス“17”から順次に指定され、このときそのア
ドレスで読んだデータが図３（Ａ）表に示したように低
電位状態であるため比較器252 の出力信号は以前の状
態、即ち、出力端子（Ａ＝Ｂ）に低電位信号が出力し、
出力端子（Ａ＜Ｂ）に高電位信号が出力する状態を維持
するようになる。よって、アップ／ダウンカウンター26
1 にシステムクロック信号φ1 が印加されずその計数値
は“０”を維持し、このときシステムクロック信号φ1
はアンドゲート218 を通ってダウンカウンター215 に印
加してダウンカウントされるのでその計数値は“６”に
なる。このように、 V−RLSAメモリ240 の１番目列のア
ドレスを順次指定しながら読んだデータが継続低電位で
ある場合は、アップ／ダウンカウンター261 の計数値は
“０”を継続維持し、ダウンカウンター215 の計数値は
“１”づつダウンカウントされる。又、 V−RLSAメモリ
240の１番目列のアドレスも順次指定しながら読んだデ
ータが高電位信号の場合は、前記したように、比較器25
2 の出力信号は反転してその出力端子（Ａ＝Ｂ）に高電
位信号が出力し、出力端子（Ａ＜Ｂ）に低電位信号が出
力する状態を維持するようになる。よって、システムク
ロック信号φ1 がアップ／ダウンカウンター261 に印加
してカウントされるので、その計数値は“０”から再び
“１”づつ増加するようになり、且つ、ダウンカウンタ
ー215 の計数値は“１”づつ減少するようになる。
号が出力する初期状態において、モノマルチバイブレー
ター274 で低電位のパルス信号が出力するためバッファ
ー279 が出力イネーブル状態になって減算器273 の出力
信号をアドレス発生カウンター230 に印加するようにな
る。即ち、このとき、アップ／ダウンカウンター261の
計数値“２”はラッチ211 のオフセット値である“８”
とマルチプライア272で乗算され“16”になった後アド
レス発生カウンター230 で出力するアドレス“７”に減
算器273 で減算されるためその減算器273 の出力信号は
“１”になる。この場合、前記モノマルチバイブレータ
ー274 で出力する低電位のパルス信号はインバーター27
6 で高電位信号に反転した後オアゲート277 を通ってバ
ッファー278 を出力デイスエーブル状態にさせるため、
前記減算器273 の出力信号“１”がバッファー279 を通
ってアドレス発生カウンター230 にロードされ、 V−RL
SAメモリ240 の開始アドレスのアドレス“１”を指定す
るようになって、バッファー251 で出力する低電位信号
がそのアドレス“１”に記録される。そして、システム
クロック信号φ1 は前記のようにセレクター254 を通り
アップ／ダウンカウンター261 に印加してダウンカウン
トされるのでその計数値は“１”になる。以後には、前
記のように、加算器271 の出力信号の“９”がバッファ
ー278 を通ってアドレス発生カウンター230 にロードさ
れた後 V−RLSAメモリ240 の１番目列の２番目アドレス
のアドレス“９”を指定し、そのアドレス“９”に低電
位信号が記録される。この場合、前記のように、アップ
／ダウンカウンター261 はシステムクロック信号φ1 を
再びダウンカウントしてその計数値が“０”になると共
に低電位のキャリー信号が出力される。該低電位のキャ
リー信号によりアンドゲート267 で低電位信号が出力し
てそのアップ／ダウンカウンター26をクリアさせると共
にアンドゲート265 で低電位信号が出力してフリップフ
ロップ268 をプリセットさせる。よって、そのフリップ
フロップ26でリード制御信号の高電位信号が出力するた
め前記のようにリードの動作を行うようになる。即ち、
前記したように、 V−RLSAメモリ240 の１番目列の３番
目アドレス“17”から順次に指定され、このときそのア
ドレスで読んだデータが図３（Ａ）表に示したように低
電位状態であるため比較器252 の出力信号は以前の状
態、即ち、出力端子（Ａ＝Ｂ）に低電位信号が出力し、
出力端子（Ａ＜Ｂ）に高電位信号が出力する状態を維持
するようになる。よって、アップ／ダウンカウンター26
1 にシステムクロック信号φ1 が印加されずその計数値
は“０”を維持し、このときシステムクロック信号φ1
はアンドゲート218 を通ってダウンカウンター215 に印
加してダウンカウントされるのでその計数値は“６”に
なる。このように、 V−RLSAメモリ240 の１番目列のア
ドレスを順次指定しながら読んだデータが継続低電位で
ある場合は、アップ／ダウンカウンター261 の計数値は
“０”を継続維持し、ダウンカウンター215 の計数値は
“１”づつダウンカウントされる。又、 V−RLSAメモリ
240の１番目列のアドレスも順次指定しながら読んだデ
ータが高電位信号の場合は、前記したように、比較器25
2 の出力信号は反転してその出力端子（Ａ＝Ｂ）に高電
位信号が出力し、出力端子（Ａ＜Ｂ）に低電位信号が出
力する状態を維持するようになる。よって、システムク
ロック信号φ1 がアップ／ダウンカウンター261 に印加
してカウントされるので、その計数値は“０”から再び
“１”づつ増加するようになり、且つ、ダウンカウンタ
ー215 の計数値は“１”づつ減少するようになる。
【００２３】このようにして、 V−RLSAメモリ240 の１
番目列のアドレスを全て（９個）指定してデータを読む
とき、ダウンカウンター215 の計数値が“０”になって
そのダウンカウンター215 で低電位のキャリー信号が出
力し、該低電位のキャリー信号によりアンドゲート262
で低電位信号が出力して比較器263 をイネーブルさせる
ため、その比較器263 はアップ／ダウンカウンター261
の計数値をスレシュオルド設定部264 の垂直スレシュオ
ルド値と比較するようになる。この場合、アップ／ダウ
ンカウンター261 の計数値が図３（Ａ）に示したように
高電位が４回連続して“４”であれば、その比較器263
の出力端子（Ａ＜Ｂ）に低電位信号が出力し、出力端子
（Ａ≧Ｂ）に高電位信号が出力し、該高電位信号が出力
する初期状態においてモノマルチバイブレーター266 で
低電位のパルス信号が出力するのでアンドゲート267 で
低電位信号が出力してそのアップ／ダウンカウンター26
1をクリアさせるようになる。更に、前記ダウンカウン
ター215 で出力する低電位のキャリー信号はアップカウ
ンター212 にクロック信号として印加するのでそのアッ
プカウンター212 の計数値が“１”増加し、即ち、その
アップカウンター212 の出力信号は“２”になり、且
つ、前記低電位のキャリー信号はバッファー217 を通っ
てアンドゲート216 に印加するのでそのアンドゲート21
6 で低電位信号が出力される。よって、前記のように、
ラッチ213 にラッチされた垂直ピクセル個数“９”がダ
ウンカウンター215 にロードされ、アップカウンター21
2 の出力信号“２”がバッファー214 を通ってアドレス
発生カウンター230 にロードされた後 V−RLSAメモリ24
0 の２番目列の１番目アドレスのアドレス“２”を指定
するようになる。以後の動作過程は前記と同様に行われ
る。そして、前記ダウンカウンター215 で出力する低電
位のキャリー信号はアップカウンター224 にクロック信
号として印加するためそれをアップカウントし、このア
ップカウンター224の計数値は比較器221 でラッチ211
のオフセット値の“８”と比較されるので、V−RLSAメ
モリ240 の全ての列に対し処理されてアップカウンター
224 の計数値が“８”になるとき比較器221 の出力端子
（Ａ＝Ｂ）に高電位信号が出力される。該高電位信号が
出力する初期状態においてモノマルチバイブレーター22
2 で低電位のパルス信号が出力してフリップフロップ22
3 にクロック信号として印加するためそのフリップフロ
ップ223 で低電位信号が出力してアンドゲート225 の一
方側入力端子に印加される。よって、基準クロック信号
φはアンドゲート225 を通り得ず、システムクロック信
号φ1 が供給されないため上記の動作を終るようにな
る。結局、図５の動作フローチャートに示したように、
V−RLSAメモリ240のアドレスを指定しピクセルデータ
を読んで、該ピクセルデータが高電位であれば、アップ
／ダウンカウンター261 の計数値を“１”増加させた後
現在アドレスにラッチ211 のオフセットを加えた値によ
りアドレスを指定して次のピクセルデータを読み、ピク
セルデータが低電位であれば以前のピクセルデータが低
電位状態では前記アップ／ダウンカウンター261 の計数
値を“０”に維持させて次のピクセルデータを読み、以
前のピクセルデータが高電位状態では前記アップ／ダウ
ンカウンター261 の計数値をスレシュオルド設定部264
の垂直スレシュオルド値と比較する。このとき、前記ア
ップ／ダウンカウンター261 の計数値が垂直スレシュオ
ルド値以上の場合は、前記アップ／ダウンカウンター26
1 の計数値を“０”にした後次のピクセルデータを読
む。前記アップ／ダウンカウンター261 の計数値が垂直
スレシュオルド値未満の場合は前記アップ／ダウンカウ
ンター261 の計数値にラッチ211 のオフセット値を乗算
してその値を現在アドレスから減算した後その値で V−
RLSAメモリ240 のアドレスを指定し、そのアドレスのピ
クセルデータを低電位にした後前記アップ／ダウンカウ
ンター261 の計数値を“１”減少させる。以後、そのア
ップ／ダウンカウンター261 の計数値が“０”でなけれ
ば、現在アドレスにラッチ211 のオフセット値を加えた
後その値で次のアドレスを指定し前記ピクセルデータを
“０”にする以後の過程を反復して行う。前記アップ／
ダウンカウンター261 の計数値が“０”の場合は前記の
ように次のアドレスを指定して次のピクセルデータを読
む。このような動作を行うことにより図３（Ａ）に示し
た垂直ピクセルデータが図３（Ｂ）に示したように平滑
化される。
番目列のアドレスを全て（９個）指定してデータを読む
とき、ダウンカウンター215 の計数値が“０”になって
そのダウンカウンター215 で低電位のキャリー信号が出
力し、該低電位のキャリー信号によりアンドゲート262
で低電位信号が出力して比較器263 をイネーブルさせる
ため、その比較器263 はアップ／ダウンカウンター261
の計数値をスレシュオルド設定部264 の垂直スレシュオ
ルド値と比較するようになる。この場合、アップ／ダウ
ンカウンター261 の計数値が図３（Ａ）に示したように
高電位が４回連続して“４”であれば、その比較器263
の出力端子（Ａ＜Ｂ）に低電位信号が出力し、出力端子
（Ａ≧Ｂ）に高電位信号が出力し、該高電位信号が出力
する初期状態においてモノマルチバイブレーター266 で
低電位のパルス信号が出力するのでアンドゲート267 で
低電位信号が出力してそのアップ／ダウンカウンター26
1をクリアさせるようになる。更に、前記ダウンカウン
ター215 で出力する低電位のキャリー信号はアップカウ
ンター212 にクロック信号として印加するのでそのアッ
プカウンター212 の計数値が“１”増加し、即ち、その
アップカウンター212 の出力信号は“２”になり、且
つ、前記低電位のキャリー信号はバッファー217 を通っ
てアンドゲート216 に印加するのでそのアンドゲート21
6 で低電位信号が出力される。よって、前記のように、
ラッチ213 にラッチされた垂直ピクセル個数“９”がダ
ウンカウンター215 にロードされ、アップカウンター21
2 の出力信号“２”がバッファー214 を通ってアドレス
発生カウンター230 にロードされた後 V−RLSAメモリ24
0 の２番目列の１番目アドレスのアドレス“２”を指定
するようになる。以後の動作過程は前記と同様に行われ
る。そして、前記ダウンカウンター215 で出力する低電
位のキャリー信号はアップカウンター224 にクロック信
号として印加するためそれをアップカウントし、このア
ップカウンター224の計数値は比較器221 でラッチ211
のオフセット値の“８”と比較されるので、V−RLSAメ
モリ240 の全ての列に対し処理されてアップカウンター
224 の計数値が“８”になるとき比較器221 の出力端子
（Ａ＝Ｂ）に高電位信号が出力される。該高電位信号が
出力する初期状態においてモノマルチバイブレーター22
2 で低電位のパルス信号が出力してフリップフロップ22
3 にクロック信号として印加するためそのフリップフロ
ップ223 で低電位信号が出力してアンドゲート225 の一
方側入力端子に印加される。よって、基準クロック信号
φはアンドゲート225 を通り得ず、システムクロック信
号φ1 が供給されないため上記の動作を終るようにな
る。結局、図５の動作フローチャートに示したように、
V−RLSAメモリ240のアドレスを指定しピクセルデータ
を読んで、該ピクセルデータが高電位であれば、アップ
／ダウンカウンター261 の計数値を“１”増加させた後
現在アドレスにラッチ211 のオフセットを加えた値によ
りアドレスを指定して次のピクセルデータを読み、ピク
セルデータが低電位であれば以前のピクセルデータが低
電位状態では前記アップ／ダウンカウンター261 の計数
値を“０”に維持させて次のピクセルデータを読み、以
前のピクセルデータが高電位状態では前記アップ／ダウ
ンカウンター261 の計数値をスレシュオルド設定部264
の垂直スレシュオルド値と比較する。このとき、前記ア
ップ／ダウンカウンター261 の計数値が垂直スレシュオ
ルド値以上の場合は、前記アップ／ダウンカウンター26
1 の計数値を“０”にした後次のピクセルデータを読
む。前記アップ／ダウンカウンター261 の計数値が垂直
スレシュオルド値未満の場合は前記アップ／ダウンカウ
ンター261 の計数値にラッチ211 のオフセット値を乗算
してその値を現在アドレスから減算した後その値で V−
RLSAメモリ240 のアドレスを指定し、そのアドレスのピ
クセルデータを低電位にした後前記アップ／ダウンカウ
ンター261 の計数値を“１”減少させる。以後、そのア
ップ／ダウンカウンター261 の計数値が“０”でなけれ
ば、現在アドレスにラッチ211 のオフセット値を加えた
後その値で次のアドレスを指定し前記ピクセルデータを
“０”にする以後の過程を反復して行う。前記アップ／
ダウンカウンター261 の計数値が“０”の場合は前記の
ように次のアドレスを指定して次のピクセルデータを読
む。このような動作を行うことにより図３（Ａ）に示し
た垂直ピクセルデータが図３（Ｂ）に示したように平滑
化される。
【００２４】一方、このように水平・垂直平滑化過程を
経たピクセルデータは図６に示したように論理演算され
る。即ち、図６に示したように、 H−RLSA回路100 で水
平平滑化過程を行う途中では V−RLSA回路200 で低電位
の完了信号ＥＳが出力されず、即ち、高電位信号が出力
し、よって、オアゲート311 で基準クロック信号φに関
係なく継続高電位信号が出力するのでフリップフロップ
312 でシステムクロック信号φ1 が出力されなくなる。
且つ、前記高電位信号によりセレクター 322〜325 はそ
の入力端子Ａ信号を選択して出力するようになる。従っ
て、 H−RLSA回路100 で出力するアドレス信号がセレク
ター322 を通って H−RLSAメモリ120 のアドレスを指定
し、その H−RLSA回路100 で出力するリード／ライト制
御信号Ｒ／Ｗがセレクター324 を通って H−RLSAメモリ
120 のリード／ライトを制御するようになる。又、 V−
RLSA回路200 で垂直平滑化過程を行う途中ではその V−
RLSA回路200 のアドレス信号がセレクター323 を通って
V−RLSAメモリ240 のアドレスを指定し、その V−RLSA
回路200 で出力するリード／ライト制御信号Ｒ／Ｗがセ
レクター325 を通って V−RLSAメモリ240 のリード／ラ
イトを制御するようになる。
経たピクセルデータは図６に示したように論理演算され
る。即ち、図６に示したように、 H−RLSA回路100 で水
平平滑化過程を行う途中では V−RLSA回路200 で低電位
の完了信号ＥＳが出力されず、即ち、高電位信号が出力
し、よって、オアゲート311 で基準クロック信号φに関
係なく継続高電位信号が出力するのでフリップフロップ
312 でシステムクロック信号φ1 が出力されなくなる。
且つ、前記高電位信号によりセレクター 322〜325 はそ
の入力端子Ａ信号を選択して出力するようになる。従っ
て、 H−RLSA回路100 で出力するアドレス信号がセレク
ター322 を通って H−RLSAメモリ120 のアドレスを指定
し、その H−RLSA回路100 で出力するリード／ライト制
御信号Ｒ／Ｗがセレクター324 を通って H−RLSAメモリ
120 のリード／ライトを制御するようになる。又、 V−
RLSA回路200 で垂直平滑化過程を行う途中ではその V−
RLSA回路200 のアドレス信号がセレクター323 を通って
V−RLSAメモリ240 のアドレスを指定し、その V−RLSA
回路200 で出力するリード／ライト制御信号Ｒ／Ｗがセ
レクター325 を通って V−RLSAメモリ240 のリード／ラ
イトを制御するようになる。
【００２５】一方、 V−RLSA回路200 で垂直平滑化過程
を完了して低電位の完了信号ＥＳが出力すると、該低電
位の完了信号ＥＳがオアゲート311 の一方側入力端子に
印加するので基準クロック信号φがそのオアゲート311
を通ってフリップフロップ312 にクロック信号として印
加し、よって、そのフリップフロップ312 で図７（Ａ）
に示したように、システムクロック信号φ1 が出力して
ダウンカウンター314及びアップカウンター313 にカウ
ントクロック信号として印加すると共にセレクター324
の入力端子Ｂ及びバッファー340 の出力イネーブル端子
ＯＥに印加される。又、前記低電位の完了信号ＥＳによ
りセレクター 322〜325 はその入力端子Ｂ信号を選択し
て出力し、その低電位の完了信号ＥＳはインバーター32
1 で高電位信号に反転してセレクター324 の入力端子Ｂ
に印加される。従って、このとき、アップカウンター31
3 でシステムクロック信号φ1 を図７（Ｂ）に示したよ
うに計数しながらその計数値がセレクター 323・322 を
夫々通って H−RLSAメモリ120 及び V−RLSAメモリ240
のアドレスを順次指定し、このとき、前記システムクロ
ック信号φはセレクター324 を通って図７（Ｃ）に示し
たようにリード／ライト制御信号に印加されるので、そ
の H−RLSAメモリ120 はシステムクロック信号φ1 の高
電位区間でリード状態になり、低電位区間でライト状態
になる。前記セレクター32の入力端子Ｂに印加する高電
位信号はそのセレクター325 を通って図７（Ｄ）に示し
たように V−RLSAメモリ240 にリード制御信号として印
加され、その V−RLSAメモリ240 はリード状態を維持す
るようになる。従って、前記のようにアップカウンター
313 の計数値により H−RLSAメモリ120 及び V−RLSAメ
モリ240 のアドレスが同様に指定されることにより H−
RLSAメモリ120 ではその指定したアドレスのデータがシ
ステムクロック信号φ1 の高電位区間で読まれて出力さ
れ、 V−RLSAメモリ240 ではその指定したアドレスのデ
ータが直ちにに読まれて出力される。このように H−RL
SAメモリ120 及び V−RLSAメモリ240 の同様なアドレス
で読まれ出力するデータはアンドゲート330 でビット別
にアンド演算してバッファー340 に入力される。
を完了して低電位の完了信号ＥＳが出力すると、該低電
位の完了信号ＥＳがオアゲート311 の一方側入力端子に
印加するので基準クロック信号φがそのオアゲート311
を通ってフリップフロップ312 にクロック信号として印
加し、よって、そのフリップフロップ312 で図７（Ａ）
に示したように、システムクロック信号φ1 が出力して
ダウンカウンター314及びアップカウンター313 にカウ
ントクロック信号として印加すると共にセレクター324
の入力端子Ｂ及びバッファー340 の出力イネーブル端子
ＯＥに印加される。又、前記低電位の完了信号ＥＳによ
りセレクター 322〜325 はその入力端子Ｂ信号を選択し
て出力し、その低電位の完了信号ＥＳはインバーター32
1 で高電位信号に反転してセレクター324 の入力端子Ｂ
に印加される。従って、このとき、アップカウンター31
3 でシステムクロック信号φ1 を図７（Ｂ）に示したよ
うに計数しながらその計数値がセレクター 323・322 を
夫々通って H−RLSAメモリ120 及び V−RLSAメモリ240
のアドレスを順次指定し、このとき、前記システムクロ
ック信号φはセレクター324 を通って図７（Ｃ）に示し
たようにリード／ライト制御信号に印加されるので、そ
の H−RLSAメモリ120 はシステムクロック信号φ1 の高
電位区間でリード状態になり、低電位区間でライト状態
になる。前記セレクター32の入力端子Ｂに印加する高電
位信号はそのセレクター325 を通って図７（Ｄ）に示し
たように V−RLSAメモリ240 にリード制御信号として印
加され、その V−RLSAメモリ240 はリード状態を維持す
るようになる。従って、前記のようにアップカウンター
313 の計数値により H−RLSAメモリ120 及び V−RLSAメ
モリ240 のアドレスが同様に指定されることにより H−
RLSAメモリ120 ではその指定したアドレスのデータがシ
ステムクロック信号φ1 の高電位区間で読まれて出力さ
れ、 V−RLSAメモリ240 ではその指定したアドレスのデ
ータが直ちにに読まれて出力される。このように H−RL
SAメモリ120 及び V−RLSAメモリ240 の同様なアドレス
で読まれ出力するデータはアンドゲート330 でビット別
にアンド演算してバッファー340 に入力される。
【００２６】一方、システムクロック信号φはそのバッ
ファー340 に図７（Ｅ）に示したように出力イネーブル
制御信号として印加し、よって、そのシステムクロック
信号φ1 の低電位区間でバッファー340 が出力イネーブ
ル状態になるため、それに入力したデータが図７（Ｆ）
に示したように出力される。このとき、システムクロッ
ク信号φ1 が低電位状態において H−RLSAメモリ120 が
ライト状態であるため、前記バッファー340 で出力する
データはその H−RLSAメモリ120 の指定したアドレスに
記録される。即ち、図８（Ａ）に示したような H−RLSA
メモリ120 のピクセルデータ及び図８（Ｂ）に示したよ
うな V−RLSAメモリ240 のピクセルデータは図８（Ｃ）
に示したようにアンド演算して H−RLSAメモリ120 に記
録される。
ファー340 に図７（Ｅ）に示したように出力イネーブル
制御信号として印加し、よって、そのシステムクロック
信号φ1 の低電位区間でバッファー340 が出力イネーブ
ル状態になるため、それに入力したデータが図７（Ｆ）
に示したように出力される。このとき、システムクロッ
ク信号φ1 が低電位状態において H−RLSAメモリ120 が
ライト状態であるため、前記バッファー340 で出力する
データはその H−RLSAメモリ120 の指定したアドレスに
記録される。即ち、図８（Ａ）に示したような H−RLSA
メモリ120 のピクセルデータ及び図８（Ｂ）に示したよ
うな V−RLSAメモリ240 のピクセルデータは図８（Ｃ）
に示したようにアンド演算して H−RLSAメモリ120 に記
録される。
【００２７】一方、ダウンカウンター314 においては、
システムクロック信号φ1 をダウンカウントするので、
前記アンド演算を完了するに必要な回数のシステムクロ
ック信号φ1 が出力するときダウンカウンター314 で低
電位のキャリー信号を出力してフリップフロップ312 を
クリアさせ、よって、システムクロック信号φ1 は出力
されず上記の動作が終了される。
システムクロック信号φ1 をダウンカウントするので、
前記アンド演算を完了するに必要な回数のシステムクロ
ック信号φ1 が出力するときダウンカウンター314 で低
電位のキャリー信号を出力してフリップフロップ312 を
クリアさせ、よって、システムクロック信号φ1 は出力
されず上記の動作が終了される。
【００２８】
【発明の効果】以上、説明したように、本発明に係る文
書認識システムの水平・垂直実行長さ平滑化回路及び文
書領域分割回路においては、水平実行長さ平滑化及び垂
直実行長さ平滑化を従来のマイクロプロセッサーのプロ
グラムによらずに直接ハードウエア的に行い、その水平
・垂直実行長さ平滑化を行ったデータをマイクロプロセ
ッサーのプログラムの内容によらずにハードウエア的に
直接論理積をとるようになっているため、そのデータの
処理速度が速くなると共にマイクロプロセッサーの処理
業務を省して使用効率を向上させるという効果がある。
書認識システムの水平・垂直実行長さ平滑化回路及び文
書領域分割回路においては、水平実行長さ平滑化及び垂
直実行長さ平滑化を従来のマイクロプロセッサーのプロ
グラムによらずに直接ハードウエア的に行い、その水平
・垂直実行長さ平滑化を行ったデータをマイクロプロセ
ッサーのプログラムの内容によらずにハードウエア的に
直接論理積をとるようになっているため、そのデータの
処理速度が速くなると共にマイクロプロセッサーの処理
業務を省して使用効率を向上させるという効果がある。
【図１】本発明に係る水平実行長さ平滑化回路。
【図２】本発明に係る垂直実行長さ平滑化回路図。
【図３】元来のピクセルデータ及び本発明の平滑化され
たピクセルデータの例示図。
たピクセルデータの例示図。
【図４】図２に示したメモリのマップに対す説明図。
【図５】図２に示した回路の動作フローチャート。
【図６】本発明に係る文書領域分割回路図。
【図７】図６に示した回路の各部出力波形図。
【図８】図６に示した回路のデータ論理演算例示図。
100… H−RLSA回路 120… H−RLSAメモリ 131…バッファー 133…インバーター 136…アンドゲート 140…リード／ライト制御部 142…スレシュオルド設定部 144…インバーター 146…モノマルチバイブレーター 151…ラッチ 153…モノマルチバイブレーター 210…開始アドレス設定部 110…アドレス発生カウンター 130…カウント制御部 132…比較器 134,135…オアゲート 137…モノマルチバイブレーター 141…アップ／ダウンカウンター 143…比較器 145…フリップフロップ 150…ライトアドレス設定部 152…減算器 200… V−RLSA回路 220…システムクロック供給部 212…アップカウンター 214,217…バッファー 216,218…アンドゲート 222…モノマルチバイブレーター 224…アップカウンター 230…アドレス発生カウンター 250…カウント制御部、 252…比較器 254…セレクター 260…リード／ライト制御部 262…アンドゲート 264…スレシュオルド設定部 266…モノマルチバイブレーター 270…アドレス再設定部 272…マルチプライア 211,213…ラッチ 215…ダウンカウンター 221…比較器 223…フリップフロップ 225…アンドゲート 240… V−RLSAメモリ 251…バッファー 253…アンドゲート 255…モノマルチバイブレーター 261…アップ／ダウンカウンター 263…比較器 265,267…アンドゲート 268…フリップフロップ 271…加算器 273…減算器 274…モノマルチバイブレーター 277…オアゲート 310…システムクロック及びアドレス供給部 311…オアゲート 313…アップカウンター 320…アドレス及びリード／ライト選択部 321…インバーター 330…アンドゲート部 275,276…インバーター 278,279…バッファー 312…フリップフロップ 314…ダウンカウンター 322,323,324,325…セレクター 340…バッファー
Claims (10)
- 【請求項１】 システムクロック信号を計数してアドレ
ス信号に出力するアドレス発生カウンター(110) と、水
平方向のデータが記憶され前記アドレス発生カウンター
(110) のアドレス信号を受ける H−RLSAメモリ(120)
と、該 H−RLSAメモリ(120) のライト時に前記システム
クロック信号をカウント信号に印加すると共にその H−
RLSAメモリ(120) に低電位データを印加し該 H−RLSAメ
モリ(120) のリード時にそのリードデータが基準信号と
同様な場合は前記システムクロック信号をカウントクロ
ック信号に供給し同様でない初期状態では比較イネーブ
ル信号を出力するカウント制御部(130) と、前記 H−RL
SAメモリ(120) のリード／ライト状態により前記カウン
ト制御部(130）で出力するシステムクロック信号をアッ
プ／ダウン計数しその計数値を前記カウント制御部(13
0）の比較イネーブル信号により水平スレシュオルド値
と比較してその比較結果によりリード／ライト制御信号
を出力するリード／ライト制御部(140) と、該リード／
ライト制御部(140) でライト制御信号が出力する初期状
態において前記アドレス発生カウンター(110) の出力ア
ドレス値に前記リード／ライト制御部(140) の計数値を
減算した後その値を前記アドレス発生カウンター(110)
にロードさせるライトアドレス設定部(150) とにより構
成されてなる文書認識システムの水平実行長さ平滑化回
路。 - 【請求項２】 前記カウント制御部(130) は、 H−RLSA
メモリ(120) のライト時に該 H−RLSAメモリ(120) に低
電位データを印加するバッファー(131) と、前記 H−RL
SAメモリ(120) のリード時にそのリードデータを基準信
号と比較する比較器(132) と、該比較器(132) の出力端
子（Ａ＝Ｂ）信号を反転するインバーター(133) 、該イ
ンバーター(133) の出力信号とシステムクロック信号の
論理和をとるオアゲート(134) 、前記 H−RLSAメモリ(1
20) のリード／ライト制御信号とシステムクロック信号
の論理和をとるオアゲート(135) 及び前記オアゲート
(134)・(135) の出力信号の論理積をとってカウントク
ロック信号に供給するアンドゲート(136) と、前記比較
器(132) の出力端子（Ａ＜Ｂ）信号によりパルスの比較
イネーブル信号を出力するモノマルチバイブレーター(1
37) とにより構成された請求項１記載の文書認識システ
ムの水平実行長さ平滑化回路。 - 【請求項３】 前記リード／ライト制御部(140) は、 H
−RLSAメモリ(120)のリード／ライト状態に従いカウン
ト制御部(130) で出力するシステムクロック信号をアッ
プ／ダウンカウントするアップ／ダウンカウンター(14
1) と、水平方向のスレシュオルド値が設定されたスレ
シュオルド設定部(142) と、前記カウント制御部(130)
の比較イネーブル信号により前記スレシュオルド設定部
(142) のスレシュオルド値と前記アップ／ダウンカウン
ター(141) の計数値とを比較する比較器(143) と、前記
アップ／ダウンカウンター(141) のキャリー信号を反転
するインバーター(144) と、該インバーター(144) の出
力信号によりリード制御信号を出力し前記比較器(143)
の出力端子（Ａ＜Ｂ）信号によりライト制御信号を出力
するフリップフロップ(145) と、前記比較器(143) の出
力端子（Ａ≧Ｂ）信号によりパルス信号を発生して前記
アップ／ダウンカウンター(141) にクリア信号として印
加するモノマルチバイブレーター(146) とにより構成さ
れた請求項１記載の文書認識システムの水平実行長さ平
滑化回路。 - 【請求項４】 前記ライトアドレス設定部(150) は、リ
ード／ライト制御部(140) のライト制御信号によりアド
レス発生カウンター(110) のアドレス信号をラッチする
ラッチ(151) 及びそのラッチ(151) の出力信号に前記リ
ード／ライト制御部(140) の計数値を減算して前記アド
レス発生カウンター(110) にロードデータとして印加す
る減算器(152) と、前記ライト制御信号によりパルス信
号を発生して前記アドレス発生カウンター(110) にロー
ド制御信号として印加するモノマルチバイブレーター
（153)とにより構成された請求項１記載の文書認識シス
テムの水平実行長さ平滑化回路。 - 【請求項５】 水平のピクセル個数のオフセット値を出
力し、垂直ピクセル個数だけリード完了時毎にキャリー
信号を発生し、開始アドレス値をロードして出力すると
共に前記キャリー信号の発生時毎にその開始アドレス値
を増加させた後垂直列の開始アドレス値に出力する開始
アドレス設定部(210) と、該開始アドレス設定部(210)
で開始アドレス値が出力するときから前記キャリー信号
が前記オフセット値だけ発生されるまでシステムクロッ
ク信号を供給するシステムクロック供給部(220) と、前
記開始アドレス設定部(210）の開始アドレス値を前記シ
ステムクロック信号によりロードして出力するアドレス
発生カウンター(230) と、垂直方向のデータが記憶され
アドレス発生カウンター(230) のアドレス信号を受けて
アクセスされる V−RLSAメモリ(240) と、該 V−RLSAメ
モリ(240) のライト時にその V−RLSAメモリ(240) に低
電位データを印加すると共に前記システムクロック信号
をカウントクロック信号に供給し、前記 V−RLSAメモリ
(240) のリード時にそのリードデータが基準信号と同様
な場合は前記システムクロック信号をカウントクロック
信号に供給し同様でない初期状態では比較イネーブル信
号を出力するカウント制御部(250) と、前記 V−RLSAメ
モリ(240) のリード／ライト状態により前記カウント制
御部(250) で出力するシステムクロック信号をアップ／
ダウン計数し、その計数値を前記カウント制御部(130)
の比較イネーブル信号により水平スレシュオルド値と比
較してその比較結果によりリード／ライト制御信号を出
力するリード／ライト制御部(260) と、前記アドレス発
生カウンター(230) のアドレス信号値に前記開始アドレ
ス設定部(210) のオフセット値を加算した後前記システ
ムクロック信号によりそのアドレス発生カウンター(23
0) にロードさせ、前記開始アドレス設定部(210) のオ
フセット値に前記リード／ライト制御部(260) の計数値
を乗算した後前記アドレス発生カウンター(230) のアド
レス信号値から減算し、その残りの値を前記リード／ラ
イト制御部(260) でライト制御信号が出力する初期状態
において前記アドレス発生カウンター(230) にロードさ
せるアドレス再設定部(270) とにより構成されてなる文
書認識システムの垂直実行長さ平滑化回路。 - 【請求項６】 前記開始アドレス設定部(210) は、水平
ピクセル個数をオフセット値に記憶して出力するラッチ
(211) と、垂直設定制御信号により垂直のピクセル個数
を記憶して出力するラッチ(213) と、リード／ライト制
御部(260) でリード制御信号が出力する状態においてシ
ステムクロック信号を通過させるアンドゲート(218)
と、前記ラッチ(213) の出力信号をロード信号に受け前
記アンドゲート(218) の出力信号をダウンカウントして
キャリー信号を発生するダウンカウンター(215) と、該
ダウンカウンター(215) のキャリー信号を前記リード／
ライト制御部(260) でリード制御信号が出力するとき通
過させるバッファー(217)と、該バッファー(217) の出
力信号及び前記垂直設定制御信号をアンド演算して前記
ダウンカウンター(215) にロード制御信号として印加す
るアンドゲート(216) と、開始設定制御信号により開始
アドレスをロードして前記ダウンカウンター(215) のキ
ャリー信号をアップカウントするアップカウンター(21
2) と、前記アンドゲート(216) の出力信号制御を受け
前記アップカウンター(212) の出力信号を通過させるバ
ッファー(214) とにより構成された請求項５記載の文書
認識システムの垂直実行長さ平滑化回路。 - 【請求項７】 前記システムクロック供給部(220) は、
垂直設定制御信号をクロック信号に受け高電位信号を出
力するフリップフロップ(223) と、該フリップフロップ
(223) の出力信号と基準クロック信号の論理積をとって
システムクロック信号に供給するアンドゲート(225)
と、開始アドレス設定部(210) のキャリー信号をアップ
カウントするアップカウンター(224) と、該アップカウ
ンター(224) の計数信号を開始アドレス設定部(210) の
オフセット値と比較する比較器(221) と、該比較器(22
1) のクロック端子（Ａ＝Ｂ）信号によりパルス信号を
発生して前記フリップフロップ(223) にクリア信号とし
て印加するモノマルチバイブレーター(222) とにより構
成された請求項５記載の文書認識システムの垂直実行長
さ平滑化回路。 - 【請求項８】 前記カウント制御部(250) は、 V−RLSA
メモリ(240) のライト時にその V−RLSAメモリ(240) に
低電位のデータを印加するバッファー(251)と、前記 V
−RLSAメモリ(240) のリード時にそのリードデータを基
準信号Ｂ+ と比較する比較器(252) と、該比較器(252)
の出力端子（Ａ＝Ｂ）信号とシステムクロック信号との
論理積をとるアンドゲート(253) と、前記 V−RLSAメモ
リ(240) のリード／ライト状態により前記アンドゲート
(253) の出力信号及びシステムクロック信号φ1 を選択
してカウントクロック信号に供給するセレクター(254)
と、前記比較器(252) の出力端子（Ａ＜Ｂ）信号により
パルス信号を発生して比較イネーブル信号に供給するモ
ノマルチバイブレーター(255) とにより構成された請求
項５記載の文書認識システムの垂直実行長さ平滑化回
路。 - 【請求項９】 前記リード／ライト制御部(260) は、 V
−RLSAメモリ (240)のリード／ライト状態によりカウン
ト制御部(250) で出力するシステムクロック信号φ1 を
アップ／ダウン計数するアップ／ダウンカウンター(26
1) と、垂直方向のスレシュオルド値が設定されたスレ
シュオルド設定部(264) と、カウント制御部(250) の比
較イネーブル信号及び開始アドレス設定部(210) のキャ
リー信号をアンド演算するアンドゲート(262) と、該ア
ンドゲート(262) の出力信号によりイネーブルされ前記
アップ／ダウンカウンター(261) の計数値を前記スレシ
ュオルド設定部(264) のスレシュオルド値と比較する比
較器(263) と、該比較器(263) の出力端子（Ａ≧Ｂ）信
号によりパルス信号を出力するモノマルチバイブレータ
ー(266) と、該モノマルチバイブレーター(266) のパル
ス信号及び前記アップ／ダウンカウンター(261) のキャ
リー信号をアンド演算してそのアップ／ダウンカウンタ
ー(261) にクリア信号として印加するアンドゲート(26
7) と、前記アップ／ダウンカウンター(261) のキャリ
ー信号及びリセット信号ＲＳＴをアンド演算するアンド
ゲート(265) と、該アンドゲート(265) の出力信号によ
りリード制御信号を出力し前記比較器(263) の出力端子
（Ａ＜Ｂ）信号によりライト制御信号を出力するフリッ
プフロップ(268) とにより構成された請求項５記載の文
書認識システムの垂直実行長さ平滑化回路。 - 【請求項１０】 前記アドレス再設定部(270) は、アド
レス発生カウンター(230) のアドレス信号値に開始アド
レス設定部(210) のオフセット値を加算する加算器(27
1) と、リード／ライト制御部(260) の計数値に前記オ
フセット値を乗算するマルチプライア(272) と、前記ア
ドレス発生カウンター(230) のアドレス信号値から前記
マルチプライア(272) の出力信号値を減算する減算器(2
73) とリード／ライト制御部(260) のライト制御信号に
よりパルス信号を発生するモノマルチバイブレーター(2
74) と、開始アドレス設定部(210) の出力イネーブル信
号及び前記モノマルチバイブレーター(274) のパルス信
号を夫々反転するインバーター (275)・(276) 及びその
インバーター(275)(276)の出力信号及びシステムクロッ
ク信号をオア演算するオアゲート(277) と、該オアゲー
ト(277) の出力信号により前記加算器(271) の出力信号
を通過させ前記アドレス発生カウンター(230) にロード
信号として印加するバッファー(278) と、前記モノマル
チバイブレーター(274) のパルス信号により前記減算器
(273) の出力信号を通過させ前記アドレス発生カウンタ
ー(230) にロード信号として印加するバッファー(279)
とにより構成された請求項５記載の文書認識システムの
垂直実行長さ平滑化回路。
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- 1993-10-13 US US08/135,469 patent/US5335087A/en not_active Expired - Lifetime
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