JP2581960B2 - Ｃｒ発振回路 - Google Patents
Ｃｒ発振回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、抵抗とコンデンサとの直列回路と、この直
列回路内の抵抗の両端間に接続されたシュミットトリガ
回路とから構成されたCR発振回路に関する。
列回路内の抵抗の両端間に接続されたシュミットトリガ
回路とから構成されたCR発振回路に関する。
（従来の技術） 第５図は、CR発振回路の回路図である。第５図に示さ
れるCR発振回路は、抵抗ＲとコンデンサＣとからなる直
列回路２と、この直列回路２内の抵抗Ｒの両端間に接続
されたシュミットトリガ回路４とから構成されている。
れるCR発振回路は、抵抗ＲとコンデンサＣとからなる直
列回路２と、この直列回路２内の抵抗Ｒの両端間に接続
されたシュミットトリガ回路４とから構成されている。
このシュミットトリガ回路４は、直列回路２における
抵抗Ｒの一端側とコンデンサＣとの接続点６に入力部i0
が接続された第１入力反転回路Q1と、３入力部i1,i2,i3
を有しかつ、その１入力部i2が第１入力反転回路Q1の出
力部に接続され、もう１つの入力部i3が接地された第１
否定論理和回路Q2と、入力部i4がその第１否定論理和回
路Q2の出力部O1に接続されているとともに、その出力部
O2が前記抵抗Ｒの他端側に接続された第２入力反転回路
Q3と、２入力部i5,i6を有し、かつ、１入力部i5が前記
接続点６に接続され、もう１つの入力部i6が第１否定論
理和回路Q2の出力部O2に接続されているとともに、その
出力部O3が第１否定論理和回路Q2の最後の入力部i1に接
続された第２否定論理和回路Q4とから構成されている。
抵抗Ｒの一端側とコンデンサＣとの接続点６に入力部i0
が接続された第１入力反転回路Q1と、３入力部i1,i2,i3
を有しかつ、その１入力部i2が第１入力反転回路Q1の出
力部に接続され、もう１つの入力部i3が接地された第１
否定論理和回路Q2と、入力部i4がその第１否定論理和回
路Q2の出力部O1に接続されているとともに、その出力部
O2が前記抵抗Ｒの他端側に接続された第２入力反転回路
Q3と、２入力部i5,i6を有し、かつ、１入力部i5が前記
接続点６に接続され、もう１つの入力部i6が第１否定論
理和回路Q2の出力部O2に接続されているとともに、その
出力部O3が第１否定論理和回路Q2の最後の入力部i1に接
続された第２否定論理和回路Q4とから構成されている。
次に、上記CR発振回路の動作を第６図のタイミングチ
ャートを参照して、直列回路２からシュミットトリガ回
路４に与えられる発振入力（ａ）の立ち上がりと立ち下
がりとにわけて説明する。
ャートを参照して、直列回路２からシュミットトリガ回
路４に与えられる発振入力（ａ）の立ち上がりと立ち下
がりとにわけて説明する。
Ｉ、発振入力（ａ）の立ち上がり： 第２入力反転回路Q3の出力（ｄ）がハイレベルに立ち
上がることにより、第１入力反転回路Q1と第２否定論理
和回路Q4への入力となる発振入力（ａ）は、抵抗Ｒとコ
ンデンサＣとで決定されている時定数に従うなだらかな
カーブで立ち上がる。ここで、第１入力反転回路Q1のし
きい値（Vth1）＞第２否定論理和回路Q4のしきい値（Vt
h4）の関係があるから、第１入力反転回路Q1の出力
（ｂ）が、第２否定論理和回路Q4の出力（ｅ）よりも先
にローレベルになる。ここで、第１否定論理和回路Q2の
出力（ｃ）はローレベルである。したがって、この入出
力状態では第２否定論理和回路Q4,第１否定論理和回路Q
2および第２入力反転回路Q3で３段の増幅回路が構成さ
れる。
上がることにより、第１入力反転回路Q1と第２否定論理
和回路Q4への入力となる発振入力（ａ）は、抵抗Ｒとコ
ンデンサＣとで決定されている時定数に従うなだらかな
カーブで立ち上がる。ここで、第１入力反転回路Q1のし
きい値（Vth1）＞第２否定論理和回路Q4のしきい値（Vt
h4）の関係があるから、第１入力反転回路Q1の出力
（ｂ）が、第２否定論理和回路Q4の出力（ｅ）よりも先
にローレベルになる。ここで、第１否定論理和回路Q2の
出力（ｃ）はローレベルである。したがって、この入出
力状態では第２否定論理和回路Q4,第１否定論理和回路Q
2および第２入力反転回路Q3で３段の増幅回路が構成さ
れる。
次に、上記増幅回路の動作を説明する。
まず、第２否定論理和回路Q4の入力（ａ）が第２否定
論理和回路Q4のしきい値Vth4以下のところから立ち上が
ってきて、そのしきい値Vth4を越えるときに、第２否定
論理和回路Q4の出力（ｅ）のレベルが立ち下がってくる
（第６図のt0）。
論理和回路Q4のしきい値Vth4以下のところから立ち上が
ってきて、そのしきい値Vth4を越えるときに、第２否定
論理和回路Q4の出力（ｅ）のレベルが立ち下がってくる
（第６図のt0）。
第２否定論理和回路Q4の出力（ｅ）のレベルが第１否
定論理和回路Q2のしきい値Vth2以下になるときに、第１
否定論理和回路Q2の出力（ｃ）のレベルが立ち下がりは
じめる（第６図のt1）。
定論理和回路Q2のしきい値Vth2以下になるときに、第１
否定論理和回路Q2の出力（ｃ）のレベルが立ち下がりは
じめる（第６図のt1）。
第１否定論理和回路Q2の出力（ｃ）のレベルが立ち上
がると、第２否定論理和回路Q4の出力（ｅ）がさらに立
ち下がることになる。そして、この出力（ｅ）が立ち下
がると、今度は第１否定論理和回路Q2の出力（ｃ）が立
ち上がるというようにして、両出力（ｃ）（ｅ）のレベ
ルがそれぞれの方向に急峻に変化する（第６図のt2:正
帰還状態）。
がると、第２否定論理和回路Q4の出力（ｅ）がさらに立
ち下がることになる。そして、この出力（ｅ）が立ち下
がると、今度は第１否定論理和回路Q2の出力（ｃ）が立
ち上がるというようにして、両出力（ｃ）（ｅ）のレベ
ルがそれぞれの方向に急峻に変化する（第６図のt2:正
帰還状態）。
第１否定論理和回路Q2の出力（ｃ）の急激な立ち上が
りにより、第２入力反転回路Q3の出力（ｄ）はさらに急
峻に立ち下がる。
りにより、第２入力反転回路Q3の出力（ｄ）はさらに急
峻に立ち下がる。
II、発振入力（ａ）の立ち下がり： 第２入力反転回路Q3の出力（ｄ）がローレベルになる
ことにより、発振入力である第１入力反転回路Q1および
第２否定論理和回路Q4へのそれぞれの入力（ａ）は前記
時定数に従ってなだらかに立ち下がる。ここで、第２否
定論理和回路Q4のしきい値Vth4＞第１反転回路Q1のしき
い値Vth1の関係があるから、第２否定論理和回路Q4が第
１入力反転回路Q1よりも先にその発振入力の立ち下がり
を検出するのであるが、第２否定論理和回路Q4の入力
（ｃ）がハイレベルであるために、第２否定論理和回路
Q4の出力（ｅ）はローレベルのままで変化しない。した
がって、この入出力状態では第１入力反転回路Q1,第１
否定論理和回路Q2および第２入力反転回路Q3の３段の増
幅回路が構成されることになる。
ことにより、発振入力である第１入力反転回路Q1および
第２否定論理和回路Q4へのそれぞれの入力（ａ）は前記
時定数に従ってなだらかに立ち下がる。ここで、第２否
定論理和回路Q4のしきい値Vth4＞第１反転回路Q1のしき
い値Vth1の関係があるから、第２否定論理和回路Q4が第
１入力反転回路Q1よりも先にその発振入力の立ち下がり
を検出するのであるが、第２否定論理和回路Q4の入力
（ｃ）がハイレベルであるために、第２否定論理和回路
Q4の出力（ｅ）はローレベルのままで変化しない。した
がって、この入出力状態では第１入力反転回路Q1,第１
否定論理和回路Q2および第２入力反転回路Q3の３段の増
幅回路が構成されることになる。
次に、この増幅回路の動作について説明する。
第１入力反転回路Q1の入力（ａ）がなだらかに立ち下
がって行く過程でその入力（ａ）が第１入力反転回路Q1
のしきい値Vth1以下になったときに、第１入力反転回路
Q1の出力（ｂ）が立ち上がりはじめる（第６図のt3）。
この場合、第１入力反転回路Q1の出力（ｂ）の変化はそ
れの入力（ａ）の変化よりも急峻ではあるが、なだらか
に立ち上がっている。
がって行く過程でその入力（ａ）が第１入力反転回路Q1
のしきい値Vth1以下になったときに、第１入力反転回路
Q1の出力（ｂ）が立ち上がりはじめる（第６図のt3）。
この場合、第１入力反転回路Q1の出力（ｂ）の変化はそ
れの入力（ａ）の変化よりも急峻ではあるが、なだらか
に立ち上がっている。
第１入力反転回路Q1の出力（ｂ）が第１否定論理和回
路Q2のしきい値Vth2を越えると、第１否定論理和回路Q2
の出力（ｃ）が立ち下がりはじめる（第６図のt4）。
路Q2のしきい値Vth2を越えると、第１否定論理和回路Q2
の出力（ｃ）が立ち下がりはじめる（第６図のt4）。
第１否定論理和回路Q2の出力（ｃ）が立ち下がってき
て第２否定論理和回路Q4のしきい値Vth4以下になると、
第２否定論理和回路Q4の出力（ｅ）が立ち上がりはじめ
る（第６図のt5）。この出力（ｅ）が立ち上がると、第
１否定論理和回路Q2の出力（ｃ）がさらに立ち下がり、
これにより第２否定論理和回路Q4の出力（ｅ）が立ち上
がる。このようにして、出力（ｃ）（ｅ）が急峻に変化
する（第６図のt6:正帰還）。
て第２否定論理和回路Q4のしきい値Vth4以下になると、
第２否定論理和回路Q4の出力（ｅ）が立ち上がりはじめ
る（第６図のt5）。この出力（ｅ）が立ち上がると、第
１否定論理和回路Q2の出力（ｃ）がさらに立ち下がり、
これにより第２否定論理和回路Q4の出力（ｅ）が立ち上
がる。このようにして、出力（ｃ）（ｅ）が急峻に変化
する（第６図のt6:正帰還）。
第２入力反転回路Q3のしきい値Vth3と第２否定論理和
回路Q4のしきい値Vth4とはほぼ同じ値に設定されている
ので、第２入力反転回路Q3の出力（ｄ）は、第２否定論
理和回路Q4の出力（ｅ）とは同時に立ち上がり、その結
果、正帰還による第１否定論理和回路Q2の出力（ｃ）の
急峻な変化に追従して同様に急峻に変化する。
回路Q4のしきい値Vth4とはほぼ同じ値に設定されている
ので、第２入力反転回路Q3の出力（ｄ）は、第２否定論
理和回路Q4の出力（ｅ）とは同時に立ち上がり、その結
果、正帰還による第１否定論理和回路Q2の出力（ｃ）の
急峻な変化に追従して同様に急峻に変化する。
（発明が解決しようとする課題） 上記のような発振入力（ａ）に対する立ち上がりと立
ち下がりとを行う従来例のCR発振回路にあっては、その
立ち下がり時に次に述べるような異常発振動作を起こす
という問題があった。その異常発振動作について第７図
を参照して詳細に説明する。
ち下がりとを行う従来例のCR発振回路にあっては、その
立ち下がり時に次に述べるような異常発振動作を起こす
という問題があった。その異常発振動作について第７図
を参照して詳細に説明する。
前記IIのおよびの動作は同様であるからそれ以降
の動作からその説明を行うと、 ′第１否定論理和回路Q2の出力（ｃ）が第２入力反転
回路Q3のしきい値Vth3以下になると、第２入力反転回路
Q3の出力（ｄ）が立ち上がりはじめる（第７図のt7）。
ここで、第２否定論理和回路Q4のしきい値Vth4は第２入
力反転回路Ｑのしきい値Vth3よりも低くなっているの
で、第２否定論理和回路Q4の出力（ｅ）は、この時点で
は立ち上がらない。したがって、第２否定論理和回路Q4
の入力（ｅ）には正帰還はかからない。
の動作からその説明を行うと、 ′第１否定論理和回路Q2の出力（ｃ）が第２入力反転
回路Q3のしきい値Vth3以下になると、第２入力反転回路
Q3の出力（ｄ）が立ち上がりはじめる（第７図のt7）。
ここで、第２否定論理和回路Q4のしきい値Vth4は第２入
力反転回路Ｑのしきい値Vth3よりも低くなっているの
で、第２否定論理和回路Q4の出力（ｅ）は、この時点で
は立ち上がらない。したがって、第２否定論理和回路Q4
の入力（ｅ）には正帰還はかからない。
′上記のように第２否定論理和回路Q4の入力（ｅ）に
正帰還がかからないので、第１否定論理和回路Q2の出力
（ｃ）は第１入力反転回路Q1の出力（ｂ）のなだらかな
立ち上がりにより、同じくなだらかに立ち下がる（第７
図のt8）。これによって、第２入力反転回路Q3の出力
（ｄ）が急峻ではないが、立ち上がる。
正帰還がかからないので、第１否定論理和回路Q2の出力
（ｃ）は第１入力反転回路Q1の出力（ｂ）のなだらかな
立ち上がりにより、同じくなだらかに立ち下がる（第７
図のt8）。これによって、第２入力反転回路Q3の出力
（ｄ）が急峻ではないが、立ち上がる。
′そして、第２否定論理和回路Q4の出力（ｅ）が立ち
上がりはじめるのであるが（第７図のt9）、この出力
（ｅ）が立ち上がると、第１否定論理和回路Q2のしきい
値Vth2が下がり、第２入力反転回路Q3→第１入力反転回
路Q1による負帰還がかかりやすい状態となる。
上がりはじめるのであるが（第７図のt9）、この出力
（ｅ）が立ち上がると、第１否定論理和回路Q2のしきい
値Vth2が下がり、第２入力反転回路Q3→第１入力反転回
路Q1による負帰還がかかりやすい状態となる。
′第２入力反転回路Q3の出力（ｄ）が第１入力反転回
路Q1の入力（ａ）を越えると、その入力（ａ）が立ち上
がりはじめる。これによって、第１入力反転回路Q1、第
１否定論理和回路Q2および第２入力反転回路Q3からなる
３段の増幅回路は前記′とは逆の方向に変化しはじめ
る（第７図のt10）。
路Q1の入力（ａ）を越えると、その入力（ａ）が立ち上
がりはじめる。これによって、第１入力反転回路Q1、第
１否定論理和回路Q2および第２入力反転回路Q3からなる
３段の増幅回路は前記′とは逆の方向に変化しはじめ
る（第７図のt10）。
′また、第１入力反転回路Q1の入力（ａ）が立ち上が
りはじめることによって、第２否定論理和回路Q4のしき
い値Vth4が下がる。これによって、第２否定論理和回路
Q4の出力（ｅ）による正帰還がかかりにくくなる。
りはじめることによって、第２否定論理和回路Q4のしき
い値Vth4が下がる。これによって、第２否定論理和回路
Q4の出力（ｅ）による正帰還がかかりにくくなる。
′前記′および′により、第２否定論理和回路Q4
の出力（ｅ）は正帰還をかけるまでには至らないで立ち
下がる（第７図のt11）。この後、発振入力立ち上がり
動作に入る。
の出力（ｅ）は正帰還をかけるまでには至らないで立ち
下がる（第７図のt11）。この後、発振入力立ち上がり
動作に入る。
このようにして、従来例の発振回路では発振入力の立
ち下がり時に第７図のt10とt11に示したような本来の発
振動作とは異なる異常な発振動作を行う。
ち下がり時に第７図のt10とt11に示したような本来の発
振動作とは異なる異常な発振動作を行う。
本発明は、上記課題に鑑みてなされたものであって、
発振入力の立ち下がり時における上述の異常な発振動作
が生じないようにすることを目的としている。
発振入力の立ち下がり時における上述の異常な発振動作
が生じないようにすることを目的としている。
（課題を解決するための手段） 本発明は前記目的を達成するために、抵抗とコンデン
サとの直列回路と、前記直列回路における抵抗の両端間
に接続されたシュミットトリガ回路とを備え、前記シュ
ミットトリガ回路は、入力部が前記抵抗の一端側と前記
コンデンサとの接続部に接続された第１入力反転回路
と、少なくとも２入力部を有し、その一入力部が前記第
１入力反転回路の出力部に接続された第１否定論理和回
路と、入力部が前記第１否定論理和回路の出力部に接続
されるとともに、出力部が前記抵抗の他端側に接続され
た第２入力反転回路と、少なくとも２入力部を有し、そ
の一入力部が前記第１否定論理和回路の出力部に、他入
力部が前記第１入力反転回路の入力部にそれぞれ接続さ
れるとともに、その出力部が前記第１否定論理和回路の
他入力部に接続された第２否定論理和回路とから構成さ
れたCR発振回路において、 前記第２否定論理和回路の一入力部のしきい値を、前記
第２力反転回路の入力部のしきい値よりも高く設定した
ことを特徴としている。
サとの直列回路と、前記直列回路における抵抗の両端間
に接続されたシュミットトリガ回路とを備え、前記シュ
ミットトリガ回路は、入力部が前記抵抗の一端側と前記
コンデンサとの接続部に接続された第１入力反転回路
と、少なくとも２入力部を有し、その一入力部が前記第
１入力反転回路の出力部に接続された第１否定論理和回
路と、入力部が前記第１否定論理和回路の出力部に接続
されるとともに、出力部が前記抵抗の他端側に接続され
た第２入力反転回路と、少なくとも２入力部を有し、そ
の一入力部が前記第１否定論理和回路の出力部に、他入
力部が前記第１入力反転回路の入力部にそれぞれ接続さ
れるとともに、その出力部が前記第１否定論理和回路の
他入力部に接続された第２否定論理和回路とから構成さ
れたCR発振回路において、 前記第２否定論理和回路の一入力部のしきい値を、前記
第２力反転回路の入力部のしきい値よりも高く設定した
ことを特徴としている。
（作用） 第２否定論理和回路のしきい値が、第２入力反転回路
のそれよりも高く設定されているので、第１否定論理和
回路の出力に対しては第２入力反転回路よりも先に第２
否定論理和回路が応答することになり、その結果、第２
否定論理和回路の出力が反転しにくくなって異常な発振
動作をすることがなくなる。
のそれよりも高く設定されているので、第１否定論理和
回路の出力に対しては第２入力反転回路よりも先に第２
否定論理和回路が応答することになり、その結果、第２
否定論理和回路の出力が反転しにくくなって異常な発振
動作をすることがなくなる。
（実施例） 以下、本発明の実施例を図面を参照して詳細に説明す
る。本発明のCR発振回路の基本構造は第５図に示されて
いる。そして、本発明では、その基本構造であるCR発振
回路において、第２入力反転回路Q3のしきい値Vth3と第
２否定論理和回路Q4のしきい値Vth4との関係が、Vth4＞
Vth3となるように構成していることに特徴を有してい
る。なお、本発明では、第２入力反転回路Q3と、第２否
定論理和回路Q4との各しきい値の設定はNchとPchのトラ
ンジスタのサイズを調整することで行う。第１図ないし
第３図はそれぞれ、第５図のCR発振回路において、本発
明の実施例の要部にかかわる第１否定論理和回路Q2,第
２入力反転回路Q3および第２否定論理和回路Q4の各回路
図である。
る。本発明のCR発振回路の基本構造は第５図に示されて
いる。そして、本発明では、その基本構造であるCR発振
回路において、第２入力反転回路Q3のしきい値Vth3と第
２否定論理和回路Q4のしきい値Vth4との関係が、Vth4＞
Vth3となるように構成していることに特徴を有してい
る。なお、本発明では、第２入力反転回路Q3と、第２否
定論理和回路Q4との各しきい値の設定はNchとPchのトラ
ンジスタのサイズを調整することで行う。第１図ないし
第３図はそれぞれ、第５図のCR発振回路において、本発
明の実施例の要部にかかわる第１否定論理和回路Q2,第
２入力反転回路Q3および第２否定論理和回路Q4の各回路
図である。
第１図に示されている第１否定論理和回路Q2におい
て、トランジスタTR1〜TR3はそれぞれのドレイン端子と
ソース端子とを介して互いに直列に接続されている。ト
ランジスタTR3と接地部との間にはトランジスタTR4〜TR
6がソース端子とソース端子とを介して互いに並列に接
続されている。そして、トランジスタTR2のゲート端子
が第１入力部i1、トランジスタTR3のゲート端子が第２
入力部i2、トランジスタTR1のゲート端子が第３入力部i
3を構成し、トランジスタTR3の端子に接続されたトラン
ジスタTR4〜TR6の共通接続端子が出力部O1を構成してい
る。
て、トランジスタTR1〜TR3はそれぞれのドレイン端子と
ソース端子とを介して互いに直列に接続されている。ト
ランジスタTR3と接地部との間にはトランジスタTR4〜TR
6がソース端子とソース端子とを介して互いに並列に接
続されている。そして、トランジスタTR2のゲート端子
が第１入力部i1、トランジスタTR3のゲート端子が第２
入力部i2、トランジスタTR1のゲート端子が第３入力部i
3を構成し、トランジスタTR3の端子に接続されたトラン
ジスタTR4〜TR6の共通接続端子が出力部O1を構成してい
る。
第２図に示されている第２入力反転回路Q3において、
トランジスタTR7,TR8は互いのドレイン端子とソース端
子とを介して電源Vccと接地部との間に互いに直列に接
続されている。そして、両トランジスタTR7,TR8の共通
接続ゲート端子が入力部i4、両トランジスタTR7,TR8の
共通接続のドレイン・ソース端子が出力部O2をそれぞれ
構成している。
トランジスタTR7,TR8は互いのドレイン端子とソース端
子とを介して電源Vccと接地部との間に互いに直列に接
続されている。そして、両トランジスタTR7,TR8の共通
接続ゲート端子が入力部i4、両トランジスタTR7,TR8の
共通接続のドレイン・ソース端子が出力部O2をそれぞれ
構成している。
第３図に示されている第２否定論理和回路Q4におい
て、トランジスタTR9,TR10は互いのソース端子とドレイ
ン端子とを介して直列に接続され、トランジスタTR11,T
R12は互いのソース端子とドレイン端子とを介して直列
に接続されているとともに、トランジスタTR10の一方の
端子とトランジスタTR11,TR12の共通接続端子とは互い
に接続されている。そして、トランジスタTR9のゲート
端子は第１の入力部i5、トランジスタTR10のゲート端子
は第２の入力部i6、トランジスタTR10の端子は出力部O3
をそれぞれ構成している。
て、トランジスタTR9,TR10は互いのソース端子とドレイ
ン端子とを介して直列に接続され、トランジスタTR11,T
R12は互いのソース端子とドレイン端子とを介して直列
に接続されているとともに、トランジスタTR10の一方の
端子とトランジスタTR11,TR12の共通接続端子とは互い
に接続されている。そして、トランジスタTR9のゲート
端子は第１の入力部i5、トランジスタTR10のゲート端子
は第２の入力部i6、トランジスタTR10の端子は出力部O3
をそれぞれ構成している。
次に、上記構成を具備した第１否定論理和回路Q2、第
２入力反転回路Q3および第２否定論理和回路Q4を有する
本実施例のCR発振回路のその発振入力の立ち下がり動作
について第４図を参照して説明する。
２入力反転回路Q3および第２否定論理和回路Q4を有する
本実施例のCR発振回路のその発振入力の立ち下がり動作
について第４図を参照して説明する。
なお、第１図および第２図から明らかなように、第２
否定論理和回路Q4のしきい値Vth4＞第２入力反転回路Q3
のしきい値Vth3である。まず、前記IIのおよびまで
は従来例と同様であるから、その説明は省略することと
し、その次の段階の動作説明から行うことにする、 ″ 第１否定論理和回路Q2の出力（ｃ）が立ち上がっ
てきて、第２入力反転回路Q3のしきい値Vth3を越える
と、第２力反転回路Q3の出力（ｄ）が立ち下がりはじめ
る（第３図のt20）。このとき、第２否定論理和回路Q4
のしきい値Vth4＞第２入力反転回路Q3のしきい値Vth3の
関係から、第１否定論理和回路Q2の出力（ｃ）が第２否
定論理和回路Q4のしきい値Vth4を越えるのは第３図のt2
0以降となる。
否定論理和回路Q4のしきい値Vth4＞第２入力反転回路Q3
のしきい値Vth3である。まず、前記IIのおよびまで
は従来例と同様であるから、その説明は省略することと
し、その次の段階の動作説明から行うことにする、 ″ 第１否定論理和回路Q2の出力（ｃ）が立ち上がっ
てきて、第２入力反転回路Q3のしきい値Vth3を越える
と、第２力反転回路Q3の出力（ｄ）が立ち下がりはじめ
る（第３図のt20）。このとき、第２否定論理和回路Q4
のしきい値Vth4＞第２入力反転回路Q3のしきい値Vth3の
関係から、第１否定論理和回路Q2の出力（ｃ）が第２否
定論理和回路Q4のしきい値Vth4を越えるのは第３図のt2
0以降となる。
″ 第２入力反転回路Q3の出力（ｄ）の立ち下がって
きて、それが第１入力反転回路Q1への入力（ａ）以下に
なると、その入力（ａ）のレベルも立ち下がる（第３図
のt21）。
きて、それが第１入力反転回路Q1への入力（ａ）以下に
なると、その入力（ａ）のレベルも立ち下がる（第３図
のt21）。
″ 入力（ａ）が第１入力反転回路Q1のしきい値Vth1
以下になって第２否定論理和回路Q4の出力（ｅ）が反転
すると、発振の異常動作となるのであるが、前記″の
ようにその出力（ｃ）が第２否定論理和回路Q4に入力さ
れているために、第１入力反転回路Q1のしきい値Vth1が
下がっている。したがって、出力（ｅ）は反転しない。
以下になって第２否定論理和回路Q4の出力（ｅ）が反転
すると、発振の異常動作となるのであるが、前記″の
ようにその出力（ｃ）が第２否定論理和回路Q4に入力さ
れているために、第１入力反転回路Q1のしきい値Vth1が
下がっている。したがって、出力（ｅ）は反転しない。
″ そして、その間に、第２否定論理和回路Q4の出力
（ｅ）と、第１否定論理和回路Q2の出力（ｃ）とによっ
て、正帰還がかかり、発振が安定する（第３図のt2
2）。
（ｅ）と、第１否定論理和回路Q2の出力（ｃ）とによっ
て、正帰還がかかり、発振が安定する（第３図のt2
2）。
したがって、本実施例の発振回路は、発振入力の立ち
下がりにおいても、異常な発振動作をおこすことがなく
なる。
下がりにおいても、異常な発振動作をおこすことがなく
なる。
（発明の効果） 以上説明したことから明らかなように本発明によれ
ば、第２否定論理和回路のしきい値が、第２入力反転回
路のそれよりも高く設定されているので、第１否定論理
和回路の出力に対しては第２入力反転回路よりも先に第
２否定論理和回路が応答することになり、その結果、第
２否定論理和回路の出力が反転しにくくなって異常な発
振動作をすることがなくなる。
ば、第２否定論理和回路のしきい値が、第２入力反転回
路のそれよりも高く設定されているので、第１否定論理
和回路の出力に対しては第２入力反転回路よりも先に第
２否定論理和回路が応答することになり、その結果、第
２否定論理和回路の出力が反転しにくくなって異常な発
振動作をすることがなくなる。
第１図ないし第４図は本発明に係り、第１図は本発明の
実施例に係るCR発振回路における第１否定論理和回路の
回路図、第２図は同実施例のCR発振回路における第２入
力反転回路の回路図、第３図は同実施例のCR発振回路に
おける第２否定論理和回路の回路図、第４図は動作説明
に供するタイミングチャートである 第５図はCR発振回路の回路図、第６図ないし第７図は従
来例の動作説明に供するタイミングチャートである。 ２……直列回路、４……シュミットトリガ回路、Ｒ……
抵抗、Ｃ……コンデンサ、Q1……第１入力反転回路、Q2
……第１否定論理和回路、Q3……第２入力反転回路、Q4
……第２否定論理和回路。
実施例に係るCR発振回路における第１否定論理和回路の
回路図、第２図は同実施例のCR発振回路における第２入
力反転回路の回路図、第３図は同実施例のCR発振回路に
おける第２否定論理和回路の回路図、第４図は動作説明
に供するタイミングチャートである 第５図はCR発振回路の回路図、第６図ないし第７図は従
来例の動作説明に供するタイミングチャートである。 ２……直列回路、４……シュミットトリガ回路、Ｒ……
抵抗、Ｃ……コンデンサ、Q1……第１入力反転回路、Q2
……第１否定論理和回路、Q3……第２入力反転回路、Q4
……第２否定論理和回路。
Claims (1)
- 【請求項１】抵抗とコンデンサとの直列回路と、前記直
列回路における抵抗の両端間に接続されたシュミットト
リガ回路とを備え、 前記シュミットトリガ回路は、入力部が前記抵抗の一端
側と前記コンデンサとの接続部に接続された第１入力反
転回路と、少なくとも２入力部を有し、その一入力部が
前記第１入力反転回路の出力部に接続された第１否定論
理和回路と、入力部が前記第１否定論理和回路の出力部
に接続されるとともに、出力部が前記抵抗の他端側に接
続された第２入力反転回路と、少なくとも２入力部を有
し、その一入力部が前記第１否定論理和回路の出力部
に、他入力部が前記第１入力反転回路の入力部にそれぞ
れ接続されるとともに、その出力部が前記第１否定論理
和回路の他入力部に接続された第２否定論理和回路とか
ら構成されたCR発振回路において、 前記第２否定論理和回路の一入力部のきしい値を、前記
第２入力反転回路の入力部のしきい値よりも高く設定し
たことを特徴とするCR発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190790A JP2581960B2 (ja) | 1988-07-29 | 1988-07-29 | Ｃｒ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190790A JP2581960B2 (ja) | 1988-07-29 | 1988-07-29 | Ｃｒ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239718A JPH0239718A (ja) | 1990-02-08 |
| JP2581960B2 true JP2581960B2 (ja) | 1997-02-19 |
Family
ID=16263784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190790A Expired - Fee Related JP2581960B2 (ja) | 1988-07-29 | 1988-07-29 | Ｃｒ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581960B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GR1002280B (el) * | 1991-09-27 | 1996-05-02 | Mcneil-Ppc Inc. | Απορροφητικον αντικειμενο το οποιο εχει παραθυρο προσβολης. |
| KR102132753B1 (ko) | 2016-10-31 | 2020-07-13 | 주식회사 엘지화학 | 염화비닐계 중합체 및 이의 제조방법 |
| KR102073336B1 (ko) | 2016-10-31 | 2020-03-02 | 주식회사 엘지화학 | 염화비닐계 중합체 및 이의 제조방법 |
| KR102246637B1 (ko) | 2017-07-25 | 2021-04-30 | 주식회사 엘지화학 | 염화비닐계 중합체의 제조방법 |
| KR102290954B1 (ko) | 2017-07-25 | 2021-08-19 | 주식회사 엘지화학 | 염화비닐계 중합체 및 이의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50114961A (ja) * | 1974-02-16 | 1975-09-09 | ||
| JPS5453948A (en) * | 1977-10-07 | 1979-04-27 | Hitachi Ltd | Oscillation circuit |
-
1988
- 1988-07-29 JP JP63190790A patent/JP2581960B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239718A (ja) | 1990-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |