JP2580362B2 - 方式変換用画像処理装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えばNTSC方式カラービデオ信号をPAL
方式カラービデオ信号に変換する場合のように、互いに
方式を異にするカラービデオ信号の方式変換処理に適用
して好適な方式変換用画像処理装置に関する。

「従来の技術」 互いに方式を異にするカラービデオ信号（例えばNTSC
方式とPAL方式）間では、それらの１画面中の水平走査
線（水平ライン）の数が異なるため、これら間の信号の
変換に際しては、変換元のビデオ信号の水平ライン数の
増減を行なって変換先のビデオ信号の水平ライン数に合
わせねばならないことは勿論、その増減する各ラインに
対して、適切に色信号を付さねばならない。

従来では、このためメモリ容量が大きく、複雑な処理
装置を使用してカラービデオ信号の方式変換処理を行な
っていた。

「発明が解決しようとする課題」 しかし、従来の画像処理装置にあっては、コンポーネ
ントビデオ信号の状態で輝度信号、色差信号Ｒ−Ｙ、色
差信号Ｂ−Ｙの３信号すべてについて同時に変換処理を
行なっているので、これに使用するメモリとしては、容
量の極めて大きいものが必要となり、装置全体が大型化
すると共に、装置全体が高価となる問題点があった。

そこで、この発明は、上記問題点を簡単な構成で解決
した方式変換用画像処理装置を提案したものである。

「課題を解決するための手段」 上述の課題を解決するため、この発明においては、ビ
デオ信号の色差信号が線順次に記憶されるメモリから、
記憶された線順次色差信号を順次読み出すと共に、その
水平走査ラインの所定ライン置きに１ライン前の色差信
号を再度読み出す読み出し制御手段と、常時はメモリか
ら読み出された色差信号が入力され、１水平周期遅延さ
れた遅延信号が得られる遅延回路と、メモリから再度の
色差信号が得られている間、遅延回路から１ライン前の
遅延信号が再度出力するように、メモリからの出力信号
と遅延回路からの出力信号とを、遅延回路の入力側で選
択して入力させるように切り換え操作される切換手段
と、メモリからの読み出し信号と遅延回路からの遅延信
号とが供給され、常時は１水平周期毎に切り換えられ、
再度の信号出力期間はその切換動作が停止されることに
より、メモリから線順次に読み出される色差信号を色差
信号別に分離する切換手段とを有することを特徴とする
ものである。

「作 用」 変換しようとするビデオ信号の色差信号が線順次に記
憶されるメモリ４から色差信号が順次に読み出されると
共に、その水平走査ラインの数ライン置きに１ライン前
の色差信号が再度読み出される手段を有し、１水平周期
遅延された遅延信号が得られる遅延回路13を有し、メモ
リ４から再度の色差信号が得られている間、遅延回路13
からも１ライン前の遅延信号が再度出力される。これに
より、数ライン置きに１ラインが追加されることにな
り、ライン数の変換がされる。

「実 施 例」 続いて、この発明に係る方式変換用画像処理装置の一
例について、第１図および第２図を参照して詳細に説明
する。なお、変換元のカラービデオ信号（例えばNTSCビ
デオ信号）は予め輝度信号、色差信号Ｂ−Ｙ（以下、Ｕ
信号という）および色差信号Ｒ−Ｙ（以下、Ｖ信号とい
う）に分離してある。そして、理解を容易とするため、
Ｕ信号およびＶ信号について、それぞれライン（水平走
査線）順に番号を付して示した。この例では色差信号系
のみを示し、輝度信号系は省略している。なお、以下説
明される切換スイッチは、すべて電子スイッチで構成さ
れる。

第２図Ａに示すパルスPaは、変換元ビデオ信号の水平
周期パルス、すなわち書き込み系の水平同期パルスであ
り、各パルス期間は変換元のビデオ信号の１水平周期
（1H）である。

第２図Ｂに示すＵ信号が入力端子１に入力され、第２
図Ｃに示すＶ信号が入力端子２に入力され、これらの各
信号が切換スイッチ３の固定接点3aと固定接点3bとに供
給される。この切換スイッチ３の可動接点3cは後述する
ところより明らかなように、1H毎に可動接点3aおよび3b
に切り換えられる。

上述した書き込み系水平同期パルスPaは、入力端子５
を通じてフリップフロップ回路６に供給され、これより
第２図Ｄに示すパルスPdが得られ、これにより切換スイ
ッチ３が切換駆動される。すなわちパルスPdの高電位期
間ではＵ信号が選択され、低電位期間ではＶ信号が選択
されて線順次色差信号（第２図Ｅ参照）とされ、メモリ
４の信号入力ポートに入力される。また、これらの信号
の入力時には、それらの信号の尖頭部分に識別信号（例
えばパルスPdと対応する信号）が付され、その後の読み
出し時において、読み出された信号がＵ信号であるかＶ
信号であるかの識別をするために使用される。

このようにして、第２図Ｅに示すように、変換元のビ
デオ信号のＵ信号およびＶ信号が、１ライン（１水平走
査線）毎に交互にメモリ４に記憶される。なお、書き込
み操作の信号系は省略する。

第２図Ｆに示すパルスPfは、変換元ビデオ信号（例え
ばPAL方式ビデオ信号）の水平同期パルス、すなわち読
み出し系水平同期パルスであり、その各パルス間隔は、
変換先ビデオ信号の水平同期期間である。なお、以後の
説明を容易とするため、各周期に対して番号を付した。

このような読み出し系水平同期パルスPfが入力端子７
を通じてインクリメントカウンタ８に入力される。この
カウンタ８からは第２図ＨおよびＬに示すパルスPhおよ
びPlが得られるように構成されている。すなわち、パル
スPhは常時は高電位にあるが、水平同期パルスPfの６周
期毎に１周期だけ低電位（OFF期間とする）となる。パ
ルスPlは常時は低電位にあるが、水平同期パルスPfの６
周期毎に１周期だけ高電位（ON期間とする）となる。OF
F期間はON期間より１周期遅れて生じる。

入力端子７に供給される読み出し系水平同期パルスPf
は、ロウアドレスカウンタ９のカウント端子にも入力さ
れ、上記パルスPhがそのカウント停止端子に入力され、
ロウアドレスカウンタ９はこのパルスPhの入力時にはカ
ウント停止される。

パルスPfおよびPhがロウアドレスカウンタ９に入力さ
れることにより、このロウアドレスカウンタ９はカウン
ト駆動され、これから第２図Ｉに示すロウアドレスパル
スPiが得られてメモリ４に供給される。

メモリ４では、このロウアドレスパルスPiによって指
定されたラインの記憶データが、信号読み出しポートか
ら読み出されることになる。ここでロウアドレスパルス
Piは、最初の４周期はメモリ４内のラインを順次指定す
るが、次の２周期は同一のものを指定することになる。

第２図Ｋにメモリ４から読み出された信号Skが示され
る。すなわちパルスPfの第１周期から第４周期まではU
0,V1,U2,V3の順に、それぞれ１ライン毎に交互にＵ信号
およびＶ信号が読み出され、第５周期でU4信号が読み出
され、第６周期で再びU4信号が読み出される。第７周期
から第10周期まではV5,U6,V7,U8が順次に読み出され、
第11周期と第12周期ではV9信号が読み出される。以下、
同様の動作が繰り返し行なわれる。なお、メモリ４の読
み出し駆動系は省略する。

上述した信号Skは、切換スイッチ10の固定接点10a、
切換スイッチ11の固定接点11bおよび切換スイッチ12の
固定接点12aにそれぞれ供給される。

切換スイッチ10および11は、メモリ４から読み出され
る信号Skの尖頭部分に記憶されている識別信号（第２図
Ｊに示すパルスPjと対応する信号）に基づいて、Ｕ信号
の読み出し状態では共に実線図示状態に切ら換えられ、
Ｖ信号の読み出し状態では共に点線図示状態に切り換え
られる。

切換スイッチ12の可動接点12cは、常時は固定接点12a
に切り換えられているが（実線状態）、カウンタ８から
のパルスPlのON期間で固定接点12bに切り換えられる
（点線状態）。また、可動接点12cに得られる信号は遅
延回路13に入力され、その出力信号は切換スイッチ10の
固定接点10b、切換スイッチ11の固定接点11aおよび切換
スイッチ12の固定接点12bにそれぞれ供給される。この
遅延回路13の遅延時間はパルスPfに関する１周期であ
る。

続いで、この実施例回路の動作を説明する。なお、第
２図ＧおよびＱには、出力端子14および15の出力信号が
示されている。

上述したように、メモリ４から第２図Ｋに示す信号Sk
が読み出され、第５周期、第11周期、第17周期・・・で
スイッチ12が点線状態となるので、遅延回路13には第２
図Ｍに示す信号Smが入力され、この入力時から1H期間遅
れで、第２図Ｎに示す信号Snが得られることになる。

第１周期では、スイッチ10,11は実線状態にあり、出
力端子14には信号Sk中の信号U0が得られ、出力端子15に
は遅延回路13からの遅延信号Ｖ−１が得られる。

第２周期では、スイッチ10,11は点線状態にあり、出
力端子14には遅延回路13からの遅延信号U0が得られ、出
力端子15には信号Sk中の信号V1が得られる。

第３周期では、第１周期と同様状態にあり、出力端子
14には信号Sk中の信号U2が得られ、出力端子15には遅延
回路13からの遅延信号V1が得られる。

第４周期では、第２周期と同様状態にあり、出力端子
14には遅延回路13からの遅延信号U2が得られ、出力端子
15には信号Sk中の信号V3が得られる。

第５周期では、スイッチ10,11は実線状態にあり、出
力端子14には信号Sk中の信号U4が得られ、出力端子15に
は遅延回路13からの遅延信号V3が得られる。同時にこの
第５周期では、パルスPlがON期間となるので、スイッチ
12が点線状態となり、遅延回路13からの遅延信号V3は再
び遅延回路13に入力される。

第６周期では、第５周期に続いてメモリ４から再度信
号U4が読み出され、スイッチ10,11は実線状態にあるの
で、出力端子14には信号U4が得られ、出力端子15には遅
延回路13からの遅延信号V3が得られる。すなわち第６周
期では、第５周期と同様の信号が再度得られることにな
る。

第３図は、この様子を判り易く説明したものであり、
斜めの実線矢印は1Hの時間遅れを示し、斜めの点線矢印
は再度の読み出しを示している。

以上の説明から明らかなように、変換元のビデオ信号
の５ラインに対応して、変換先のビデオ信号では５ライ
ン＋疑似１ラインの６ラインが得られることになる。こ
のようにして、色信号に影響を与えることなく、ライン
すなわち水平走査線を増加させることができる。なお、
ビデオ信号では、垂直方向の信号は互いに相関関係が強
く、特に色信号では１ライン程度同一の信号が使用され
ても実際上問題はない。

第７周期以後は、上述したと同様な動作が繰り返し行
なわれ、結局出力端子14にはＵ信号が得られ、出力端子
15にはＶ信号がそれぞれ連続して得られることになる。

これら出力端子14および15に得られたＵ信号およびＶ
信号は、図示しない系統によって処理された輝度信号と
共に通常周知の処理手段により処理されて変換先のビデ
オ信号に変換される。

また、上述においては、変換元のビデオ信号の５ライ
ンに対して、変換先のビデオ信号のライン数を６とした
が、これに限られるものではなく、変換元と変換先のビ
デオ信号の１画面のライン数の比によって決められるこ
とはいうまでもない。

なお、上述ではラインの増加手段について説明した
が、ラインの削減手段についても同様に構成されている
ので、その説明は省略する。

「発明の効果」 以上のように、この発明によれば、比較的簡単な構成
により、変換元のビデオ信号に対して、変換先のビデオ
信号のラインを増減させることができる。この場合、ラ
イン数の増減に際し、Ｕ信号またはＶ信号あるいはその
両者が決除することがなく、これら信号が所定の出力端
子に連続して得られるので、確実な方式変換を行い得る
効果がある。

また、線順次方式の書き込みおよび読み出し手段を採
用したので、メモリ容量を削減することができ、すなわ
ち小容量のメモリを使用でき、構成を簡素化できる効果
がある。

さらに、小容量のメモリの使用により、装置全体を廉
価に提供できる効果もある。

また、線順次方式に不可欠なラインメモリは、LSI化
した場合に、容易に内蔵できる効果がある。

この場合、わずかな付加回路で容易に実現できる効果
もある。

【図面の簡単な説明】

第１図はこの発明に係る画像処理装置の一例を示す回路
図、第２図はその動作を説明するためのタイムチャー
ト、第３図は動作の簡単な説明図である。 ４……メモリ ８……インクリメントカウンタ ９……ロウアドレスカウンタ 13……１水平期間の遅延回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ビデオ信号の色差信号が線順次に記憶され
   るメモリから、記憶された線順次色差信号を順次読み出
   すと共に、その水平走査ラインの所定ライン置きに１ラ
   イン前の色差信号を再度読み出す読み出し制御手段と、 常時は上記メモリから読み出された色差信号が入力さ
   れ、１水平周期遅延された遅延信号が得られる遅延回路
   と、 上記メモリから再度の色差信号が得られている間、上記
   遅延回路から１ライン前の遅延信号が再度出力するよう
   に、上記メモリからの出力信号と遅延回路からの出力信
   号とを、上記遅延回路の入力側で選択して入力させるよ
   うに切り換え操作される切換手段と、 上記メモリからの読み出し信号と上記遅延回路からの遅
   延信号とが供給され、常時は１水平周期毎に切り換えら
   れ、上記再度の信号出力期間はその切換動作が停止され
   ることにより、上記メモリから線順次に読み出される色
   差信号を色差信号別に分離する切換手段とを有すること
   を特徴とする方式変換用画像処理装置。