JP2572507Y2 - 電源の入力周波数同期回路 - Google Patents
電源の入力周波数同期回路Info
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- JP2572507Y2 JP2572507Y2 JP1992038689U JP3868992U JP2572507Y2 JP 2572507 Y2 JP2572507 Y2 JP 2572507Y2 JP 1992038689 U JP1992038689 U JP 1992038689U JP 3868992 U JP3868992 U JP 3868992U JP 2572507 Y2 JP2572507 Y2 JP 2572507Y2
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Description
【０００１】
【産業上の利用分野】本考案はスイッチング電源装置な
どにもちいられる電源の入力周波数同期回路に係り、特
に突入電流制限回路を有する電源における改良に関す
る。
どにもちいられる電源の入力周波数同期回路に係り、特
に突入電流制限回路を有する電源における改良に関す
る。
【０００２】
【従来の技術】本出願人は、例えば実開平３−１１１０
２８号公報等でＡＣ周波数に同期するパルス信号を生成
する回路を提案している。このような回路では、一次側
ＡＣラインにカレントトランスを用いて入力電流を検出
すると共にスイッチング電源の一次側と二次側との絶縁
を取っている。そして二次側に伝達された波形を用いて
ＡＣ入力周波数に同期したパルス出力を生成している。
２８号公報等でＡＣ周波数に同期するパルス信号を生成
する回路を提案している。このような回路では、一次側
ＡＣラインにカレントトランスを用いて入力電流を検出
すると共にスイッチング電源の一次側と二次側との絶縁
を取っている。そして二次側に伝達された波形を用いて
ＡＣ入力周波数に同期したパルス出力を生成している。
【０００３】
【考案が解決しようとする課題】しかしながら、パルス
トランスを用いるとプリント基板上での部品占有面積が
増大するので、低コスト化の要請に対して充分には応え
ていない。他方、商用電源を入力に用いる場合に、電源
投入時に過大な電流が流れるのを防止するために突入電
流制限回路を用いることは、例えば実開平３−１６８９
号公報に開示されているように周知である。このような
突入電流制限回路を有するスイッチング電源において、
トライアックを用いるのが一般的であるが、このトライ
アックと均等な動作をするものとしてＦＥＴが知られて
いる。このＦＥＴによりＡＣ入力周波数に同期したパル
ス出力を得れば効率的である。
トランスを用いるとプリント基板上での部品占有面積が
増大するので、低コスト化の要請に対して充分には応え
ていない。他方、商用電源を入力に用いる場合に、電源
投入時に過大な電流が流れるのを防止するために突入電
流制限回路を用いることは、例えば実開平３−１６８９
号公報に開示されているように周知である。このような
突入電流制限回路を有するスイッチング電源において、
トライアックを用いるのが一般的であるが、このトライ
アックと均等な動作をするものとしてＦＥＴが知られて
いる。このＦＥＴによりＡＣ入力周波数に同期したパル
ス出力を得れば効率的である。
【０００４】本考案はこのような課題を解決したもの
で、突入電流制限回路を有するスイッチング電源におい
てＡＣ入力周波数に同期したパルス出力を低コストで得
られる電源の入力周波数同期回路を提供することを目的
とする。
で、突入電流制限回路を有するスイッチング電源におい
てＡＣ入力周波数に同期したパルス出力を低コストで得
られる電源の入力周波数同期回路を提供することを目的
とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
る本考案は、交流電流を整流平滑化してトランスの一次
巻線に印加し、この一次巻線に流れる電流をスイッチン
グ素子によりオンオフし、当該トランスの二次巻線に誘
起されるスイッチング信号を整流平滑化して負荷側に供
給するコンバータ部１０と、このコンバータ部の出力電
圧を所定の基準電圧と比較して誤差信号を求め、この誤
差信号を小さくする方向に前記スイッチング素子に制御
信号をおくる出力電圧安定化回路２０と、このコンバー
タ部の交流電流入力側に設けられた、当該コンバータ部
と交流電流との接続を開閉するＦＥＴと、当該ＦＥＴを
オンするタイミングを、前記コンバータ部に交流電流が
投入されるタイミングに比較して遅延させる突入電流制
限回路３０とを有する電源において、次の構成としたも
のである。
る本考案は、交流電流を整流平滑化してトランスの一次
巻線に印加し、この一次巻線に流れる電流をスイッチン
グ素子によりオンオフし、当該トランスの二次巻線に誘
起されるスイッチング信号を整流平滑化して負荷側に供
給するコンバータ部１０と、このコンバータ部の出力電
圧を所定の基準電圧と比較して誤差信号を求め、この誤
差信号を小さくする方向に前記スイッチング素子に制御
信号をおくる出力電圧安定化回路２０と、このコンバー
タ部の交流電流入力側に設けられた、当該コンバータ部
と交流電流との接続を開閉するＦＥＴと、当該ＦＥＴを
オンするタイミングを、前記コンバータ部に交流電流が
投入されるタイミングに比較して遅延させる突入電流制
限回路３０とを有する電源において、次の構成としたも
のである。
【０００６】即ち、前記ＦＥＴは当該ＦＥＴに流れる電
流を検出する端子を有すると共に、このＦＥＴの電流検
出信号端子の出力信号を入力して、負荷側にパルス信号
を出力するパルス回路４０とを具備することを特徴とし
ている。
流を検出する端子を有すると共に、このＦＥＴの電流検
出信号端子の出力信号を入力して、負荷側にパルス信号
を出力するパルス回路４０とを具備することを特徴とし
ている。
【０００７】
【作用】ＦＥＴは元来突入電流を制限するために設けら
れたもので、突入電流制限回路により開閉されている。
このＦＥＴに電流検出端子を有するものを用いると、交
流電流波形に対応した信号が得られるから、パルス回路
でパルス化することにより入力周波数に同期したパルス
信号が得られる。
れたもので、突入電流制限回路により開閉されている。
このＦＥＴに電流検出端子を有するものを用いると、交
流電流波形に対応した信号が得られるから、パルス回路
でパルス化することにより入力周波数に同期したパルス
信号が得られる。
【０００８】
【実施例】以下図面を用いて、本考案を説明する。図１
は本考案の一実施例を示す構成ブロック図である。図に
おいて、コンバータ部１０は一般的なスイッチング電源
回路であって、商用の交流電流をダイオードブリッジＤ
Ｂで整流し、コンデンサＣ１で平滑化して直流化した電
力を入力している。トランスの一次巻線ｎ１はコンデン
サＣ１と接続されており、コモン側に挿入されたトラン
ジスタ等のスイッチング素子Ｑ１により流れる電流がオ
ンオフされている。するとトランスの二次巻線ｎ２にス
イッチング信号が誘起されるので、ダイオードＤ１，Ｄ
２で整流し、チョークコイルＬで高周波数成分を除去し
て出力コンデンサＣ２で平滑化して、出力電圧Ｖoutで
負荷側に供給している。
は本考案の一実施例を示す構成ブロック図である。図に
おいて、コンバータ部１０は一般的なスイッチング電源
回路であって、商用の交流電流をダイオードブリッジＤ
Ｂで整流し、コンデンサＣ１で平滑化して直流化した電
力を入力している。トランスの一次巻線ｎ１はコンデン
サＣ１と接続されており、コモン側に挿入されたトラン
ジスタ等のスイッチング素子Ｑ１により流れる電流がオ
ンオフされている。するとトランスの二次巻線ｎ２にス
イッチング信号が誘起されるので、ダイオードＤ１，Ｄ
２で整流し、チョークコイルＬで高周波数成分を除去し
て出力コンデンサＣ２で平滑化して、出力電圧Ｖoutで
負荷側に供給している。
【０００９】出力電圧安定化回路２０はコンバータ部１
０の出力電圧Ｖoutを一定値に保持するものである。分
圧抵抗Ｒ１，Ｒ２はコンデンサＣ２と並列に接続された
もので、出力電圧Ｖoutをレベル変換している。誤差ア
ンプ２１は分圧抵抗Ｒ１，Ｒ２はの分圧した出力電圧を
基準電圧Ｖrefと比較して誤差信号を出力している。フ
ォトカプラ２２は誤差信号を伝送するもので、トランス
の一次側と二次側との絶縁を確保するために設けられて
いる。パルス幅制御回路２３は、フォトカプラ２２を介
して送られた誤差信号が小さくなる方向の制御信号をス
イッチング素子Ｑ１に対して送っている。
０の出力電圧Ｖoutを一定値に保持するものである。分
圧抵抗Ｒ１，Ｒ２はコンデンサＣ２と並列に接続された
もので、出力電圧Ｖoutをレベル変換している。誤差ア
ンプ２１は分圧抵抗Ｒ１，Ｒ２はの分圧した出力電圧を
基準電圧Ｖrefと比較して誤差信号を出力している。フ
ォトカプラ２２は誤差信号を伝送するもので、トランス
の一次側と二次側との絶縁を確保するために設けられて
いる。パルス幅制御回路２３は、フォトカプラ２２を介
して送られた誤差信号が小さくなる方向の制御信号をス
イッチング素子Ｑ１に対して送っている。
【００１０】突入電流制限回路３０は、コンバータ部１
０をオンする際に交流電源より過大な電流が供給される
のを防止する回路で、コンデンサＣ１に充分蓄電された
後でコンバータ部１０の動作開始を許す。電流センス内
蔵ＦＥＴはダイオードブリッジＤＢとコンデンサＣ１の
間に挿入されたもので、制御信号に従って開閉すること
により、交流電源とコンバータ部１０との接続を行う。
パルス回路４０は電流センス内蔵ＦＥＴの電流検出信号
を入力してパルス信号Ｖopを出力するもので、ここでは
一次側と二次側を絶縁するためにフォトカプラを用いて
いる。
０をオンする際に交流電源より過大な電流が供給される
のを防止する回路で、コンデンサＣ１に充分蓄電された
後でコンバータ部１０の動作開始を許す。電流センス内
蔵ＦＥＴはダイオードブリッジＤＢとコンデンサＣ１の
間に挿入されたもので、制御信号に従って開閉すること
により、交流電源とコンバータ部１０との接続を行う。
パルス回路４０は電流センス内蔵ＦＥＴの電流検出信号
を入力してパルス信号Ｖopを出力するもので、ここでは
一次側と二次側を絶縁するためにフォトカプラを用いて
いる。
【００１１】図２は電流検出回路３０を具体的に説明す
る図である。補助巻線ｎ３は一次巻線ｎ１のスイッチン
グにより誘起される信号を取り出すもので、ダイオード
Ｄ３とコンデンサＤ３によりこのスイッチング信号を清
流平滑化してコンバータ動作信号Ｖ３を生成している。
コンデンサＣ３に対して、ダイオードＤ４とコンデンサ
Ｃ４で補助電源電圧Ｖccを生成してパルス幅制御回路２
３の電源端子に送っている。起動抵抗Ｒ３はコンバータ
部１０がスイッチング動作を開始する前に、パルス幅制
御回路２３の動作用電力を供給するもので、コンデンサ
Ｃ１とパルス幅制御回路２３の電源端子とを接続してい
る。電流制限抵抗Ｒ４はコンバータ動作信号Ｖ３をＦＥ
Ｔのゲート端子Ｇに送るものであり、帰還抵抗Ｒ５はＦ
ＥＴのゲート端子Ｇとソース端子Ｓとを接続している。
電流制限抵抗Ｒ６はＦＥＴのドレイン端子Ｄとソース端
子Ｓとを接続するもので、ＦＥＴがオフ状態であるとき
コンデンサＣ１に蓄電するための電流を流すと共に、過
大な電流が流れるのを防止するためヒューズＦが直列に
挿入されている。端子Ｋ，Ｃは両端に入力電流に比例し
た電流検出信号Ｖcsを発生するもので、このような端子
を有するものとしてはモトローラ製の型式名ＭＴＰ５０
Ｎ０５Ｍなど数種類の素子が知られている。
る図である。補助巻線ｎ３は一次巻線ｎ１のスイッチン
グにより誘起される信号を取り出すもので、ダイオード
Ｄ３とコンデンサＤ３によりこのスイッチング信号を清
流平滑化してコンバータ動作信号Ｖ３を生成している。
コンデンサＣ３に対して、ダイオードＤ４とコンデンサ
Ｃ４で補助電源電圧Ｖccを生成してパルス幅制御回路２
３の電源端子に送っている。起動抵抗Ｒ３はコンバータ
部１０がスイッチング動作を開始する前に、パルス幅制
御回路２３の動作用電力を供給するもので、コンデンサ
Ｃ１とパルス幅制御回路２３の電源端子とを接続してい
る。電流制限抵抗Ｒ４はコンバータ動作信号Ｖ３をＦＥ
Ｔのゲート端子Ｇに送るものであり、帰還抵抗Ｒ５はＦ
ＥＴのゲート端子Ｇとソース端子Ｓとを接続している。
電流制限抵抗Ｒ６はＦＥＴのドレイン端子Ｄとソース端
子Ｓとを接続するもので、ＦＥＴがオフ状態であるとき
コンデンサＣ１に蓄電するための電流を流すと共に、過
大な電流が流れるのを防止するためヒューズＦが直列に
挿入されている。端子Ｋ，Ｃは両端に入力電流に比例し
た電流検出信号Ｖcsを発生するもので、このような端子
を有するものとしてはモトローラ製の型式名ＭＴＰ５０
Ｎ０５Ｍなど数種類の素子が知られている。
【００１２】このように構成された装置の動作を次に説
明する。図３はコンバータ部オン時の過渡状態波形図
で、（Ａ）は補助電源電圧Ｖcc、（Ｂ）はコンバータ動
作信号Ｖ３並びにＦＥＴのゲート端子Ｇとソース端子Ｓ
間の電圧ＶGS、（Ｃ）は突入電流、（Ｄ）は電流検出信
号Ｖcs、（Ｅ）はパルス信号Ｖop、（Ｆ）は入力される
交流電流Ｖinである。電源が投入されると、一次突入電
流Ｖin／Ｒ６が発生すると共に、補助電源電圧Ｖccが徐
々に増大していく。この時点ではまだＦＥＴがオフ状態
なのでコンバータ部１０は停止しており、パルス信号Ｖ
opは負荷側には送られていない。補助電源電圧Ｖccがあ
る程度上昇すると、突入電流制限回路３０によりＦＥＴ
がオンすると共に、コンバータ部１０が動作を開始す
る。すると二次突入電流が発生すると共に、パルス信号
Ｖopも負荷側に送られる。
明する。図３はコンバータ部オン時の過渡状態波形図
で、（Ａ）は補助電源電圧Ｖcc、（Ｂ）はコンバータ動
作信号Ｖ３並びにＦＥＴのゲート端子Ｇとソース端子Ｓ
間の電圧ＶGS、（Ｃ）は突入電流、（Ｄ）は電流検出信
号Ｖcs、（Ｅ）はパルス信号Ｖop、（Ｆ）は入力される
交流電流Ｖinである。電源が投入されると、一次突入電
流Ｖin／Ｒ６が発生すると共に、補助電源電圧Ｖccが徐
々に増大していく。この時点ではまだＦＥＴがオフ状態
なのでコンバータ部１０は停止しており、パルス信号Ｖ
opは負荷側には送られていない。補助電源電圧Ｖccがあ
る程度上昇すると、突入電流制限回路３０によりＦＥＴ
がオンすると共に、コンバータ部１０が動作を開始す
る。すると二次突入電流が発生すると共に、パルス信号
Ｖopも負荷側に送られる。
【００１３】
【考案の効果】以上説明したように、本考案によれば突
入電流制限用のＦＥＴにＡＣ入力周波数検出用のパルス
信号を発生させる機能を兼用させているので、省スペー
ス化によるコスト低減が行えるという実用上の効果があ
る。
入電流制限用のＦＥＴにＡＣ入力周波数検出用のパルス
信号を発生させる機能を兼用させているので、省スペー
ス化によるコスト低減が行えるという実用上の効果があ
る。
【図１】本考案の一実施例を示す構成ブロック図であ
る。
る。
【図２】電流検出回路３０を具体的に説明する図であ
る。
る。
【図３】コンバータ部オン時の過渡状態波形図である。
１０…コンバータ部 ２０…出力電圧安定化回路 ３０…突入電流制限回路 ４０…パルス回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/00 - 3/44 H02M 7/00 - 7/40
Claims (1)
- 【請求項１】交流電流を整流平滑化してトランスの一次
巻線に印加し、この一次巻線に流れる電流をスイッチン
グ素子によりオンオフし、当該トランスの二次巻線に誘
起されるスイッチング信号を整流平滑化して負荷側に供
給するコンバータ部１０と、 このコンバータ部の出力電圧を所定の基準電圧と比較し
て誤差信号を求め、この誤差信号を小さくする方向に前
記スイッチング素子に制御信号をおくる出力電圧安定化
回路２０と、 このコンバータ部の交流電流入力側に設けられた、当該
コンバータ部と交流電流との接続を開閉するＦＥＴと、 当該ＦＥＴをオンするタイミングを、前記コンバータ部
に交流電流が投入されるタイミングに比較して遅延させ
る突入電流制限回路３０と、 を有する電源において、 前記ＦＥＴは当該ＦＥＴに流れる電流を検出する端子を
有すると共に、 このＦＥＴの電流検出信号端子の出力信号を入力して、
負荷側にパルス信号を出力するパルス回路４０と、 を具備することを特徴とする電源の入力周波数同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992038689U JP2572507Y2 (ja) | 1992-06-08 | 1992-06-08 | 電源の入力周波数同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992038689U JP2572507Y2 (ja) | 1992-06-08 | 1992-06-08 | 電源の入力周波数同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH062992U JPH062992U (ja) | 1994-01-14 |
| JP2572507Y2 true JP2572507Y2 (ja) | 1998-05-25 |
Family
ID=12532271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992038689U Expired - Fee Related JP2572507Y2 (ja) | 1992-06-08 | 1992-06-08 | 電源の入力周波数同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572507Y2 (ja) |
-
1992
- 1992-06-08 JP JP1992038689U patent/JP2572507Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH062992U (ja) | 1994-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980203 |
|
| LAPS | Cancellation because of no payment of annual fees |