JP3448176B2 - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JP3448176B2 JP3448176B2 JP35345596A JP35345596A JP3448176B2 JP 3448176 B2 JP3448176 B2 JP 3448176B2 JP 35345596 A JP35345596 A JP 35345596A JP 35345596 A JP35345596 A JP 35345596A JP 3448176 B2 JP3448176 B2 JP 3448176B2
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- JP
- Japan
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- switch element
- load
- circuit
- converter
- impedance
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Description
【０００１】
【発明の属する技術分野】本発明は、１次２次絶縁型Ｄ
Ｃ−ＤＣコンバータの検出回路電源確保の技術に関す
る。
Ｃ−ＤＣコンバータの検出回路電源確保の技術に関す
る。
【０００２】
【従来の技術】図１は、従来のＤＣ−ＤＣコンバータの
ブロック図である。１次、２次絶縁型であるため検出回
路の信号は、ホトカプラＨを介して絶縁して制御回路に
送られている。 （２） このため、検出回路の電源は主トランスＴの３次側から
取っている。
ブロック図である。１次、２次絶縁型であるため検出回
路の信号は、ホトカプラＨを介して絶縁して制御回路に
送られている。 （２） このため、検出回路の電源は主トランスＴの３次側から
取っている。
【０００３】すなわち、主トランスの３次巻線より整流
して電源を取っているが、出力電圧低下時も制御する必
要があるため、負荷と直列に設けたインピーダンスＲ１
の両端電圧も並列に取るように構成されている。
して電源を取っているが、出力電圧低下時も制御する必
要があるため、負荷と直列に設けたインピーダンスＲ１
の両端電圧も並列に取るように構成されている。
【０００４】したがって、定格電流時の電流制御モード
では、トランスＴの３次巻線電圧が確立しているので、
３次巻線より取っている。しかし、負荷が重くなる過電
流制御モードでは、３次巻線の電圧も低下するので制御
電圧を確保できない。
では、トランスＴの３次巻線電圧が確立しているので、
３次巻線より取っている。しかし、負荷が重くなる過電
流制御モードでは、３次巻線の電圧も低下するので制御
電圧を確保できない。
【０００５】そこで、このモードの時はインピーダンス
Ｒ１に発生した電圧を取り出し、ダイオードＤ２を通し
て供給する。
Ｒ１に発生した電圧を取り出し、ダイオードＤ２を通し
て供給する。
【０００６】
【発明が解決しようとする課題】しかしこの方法の欠点
は、負荷に直列にインピーダンスＲ１が接続されている
ため、負荷電流が流れるとインピーダンスＲ１により損
失が発生されてしまうことである。しかも負荷が重くな
るほど検出回路の電源電圧は低下してしまう。
は、負荷に直列にインピーダンスＲ１が接続されている
ため、負荷電流が流れるとインピーダンスＲ１により損
失が発生されてしまうことである。しかも負荷が重くな
るほど検出回路の電源電圧は低下してしまう。
【０００７】本発明は、このような欠点を解決するため
になされたものであり、負荷が重い時のみインピーダン
スＲ１より電源を取り、定常電流モード時はトランスＴ
の３次巻線より電源を取って、インピーダンスＲ１には
負荷電流を流さない様にし、損失を防ぐ事を目的とする
ものである。
になされたものであり、負荷が重い時のみインピーダン
スＲ１より電源を取り、定常電流モード時はトランスＴ
の３次巻線より電源を取って、インピーダンスＲ１には
負荷電流を流さない様にし、損失を防ぐ事を目的とする
ものである。
【０００８】本発明は、直流電源に直列接続された主ト
ランスの１次巻線と主スイッチ素子からなるスイッチン
グ回路と、エネルギーを前記主トランスの２次巻線より
整流平滑して負荷に供給する整流平滑回路と、前記主ス
イッチ素子を制御する制御回路と、前記主トランスの３
次巻線より整流回路をとおして、電源を取る出力電圧検
出部及び出力電流検出部からなるＤＣ−ＤＣコンバータ
に於いて、前記整流平滑回路の出力に、負荷と直列にイ
ンピーダンスを接続し、かつ前記負荷と並列に、通常時
はオンの第２のスイッチ素子と電圧検出部の直列回路を
並列に接続し、前記負荷が重くなり、出力電圧が低下す
ると前記電圧検出部がそれを検出して、前記第２のスイ
ッチ素子がにオフする事を特徴とする。
ランスの１次巻線と主スイッチ素子からなるスイッチン
グ回路と、エネルギーを前記主トランスの２次巻線より
整流平滑して負荷に供給する整流平滑回路と、前記主ス
イッチ素子を制御する制御回路と、前記主トランスの３
次巻線より整流回路をとおして、電源を取る出力電圧検
出部及び出力電流検出部からなるＤＣ−ＤＣコンバータ
に於いて、前記整流平滑回路の出力に、負荷と直列にイ
ンピーダンスを接続し、かつ前記負荷と並列に、通常時
はオンの第２のスイッチ素子と電圧検出部の直列回路を
並列に接続し、前記負荷が重くなり、出力電圧が低下す
ると前記電圧検出部がそれを検出して、前記第２のスイ
ッチ素子がにオフする事を特徴とする。
【０００９】尚、第２のスイッチ素子は出力電圧低下時
にオフするようにし、また、第２のスイッチ素子はＦＥ
Ｔである事が好ましい。
にオフするようにし、また、第２のスイッチ素子はＦＥ
Ｔである事が好ましい。
【００１０】
【実施の形態】図２は、本発明の第一の実施例である。
この実施例においては、従来技術と同様に、検出回路の
電源はトランスＴの３次巻線及びインピーダンスＲ１か
ら取っている。本発明に関わる部分は、インピーダンス
Ｒ１と並列に第２のスイッチ素子Ｑ２、例えばＦＥＴを
並列に接続している事である。
この実施例においては、従来技術と同様に、検出回路の
電源はトランスＴの３次巻線及びインピーダンスＲ１か
ら取っている。本発明に関わる部分は、インピーダンス
Ｒ１と並列に第２のスイッチ素子Ｑ２、例えばＦＥＴを
並列に接続している事である。
【００１１】そして、第２のスイッチ素子Ｑ２を制御す
るための電圧検出部Ａは出力端子より取り、出力電圧が
低下したときに第２のスイッチ素子Ｑ２がオフする様に
してある。
るための電圧検出部Ａは出力端子より取り、出力電圧が
低下したときに第２のスイッチ素子Ｑ２がオフする様に
してある。
【００１２】これにより、出力電圧が低下したときのみ
インピーダンスＲ１の電圧を検出回路に供給し、定常電
流モードにおいては、インピーダンスＲ１は第２のスイ
ッチ素子Ｑ２で短絡されているので、インピーダンスに
よる熱ロスは発生しない。
インピーダンスＲ１の電圧を検出回路に供給し、定常電
流モードにおいては、インピーダンスＲ１は第２のスイ
ッチ素子Ｑ２で短絡されているので、インピーダンスに
よる熱ロスは発生しない。
【００１３】尚、ダイオードＤ１及びＤ２は、各電源相
互間に電流の流れ込みがないようにするブロッキングダ
イオードである。
互間に電流の流れ込みがないようにするブロッキングダ
イオードである。
【００１４】
（４）
また、スイッチ素子Ｑ２をＦＥＴにすれば、トランスＴ
１の２次側の整流回路と第２のスイッチ素子Ｑ２を同期
整流させる事ができる。
１の２次側の整流回路と第２のスイッチ素子Ｑ２を同期
整流させる事ができる。
【００１５】図３は、本発明の第二の実施例である。こ
の場合は、第２のスイッチ素子Ｑ２を制御するための電
圧検出部Ｂは、トランスＴ１の３次巻線を整流した後よ
り取っている。
の場合は、第２のスイッチ素子Ｑ２を制御するための電
圧検出部Ｂは、トランスＴ１の３次巻線を整流した後よ
り取っている。
【００１６】この実施例の場合も、過負荷によって出力
電圧が低下するとトランスＴ１の３次巻線電圧も低下す
るので、過負荷時のみスイッチ素子Ｑ２はオフになる。
したがって、検出回路電源は出力電圧低下時のみインピ
ーダンスＲ１から供給され、定常時はインピーダンスＲ
１は短絡されているので熱ロスは発生しない。
電圧が低下するとトランスＴ１の３次巻線電圧も低下す
るので、過負荷時のみスイッチ素子Ｑ２はオフになる。
したがって、検出回路電源は出力電圧低下時のみインピ
ーダンスＲ１から供給され、定常時はインピーダンスＲ
１は短絡されているので熱ロスは発生しない。
【００１７】
【発明の効果】本発明により、定常モード、過負荷モー
ド共に検出回路の電源は確保され、しかも電源供給のた
めに熱ロスが発生しないＤＣ−ＤＣコンバータを得るこ
とができる。
ド共に検出回路の電源は確保され、しかも電源供給のた
めに熱ロスが発生しないＤＣ−ＤＣコンバータを得るこ
とができる。
【図１】従来のＤＣ−ＤＣコンバータのブロック回路
図。
図。
【図２】本発明第一の実施例のＤＣ−ＤＣコンバータの
ブロック回路図。
ブロック回路図。
【図３】本発明第二の実施例のＤＣ−ＤＣコンバータの
ブロック回路図。
ブロック回路図。
Ｑ１ 主スイッチ素子
Ｑ２ 第２のスイッチ素子
Ｄ１、Ｄ２ ブロッキングダイオード
Ｈ ホトカプラ
（５）
Ｔ トランス
Claims (2)
- 【請求項１】 直流電源に直列接続された主トランスの
１次巻線と主スイッチ素子からなるスイッチング回路
と、エネルギーを前記主トランスの２次巻線より整流平
滑して負荷に供給する整流平滑回路と、前記主スイッチ
素子を制御する制御回路と、前記主トランスの３次巻線
より整流回路をとおして、電源を取る出力電圧検出部及
び出力電流検出部からなるＤＣ−ＤＣコンバータに於い
て、 前記整流平滑回路の出力に、負荷と直列にインピーダン
スを接続し、かつ前記負荷と並列に、通常時はオンの第
２のスイッチ素子と電圧検出部の直列回路を並列に接続
し、前記負荷が重くなり、出力電圧が低下すると前記電
圧検出部がそれを検出して、前記第２のスイッチ素子が
にオフする事を特徴とするＤＣ−ＤＣコンバータ。 - 【請求項２】 請求項１記載のＤＣ−ＤＣコンバータに
於いて、前記第２のスイッチ素子はＦＥＴである事を特
徴とするＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35345596A JP3448176B2 (ja) | 1996-12-17 | 1996-12-17 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35345596A JP3448176B2 (ja) | 1996-12-17 | 1996-12-17 | Ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178774A JPH10178774A (ja) | 1998-06-30 |
| JP3448176B2 true JP3448176B2 (ja) | 2003-09-16 |
Family
ID=18430971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35345596A Expired - Fee Related JP3448176B2 (ja) | 1996-12-17 | 1996-12-17 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3448176B2 (ja) |
-
1996
- 1996-12-17 JP JP35345596A patent/JP3448176B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10178774A (ja) | 1998-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070704 Year of fee payment: 4 |
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