JP2565195B2 - Chopper type comparator - Google Patents
Chopper type comparatorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ADコンバータ等に用いられるチョッパ型コ
ンパレータに関する。The present invention relates to a chopper type comparator used in an AD converter or the like.
本発明はチョッパ型コンパレータに関し、反転駆動さ
れる２組の回路を設けることによって高感度の良好なコ
ンパレートを行なえるようにするものである。The present invention relates to a chopper type comparator, which is provided with two sets of circuits which are driven in reverse so that a high sensitivity and good comparator can be performed.
チョッパ型コンパレータは第５図に示すように構成さ
れる。図において信号電位Vsの供給される端子（41）と
参照電位Vrの供給される端子（43）とが切換スイッチ
（44）を通じてコンデンサ（45）の一端に接続される。
このコンデンサ（45）の他端がインバータアンプ（46）
の入力に接続されると共にこのアンプ（46）の入出力間
が断続スイッチ（47）を通じて接続され、このアンプ
（46）の出力がコンデンサ（48）の一端に接続される。
このコンデンサ（48）の他端がインバータアンプ（49）
の入力に接続されると共にこのアンプ（49）の入出力間
が断続スイッチ（50）を通じて接続され、このアンプ
（49）の出力からインバータアンプ（51）を通じて出力
端子（52）が導出される。The chopper type comparator is constructed as shown in FIG. In the figure, a terminal (41) to which a signal potential Vs is supplied and a terminal (43) to which a reference potential Vr is supplied are connected to one end of a capacitor (45) through a changeover switch (44).
The other end of this capacitor (45) is the inverter amplifier (46)
Of the amplifier (46), the input and output of the amplifier (46) are connected through an intermittent switch (47), and the output of the amplifier (46) is connected to one end of a capacitor (48).
The other end of this capacitor (48) is the inverter amplifier (49)
Of the amplifier (49) and the input and output of the amplifier (49) are connected through an intermittent switch (50), and an output terminal (52) is derived from the output of the amplifier (49) through an inverter amplifier (51).
そしてこの回路においてスイッチ（44）がクロック信
号φ，の位相で交互に切換制御されると共に、スイッ
チ（47）（50）がクロック信号の位相でオン駆動され
る。これによってクロック信号の位相で参照電位Vrが
回路に供給され、この電位で安定するようにコンデンサ
（45）（48）に充電が行われる。そして次にクロック信
号φの位相でスイッチ（44）が切換られ、（47）（50）
がオフされると、端子（41）からの信号電位Vsが参照電
位Vrより少しでも高いときはアンプ（46）の出力が低電
位になり、アンプ（49）の出力が高電位になって出力端
子（52）に低電位が出力される。また信号電位Vsが参照
電位Vrより少しでも低いときは出力端子（52）に高電位
が出力される。In this circuit, the switch (44) is alternately switched and controlled in the phase of the clock signal φ, and the switches (47) and (50) are driven on in the phase of the clock signal. As a result, the reference potential Vr is supplied to the circuit in the phase of the clock signal, and the capacitors (45) (48) are charged so as to be stable at this potential. Then, the switch (44) is switched according to the phase of the clock signal φ, and (47) (50)
When is turned off, the output of the amplifier (46) becomes low potential and the output of the amplifier (49) becomes high potential when the signal potential Vs from the terminal (41) is slightly higher than the reference potential Vr. Low potential is output to the terminal (52). When the signal potential Vs is even lower than the reference potential Vr, a high potential is output to the output terminal (52).
ところがこの装置において、装置をいわゆるフラッシ
ュ型のADコンバータに適用しようとすると、例えば８ビ
ットのデジタル信号を得るためには上述の装置を255個
並列に設ける必要があり、その場合に、入力信号の最大
振幅を1Vとすると各コンパレータの感度は4mV程度が要
求されることになる。However, in this device, if the device is applied to a so-called flash type AD converter, for example, in order to obtain an 8-bit digital signal, it is necessary to provide 255 above-mentioned devices in parallel. If the maximum amplitude is 1V, the sensitivity of each comparator is required to be about 4mV.
ところがこのような微小な入力から例えば論理レベル
のコンパレート出力を得ようとする場合に、例えば所望
の利得を得るためにインバータアンプ（46）（49）の段
数を多くするとインバータアンプによる絶対遅延時間が
大きくなるためにスイッチ（47）（50）の断続にそれぞ
れ異なるタイミングを用いる必要が生じる。このためタ
イミングクロックの発生回路が複雑となったり、複雑な
クロック信号に起因するノイズが発生するおそれがあっ
た。However, when trying to obtain a logical level comparator output from such a minute input, for example, if the number of stages of the inverter amplifiers (46) (49) is increased to obtain a desired gain, the absolute delay time by the inverter amplifier is increased. Therefore, it becomes necessary to use different timings for switching the switches (47) and (50). Therefore, the timing clock generation circuit may be complicated, or noise may be generated due to the complicated clock signal.
以上述べたように、従来の技術では所望の出力を得る
ために複雑なタイミングクロックが必要となり、それに
よるノイズが発生するおそれがあるなどの問題点があっ
た。As described above, the conventional technique has a problem in that a complicated timing clock is required to obtain a desired output, which may cause noise.
本発明は、参照電位端子（３）と信号電位端子（１）
とを第１及び第２の切換スイッチ（4a）（4b）を介して
それぞれ第１及び第２のカップリングコンデンサ（6a）
（6b）の一端を参照電位（Vr）及び信号電位（Vs）に設
定する一方で、上記第１及び第２のカップリングコンデ
ンサの他端を、それぞれ第１及び第２のインバータ（7
a）（7b）の入力端子に接続し、上記第１及び第２のイ
ンバータの入力端子と出力端子をそれぞれ第１及び第２
の断続スイッチ（8a）（8b）を通じて接続することによ
り、上記第１及び第２のカップリングコンデンサの他端
をプリチャージし、次いで上記第１及び第２の断続スイ
ッチを開放するとともに、上記信号電位端子と上記参照
電位端子とを第１及び第２の切換スイッチを介してそれ
ぞれ第１及び第２のカップリングコンデンサの一端を参
照電位（Vr）及び信号電位（Vs）に設定することによ
り、上記第１及び第２のインバータの入力端子にそれぞ
れ第１及び第２の初期電圧（Vs−Vr）及び（Vr−Vs）を
印加し、次いで上記第１のインバータの出力端子を第３
の断続スイッチ（9a）を閉じることにより、上記第１の
初期電圧を反転増幅して第２のインバータの入力端子に
供給するとともに、上記第２のインバータの出力端子を
第４の断続スイッチ（9b）を閉じることにより、上記第
２の初期電圧を反転増幅して第１のインバータの入力端
子に供給することにより、上記第１及び第２のインバー
タがそれぞれ上記第２及び第１のインバータにより増幅
された信号をそれぞれ上記第１及び第２のインバータの
入力端子に正帰還させることにより、それぞれ上記第１
及び第２のインバータの出力端子に、上記信号電位の上
記参照電位に対する比較出力信号、及びその反転信号を
得ることを特徴とするチョッパ型コンパレータである。The present invention includes a reference potential terminal (3) and a signal potential terminal (1).
And via the first and second changeover switches (4a) and (4b), respectively, the first and second coupling capacitors (6a)
One end of (6b) is set to the reference potential (Vr) and the signal potential (Vs), while the other ends of the first and second coupling capacitors are respectively connected to the first and second inverters (7
a) It is connected to the input terminal of (7b), and the input terminal and the output terminal of the first and second inverters are respectively the first and second terminals.
The other ends of the first and second coupling capacitors are precharged by connecting through the on / off switches (8a) and (8b), and then the first and second on / off switches are opened and the signal By setting one end of the first and second coupling capacitors to the reference potential (Vr) and the signal potential (Vs) via the first and second changeover switches, respectively, the potential terminal and the reference potential terminal, The first and second initial voltages (Vs-Vr) and (Vr-Vs) are applied to the input terminals of the first and second inverters, respectively, and then the output terminal of the first inverter is changed to the third terminal.
By closing the intermittent switch (9a) of the first inverter, the first initial voltage is inverted and amplified and supplied to the input terminal of the second inverter, and the output terminal of the second inverter is connected to the fourth intermittent switch (9b). ), The second initial voltage is inverted and amplified and supplied to the input terminal of the first inverter, so that the first and second inverters are respectively amplified by the second and first inverters. By positively feeding back the input signals to the input terminals of the first and second inverters, respectively.
And a comparison output signal of the signal potential with respect to the reference potential, and an inverted signal thereof, at an output terminal of the second inverter, and a chopper type comparator.
これによれば、反転駆動される２組の回路を用いて相
互に正帰還がかけられるので、簡単な構成で所望の出力
が得られ、ノイズの発生を防止することができる。According to this, since positive feedback is applied to each other by using two sets of circuits that are driven in reverse, a desired output can be obtained with a simple configuration and noise can be prevented from occurring.
第１図において、信号電位Vsの供給される端子（１）
と参照電位Vrの供給される端子（３）とがそれぞれ切換
スイッチ（4a）（4b）の第１及び第２の固定接点に接続
されると共に、このスイッチ（4a）（4b）が相互に切換
駆動される。このスイッチ（4a）（4b）の可動接点がそ
れぞれコンデンサ（6a）（6b）の一端に接続され、この
コンデンサ（6a）（6b）の他端がインバータアンプ（7
a）（7b）の入力に接続され、このインバータアンプ（7
a）（7b）の出力とコンデンサ（6a）（6b）の他端との
間がそれぞれ断続スイッチ（8a）（8b）を通じて接続さ
れると共に、インバータアンプ（7a）（7b）の出力がそ
れぞれ断続スイッチ（9a）（9b）を通じて逆側のコンデ
ンサ（6a）（6b）の他端に接続される。そしてこのイン
バータアンプ（7a）（7b）から出力端子（10a）（10b）
が導出される。In FIG. 1, a terminal (1) to which a signal potential Vs is supplied
And the terminal (3) to which the reference potential Vr is supplied are respectively connected to the first and second fixed contacts of the changeover switches (4a) (4b), and the switches (4a) (4b) are switched to each other. Driven. The movable contacts of the switches (4a) and (4b) are respectively connected to one ends of capacitors (6a) and (6b), and the other ends of the capacitors (6a) and (6b) are connected to the inverter amplifier (7
a) (7b) connected to the input of this inverter amplifier (7
The outputs of a) and (7b) and the other ends of capacitors (6a) and (6b) are connected through interrupt switches (8a) and (8b), respectively, and the outputs of inverter amplifiers (7a) and (7b) are interrupted. It is connected to the other ends of the capacitors (6a) and (6b) on the opposite side through the switches (9a) and (9b). And output terminals (10a) (10b) from this inverter amplifier (7a) (7b)
Is derived.
そしてこの回路において、切換スイッチ（4a）は第２
図Ａに示すような位相φに端子（１）側に切換られ、同
図Ｂに示すような位相に端子（３）側に切換えられる
と共に、スイッチ（4b）はこれと逆相で切換られる。さ
らに断続スイッチ（8a）（8b）が位相にオン駆動さ
れ、断続スイッチ（9a）（9b）が同図Ｃに示すような位
相φ′にオン駆動される。In this circuit, the changeover switch (4a) is the second
The phase φ as shown in FIG. A is switched to the terminal (1) side, the phase as shown in FIG. B is switched to the terminal (3) side, and the switch (4b) is switched in the opposite phase. Further, the intermittent switches (8a) and (8b) are driven on in phase, and the intermittent switches (9a) and (9b) are driven on in phase φ'as shown in FIG.
従ってこの回路において、位相で上側の回路は参照
電位Vrで安定され、下側の回路は信号電位Vsで安定され
る。そして位相φで信号電位Vsが参照電位Vrより少しで
も高いときは、インバータアンプ（7a）の入力は上昇
し、出力が下降する。また、インバータアンプ（7b）の
入力が下降し、出力が上昇する。そしてこれらの出力が
それぞれ逆側のアンプの入力に帰還させることにより、
それぞれのアンプは正帰還となり、アンプ（7a）の出力
が低電位、アンプ（7b）の出力が高電位に安定化され
る。Therefore, in this circuit, the upper circuit in phase is stabilized at the reference potential Vr, and the lower circuit in phase is stabilized at the signal potential Vs. When the signal potential Vs is slightly higher than the reference potential Vr at the phase φ, the input of the inverter amplifier (7a) rises and the output falls. Further, the input of the inverter amplifier (7b) falls and the output rises. Then, by returning these outputs to the inputs of the amplifiers on the opposite sides,
Each amplifier is a positive feedback, and the output of the amplifier (7a) is stabilized at a low potential and the output of the amplifier (7b) is stabilized at a high potential.
こうして信号のコンパレートが行われるわけである
が、上述の装置によれば、それぞれのアンプに正帰還が
かけられるので、極めて高い利得で出力を得ることがで
き、１段のみの回路で論理レベルのコンパレート出力を
得ることができる。従って複雑なクロック信号等を用い
る必要がなく、それによってノイズが発生するおそれも
ない。なおスイッチ（9a）（9b）を制御する位相φ′は
位相φと同じでもよいが、少くとも立上り側が多少遅延
されているのが好ましい。In this way, signals are compared, but according to the above-mentioned device, since positive feedback is applied to each amplifier, an output can be obtained with an extremely high gain, and a logic level can be obtained with a circuit having only one stage. A separate output of can be obtained. Therefore, it is not necessary to use a complicated clock signal or the like, and there is no possibility that noise will be generated by it. The phase φ'for controlling the switches (9a) and (9b) may be the same as the phase φ, but it is preferable that the rising side is slightly delayed at least.
また上述の装置によれば、入力信号が反転で供給され
ることによって、感度が２倍になり、より高精度のADコ
ンバータ等を形成することができる。Further, according to the above-described device, the input signal is inverted and supplied, so that the sensitivity is doubled, and a more accurate AD converter or the like can be formed.
さらに第３図は上述の回路を本願出願人が先に提案
（実願昭61−43464号）したコンデンサ（6a）（6b）の
伝達利得の低下を防止する回路に適用した場合であっ
て、この図においてコンデンサ（6a）（6b）の他端がい
わゆるソースホロアのバッファ回路（11a）（11b）と断
続スイッチ（12a）（12b）を通じてインバータアンプ
（7a）（7b）の入力に接続されると共に、このスイッチ
（12a）（12b）が位相でオン駆動される。これによれ
ばバッファ回路（11a）（11b）を設けたことによってコ
ンデンサ（6a）（6b）へのインバータアンプ（7a）（7
b）の入力容量の影響が減少され、コンデンサ（6a）（6
b）の伝送利得の低下が防止される。Further, FIG. 3 shows a case in which the above-mentioned circuit is applied to a circuit for preventing a decrease in the transfer gain of the capacitors (6a) and (6b) previously proposed by the present applicant (Japanese Patent Application No. 61-43464). In this figure, the other ends of the capacitors (6a) (6b) are connected to the inputs of the inverter amplifiers (7a) (7b) through so-called source follower buffer circuits (11a) (11b) and the intermittent switches (12a) (12b). , The switches (12a) and (12b) are driven on in phase. According to this, since the buffer circuits (11a) and (11b) are provided, the inverter amplifiers (7a) and (7) to the capacitors (6a) and (6b) are provided.
The influence of the input capacitance of b) is reduced, and capacitors (6a) (6
b) The decrease in transmission gain is prevented.
また第４図は本願出願人が先に提案（特願昭61−1150
29号）したコンパレータの入力容量を減少させる回路に
適用した場合であって、この図においてスイッチ（4a）
（4b）の可動接点がバッファ回路（13a）（13b）を通じ
てコンデンサ（6a）（6b）の一端に接続される。これに
よれば、バッファ回路（13a）（13b）を設けたことによ
って入力容量が減少され、信号の伝達速度が速められる
と共に消費電力を減少させることができる。Further, FIG. 4 was first proposed by the applicant of the present application (Japanese Patent Application No. 61-1150).
No. 29) applied to a circuit that reduces the input capacitance of the comparator, and in this figure the switch (4a)
The movable contact of (4b) is connected to one end of the capacitors (6a) and (6b) through the buffer circuits (13a) and (13b). According to this, since the buffer circuits (13a) and (13b) are provided, the input capacitance can be reduced, the signal transmission speed can be increased, and the power consumption can be reduced.
なお上述の回路は通常のMOSトランジスタに限らず、S
OI,SIT,GaAs等を使用した回路に適用できる。The circuit described above is not limited to normal MOS transistors, but S
It can be applied to circuits using OI, SIT, GaAs, etc.
この発明によれば、反転駆動される２組の回路を用い
て相互に正帰還がかけられるので、簡単な構成で所望の
出力が得られ、ノイズの発生を防止することができるよ
うになった。According to the present invention, since positive feedback is applied to each other by using two sets of circuits that are driven in reverse, a desired output can be obtained with a simple configuration, and noise can be prevented from occurring. .
第１図は本発明の一例の構成図、第２図〜第４図はその
説明のための図、第５図は従来の技術の説明のための図
である。 （１）（３）は端子、（4a）（4b）は切換スイッチ、
（6a）（6b）はコンデンサ、（7a）（7b）はインバータ
アンプ、（8a）（8b）（9a）（9b）は断続スイッチであ
る。FIG. 1 is a block diagram of an example of the present invention, FIGS. 2 to 4 are diagrams for explaining the same, and FIG. 5 is a diagram for explaining a conventional technique. (1) and (3) are terminals, (4a) and (4b) are changeover switches,
(6a) and (6b) are capacitors, (7a) and (7b) are inverter amplifiers, and (8a), (8b), (9a) and (9b) are intermittent switches.
Claims (1)
第２の切換スイッチを介してそれぞれ第１及び第２のカ
ップリングコンデンサの一端を参照電位（Vr）及び信号
電位（Vs）に設定する一方で、 上記第１及び第２のカップリングコンデンサの他端を、
それぞれ第１及び第２のインバータの入力端子に接続
し、 上記第１及び第２のインバータの入力端子と出力端子を
それぞれ第１及び第２の断続スイッチを通じて接続する
ことにより、上記第１及び第２のカップリングコンデン
サの他端をプリチャージし、次いで 上記第１及び第２の断続スイッチを開放するとともに、
上記信号電位端子と上記参照電位端子とを第１及び第２
の切換スイッチを介してそれぞれ第１及び第２のカップ
リングコンデンサの一端を参照電位（Vr）及び信号電位
（Vs）に設定することにより、上記第１及び第２のイン
バータの入力端子にそれぞれ第１及び第２の初期電圧
（Vs−Vr）及び（Vr−Vs）を印加し、次いで 上記第１のインバータの出力端子を第３の断続スイッチ
を閉じることにより、上記第１の初期電圧を反転増幅し
て第２のインバータの入力端子に供給するとともに、 上記第２のインバータの出力端子を第４の断続スイッチ
を閉じることにより、上記第２の初期電圧を反転増幅し
て第１のインバータの入力端子に供給することにより、 上記第１及び第２のインバータがそれぞれ上記第２及び
第１のインバータにより増幅された信号をそれぞれ上記
第１及び第２のインバータの入力端子に正帰還させるこ
とにより、 それぞれ上記第１及び第２のインバータの出力端子に、
上記信号電位の上記参照電位に対する比較出力信号、及
びその反転信号を得ることを特徴とするチョッパ型コン
パレータ。1. A reference potential terminal and a signal potential terminal are connected to a reference potential (Vr) and a signal potential (Vs) through one end of a first coupling capacitor and a second coupling capacitor, respectively. While setting, the other end of the first and second coupling capacitors,
The input terminals of the first and second inverters are connected to each other, and the input terminal and the output terminal of each of the first and second inverters are connected to each other through the first and second intermittent switches, respectively. The other end of the coupling capacitor 2 is precharged, and then the first and second intermittent switches are opened,
First and second signal potential terminals and reference potential terminals are provided.
By setting one end of each of the first and second coupling capacitors to the reference potential (Vr) and the signal potential (Vs) via the changeover switch, the input terminals of the first and second inverters are respectively connected to the first and second input terminals. 1st and 2nd initial voltage (Vs-Vr) and (Vr-Vs) are impressed, and then the 1st initial voltage is inverted by closing the 3rd on / off switch to the output terminal of said 1st inverter. The second initial voltage of the first inverter is inverted and amplified by amplifying and supplying it to the input terminal of the second inverter, and closing the output terminal of the second inverter by closing the fourth intermittent switch. By supplying the signals to the input terminals, the first and second inverters respectively amplify the signals amplified by the second and first inverters, respectively, and input terminals of the first and second inverters, respectively. Positive feedback is allowed by each output terminal of the first and second inverters,
A chopper-type comparator, which obtains a comparison output signal of the signal potential with respect to the reference potential and an inverted signal thereof.
Priority Applications (1)
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| JPS6379415A JPS6379415A (en) | 1988-04-09 |
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| JPS6064520A (en) * | 1983-09-20 | 1985-04-13 | Seiko Epson Corp | Comparator circuit |
| JPS61200715A (en) * | 1985-03-01 | 1986-09-05 | Nippon Telegr & Teleph Corp <Ntt> | Voltage comparator |
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