JPS62126709A - Comparator - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はコンパレータに係り％特に高速Ａ／Ｄ変換器に
好適な集積回路化（ＩＣ化）コンパレータに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a comparator, and particularly to an integrated circuit (IC) comparator suitable for a high-speed A/D converter.
従来、並列形Ａ／Ｄ変換器に用いられたコンパレータは
第１図（ａ）のようにキャパシタＣ＋ 、Ｃｔを介して
交流結合したインバータ１０．１１で２つの入力電圧Ｖ
ｒ、Ｖ＋ｍの差を増幅し、比較出力を得る構成となって
いる。その動作は第１図中）のようにサンプルサイクル
とホールドサイクルからなる。サンプルサイクルではス
イッチ８Ｗ＋。Conventionally, a comparator used in a parallel type A/D converter converts two input voltages V into inverters 10 and 11 which are AC-coupled via capacitors C+ and Ct, as shown in Fig. 1(a).
The configuration is such that the difference between r and V+m is amplified to obtain a comparative output. Its operation consists of a sample cycle and a hold cycle, as shown in Figure 1). Switch 8W+ in sample cycle.
８Ｗ２をオンしてインバータ１０．１１を各々スレッシ
ミルドレベルに自己バイアスし、同時にスイッチＳＷ１
をオンして、ｖ、ｆ！：サンプルする。8W2 is turned on to self-bias inverters 10 and 11 to the threshold level, and at the same time switch SW1 is turned on.
Turn on, v, f! : Sample.
つづくホールドサイクルではスイッチＳＷＩ。In the subsequent hold cycle, switch SWI.
ＳＷｚをオフしてインバータ１０．１１を各々増幅でき
るようＩｃＬ、８Ｗ、をオフ、ＳＷ、ｉオンとし、入力
をｖ２から■１に切換える。これによシ入力電圧差■１
゜−■、がインバータ１０．１１で増幅され、出力端１
３に出力される。この間サンプルされた電圧■、はキャ
パシタＣ＋ にホールドされており、電圧差Ｖ＋−Ｖ−
’ｋｍ幅することが可能となる。この結果、出力端１２
の電圧レベルによシＶ、とＶＩＩｌの大小を判定するこ
とができる。SWz is turned off and IcL, 8W is turned off, SW, i is turned on, and the input is switched from v2 to ■1 so that inverters 10 and 11 can be amplified. Due to this, the input voltage difference■1
゜-■, is amplified by the inverter 10.11, and the output terminal 1
3 is output. During this time, the sampled voltage ■ is held in the capacitor C+, and the voltage difference V+-V-
'km wide. As a result, the output terminal 12
The magnitude of V and VII can be determined based on the voltage level of .
第１ 図Ｏコンパレータはサンプル・ホールト形コンパ
レータとも呼ばれ、第２図（ａ）のようにＭＯＳ・ＩＣ
で構成されている。この回路の欠点はスイッチＳＷ＋
、８Ｗｚを構成するＭＯＳ−ＦＥ’ｌ”２０．２１がオ
フするとき、チャネルに存在した電荷がインバータ２２
．２３の入力端２４．２５に漏れてくることである。こ
の現象はチャージフィードスルーと呼ばれ、インバータ
２２．２３の入力端２４．２５に寄生電圧、すなわちフ
ィードスルー電圧を生じる。この電圧はインノ（−夕で
増幅、出力され、しばしばコンパレータに大きなオフセ
ット電圧を発生させ、高精度化の際の課題となってきた
。Figure 1 The O comparator is also called a sample-hold type comparator, and as shown in Figure 2 (a), it is a MOS/IC comparator.
It consists of The drawback of this circuit is switch SW+
, 8Wz when the MOS-FE'l'' 20.21 is turned off, the charge existing in the channel is transferred to the inverter 22.
．． 23 is leaking to the input terminals 24 and 25. This phenomenon is called charge feedthrough and produces a parasitic voltage, ie a feedthrough voltage, at the input terminal 24.25 of the inverter 22.23. This voltage is amplified and output by the inverter, often generating a large offset voltage in the comparator, which has become an issue in improving precision.
このようなコンパレータの例としては％ １９７９年、
アイ・イー・イー・イー、インターナショナル・ソリッ
ド・ステート・サーキツツ・コンファレンス、Ｔ）ｉＰ
Ｍｌ ４．１．”ア・モノリフツク。Examples of such comparators are %1979,
IE, International Solid State Circuits Conference, T)iP
Ml 4.1. ``A Monolivtsk.
チャージ−バランシング・サクセツシプーアプロクシイ
メイション Ａ／Ｄ テクニーク”（１９７９年ＩＥ
ＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ３ｏ１ｉｄ−！９
ｔａｔｅ （：：１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎ
ｃｅの論文ＴＨＰＭ１４、１ ” Ａ Ｍｏｎｏｌｉ
ｔｈｉｃ、 Ｃｈａｒｇｅ−１３ａｌａｎｃｉｎｇＳｕ
ｃｃｅｓｓｉｖｅ−Ａｐｐｒｏｘｉｍａｔｉｏｎ Ａ
／ＤＴｅｃｈｎｉｑｕｅ″）があげられる。Charge-Balancing Succession Proxyimation A/D Technique” (1979 IE
EE International 3o1id-! 9
tate (::1rcuits Conference
ce paper THPM14, 1” A Monoli
thic, Charge-13alancingSu
ccessive-Approximation A
/DTechnique'').
本発明の目的はオフセット電圧を低減し、ＩＣ化に適し
た高精度コンパレータを提供することにある。An object of the present invention is to provide a high-precision comparator that reduces offset voltage and is suitable for IC implementation.
上記の目的を達成するため、本発明では従来コンパレー
タを構成したインバータを差動形アンプで置き換え、自
己バイアス用スイッチによって発生するチャージフィー
ドスルーの差動成分を除去し、チャージフィードスルー
による寄生電圧が増幅、出力されないように差動形アン
プの自己バイアス用スイッチを構成した。In order to achieve the above object, the present invention replaces the inverter that conventionally constituted the comparator with a differential amplifier, eliminates the differential component of the charge feedthrough generated by the self-bias switch, and eliminates the parasitic voltage due to the charge feedthrough. A self-bias switch for the differential amplifier was configured to prevent amplification and output.
以下、本発明の一実施例を第３図により説明する。キャ
パシタＣＡの一端にはスイッチＳＷオ。An embodiment of the present invention will be described below with reference to FIG. Switch SW is connected to one end of capacitor CA.
ＳＷアによシ２つの入力電圧Ｖ ｒ 、 Ｖ Ｉｍが交
互に印加され、キャパシタＣ１の一端は一定のバイアス
電圧ｖ１が印加される。ｖカはＶ、でも構わない。ＣＡ
ｌ！：Ｃｍの他端はＭＯＳ−ＦＥＴＭＩ 、 Ｍ２
。Two input voltages V r and V Im are alternately applied to SW A, and a constant bias voltage v1 is applied to one end of the capacitor C1. Vka is V, but it doesn't matter. CA
l! :The other end of Cm is MOS-FETMI, M2
.
Ｍ３．Ｍ４と電流源工０から構成される差動形アンプの
入力端３５．３６に接続される。スイッチＳＷ、は入力
端３５と出力端３３の間に、またスイッチＳＷｈは入力
端３５と他の入力端３６の間に設けられ、この間を短絡
、開放する。正相の出力端３４はキャパシタＣとインバ
ータ３７とスイッチＳＷ、からなる従来コンパレータ（
第１図）の反転増幅段に接続される。M3. It is connected to input terminals 35 and 36 of a differential amplifier composed of M4 and current source 0. A switch SW is provided between the input end 35 and the output end 33, and a switch SWh is provided between the input end 35 and the other input end 36 to short-circuit or open the two. The positive phase output terminal 34 is connected to a conventional comparator (
1) is connected to the inverting amplification stage shown in FIG.
第３図のコンパレータは入力′ｎ圧Ｖ ｔ、 Ｖ’１ｍ
の大小を比較し、その栢果を出力端３４あるいは出力端
３８に出力する。その動作は次のとおりである。The comparator in Figure 3 has an input 'n pressure V t, V'1m
The comparison result is outputted to the output terminal 34 or 38. Its operation is as follows.
スイッチＳＷ、、ＳＷｂをオンすると、キャパシタ結合
されたａｌｌ形アンプ３０は自己バイアスされ、入力端
３５．３６及び出力端３３．３４は同一電圧レベルとな
る。またこのときスイッチＳＷ、をオン、ＳＷアをオフ
とし入力Ｖ、をキャパシタＣＡにサンプルする。つぎに
、ま−ｆｓＷ。When the switches SW, , SWb are turned on, the capacitor-coupled all-type amplifier 30 is self-biased, and the input terminals 35, 36 and output terminals 33, 34 are at the same voltage level. At this time, the switch SW is turned on and the switch SW is turned off, and the input V is sampled to the capacitor CA. Next, Ma-fsW.
をオフし、つづいてＳＷアをオフして差動形アンプ３０
を通常の増幅モードとしてから、スイッチＳＷ１とＳＷ
２を各々オフ、オンに切換えてキャパシタＣＡの入力端
３１にＶ＋ｍを印加する。これによって入力電圧差Ｖ
Ｉｓ Ｖｔ＊ｔが差切形アンプ３０で増幅され出力端
３４に出力される。この出力電圧は次段の反転増幅段３
９で更に増幅され、従来コンパレータ（第１図）の出力
′電圧レベルにシフトされる。, and then turn off SW A to turn off the differential amplifier 30.
Set to normal amplification mode, then switch SW1 and SW
2 are turned off and on, respectively, and V+m is applied to the input terminal 31 of the capacitor CA. As a result, the input voltage difference V
Is Vt*t is amplified by the differential amplifier 30 and output to the output terminal 34. This output voltage is applied to the next inverting amplification stage 3.
9 and shifted to the output 'voltage level of the conventional comparator (FIG. 1).
各スイッチＳＷ、、ＳＷｂ 、８Ｗ、、５Ｗア及びＳＷ
、は第３図のタイムチャートに従ってオン、オフ制御さ
れる。ＳＷ、がオフしたとき、すなわちＴＱ期間でチャ
ージフィードスルーによる寄生電圧Ｖ ｔ １が発生す
るが、ＳＷｂがオンしているため、入力端３５．３６は
共通電位であシ、Ｖｆ１は差動形アンプの２つの入力の
電圧を共通にシフトするだけであるから、とのＶ ｔ
＋は同相入力であり、増幅されない。つぎにＳＷ−がオ
フしたとき、すなわちＴ１期間でチャージフィードスル
ーが発生するが、この寄生電圧ＶＢも差動アンプの同相
人力′電圧成分となるだけで増幅されない。なぜならス
イッチＳＷ−の両端は電気回路的にみて平衡しているか
らである。従来コンパレータ（第２図）の例では平衡が
得られておらず、これがチャージフィードスルーによる
オフセット電圧の発生のみならず、その低減化対策を困
難にしていた。Each switch SW, SWb, 8W, 5W a and SW
, are controlled on and off according to the time chart shown in FIG. When SW is turned off, that is, during the TQ period, a parasitic voltage V t 1 is generated due to charge feedthrough, but since SWb is on, the input terminals 35 and 36 are at a common potential, and Vf1 is a differential type. Since we are simply shifting the voltages of the two inputs of the amplifier into common, V t
+ is a common mode input and is not amplified. Next, when SW- is turned off, that is, during the T1 period, charge feedthrough occurs, but this parasitic voltage VB also becomes only the in-phase voltage component of the differential amplifier and is not amplified. This is because both ends of the switch SW- are balanced from an electrical circuit perspective. In the example of the conventional comparator (FIG. 2), balance has not been obtained, and this not only generates an offset voltage due to charge feedthrough, but also makes it difficult to take measures to reduce it.
第３図のコンパレータの出力端３４の゛に圧Ｖベルで通
常の論理ゲートを駆動することもできる。It is also possible to drive a conventional logic gate with a voltage V at the output 34 of the comparator of FIG.
また差動形アンプ３０を多段直結して、高増幅度のコン
パレータを構成することができる。例えば出力端３４に
次段の差動形アンプ３０の入力端３１を接続すればよい
。また第３図のコンパレータの反転増幅段３９ではチャ
ージフィードスルーによる寄生電圧は低減されないが、
初段に比較すると入力換算オフセット電圧への影！＃ハ
小さく、無視することができる。以上によシ第３図の本
発明のコンパレータはチャージフィードスルーによるオ
フセット籠圧を低減し、高精度化を図ることができる。Further, by directly connecting multiple differential amplifiers 30, a comparator with high amplification can be configured. For example, the output terminal 34 may be connected to the input terminal 31 of the differential amplifier 30 at the next stage. Furthermore, although the parasitic voltage due to charge feedthrough is not reduced in the inverting amplification stage 39 of the comparator shown in FIG.
Compared to the first stage, the effect on the input conversion offset voltage! #Ha is small and can be ignored. In view of the above, the comparator of the present invention shown in FIG. 3 can reduce offset cage pressure due to charge feedthrough and achieve high accuracy.
またその回路は簡単で従来コンパレータ（第２図）と同
様にＭＯＳ・ＩＣ化に適している。Further, the circuit is simple and suitable for implementation in MOS/IC like the conventional comparator (FIG. 2).
第４図は第３図における差動形アンプ３０を２段用いて
コンパレータを構成した１本兄明の他の実施例である。FIG. 4 shows another embodiment of the one-element comparator in which a comparator is constructed using two stages of the differential amplifiers 30 shown in FIG.
走勤形アンプ３０の２つの入力端３１．３２に双対′電
圧を印加し、これを増幅、出力する構成とした。２つの
入力電圧ｙ 、 、 ｙ、、を交互に入力するだめのス
イッチＳＷ、、ＳＷｒ 。A dual voltage is applied to the two input terminals 31 and 32 of the running amplifier 30, and the voltage is amplified and output. Switches SW, , SWr are used to alternately input two input voltages y, , y, .
３Ｗ、、８Ｗアは第３図のタイムチャートに従ってオン
、オフされる。差動形アンプ３０の内部スイッチも第３
図と同様のタイムチャートで制御される。3W, , 8W are turned on and off according to the time chart shown in FIG. The internal switch of the differential amplifier 30 is also the third one.
It is controlled using the same time chart as shown in the figure.
差動形アンプ３０が双対の差電圧、すなわち入力端３１
ハＶｔ−Ｖ−ｋ、入力端３２をＶ、−Ｖｔｍを増幅する
ように、入力電圧Ｖ ｒ ＨＶ １ｍを印加するように
したことＫより、増幅度を上げることができる。また次
段の差動形アンプはバイアス用スイッチとキャパシタの
ない従来の差動形アンプを用いることができる。この場
合従来の差動形アンプのオフセット電圧Ｖｔは低減され
ていないが、全体のコンパレータの入力換算オフセット
電圧には影響を及ぼさない。初段の大きな増幅度Ｇ、に
よって、ｖｌが１０００倍されるからである。The differential amplifier 30 has a dual differential voltage, that is, an input terminal 31
Since the input voltage V r HV 1m is applied to amplify Vt-Vk and -Vtm to the input terminal 32, the degree of amplification can be increased. Further, as the next-stage differential amplifier, a conventional differential amplifier without a bias switch and a capacitor can be used. In this case, although the offset voltage Vt of the conventional differential amplifier is not reduced, it does not affect the input-referred offset voltage of the entire comparator. This is because vl is multiplied by 1000 due to the large amplification G in the first stage.
以上により本発明のコンパレータはＭＯＳスイッチで発
生するチャージフィードスルーの影響をなくシ、オフセ
ット電圧を大幅に低減することが可能である。また回路
構成が簡単で従来コンパレータと同じＭＯＳ・ＩＣプロ
セスで製造できるため、ＩＣ化に適したものである。As described above, the comparator of the present invention can eliminate the influence of charge feedthrough that occurs in MOS switches, and can significantly reduce offset voltage. Furthermore, the circuit configuration is simple and can be manufactured using the same MOS/IC process as conventional comparators, making it suitable for IC implementation.
本発明によれば、低オフセツト電圧のＭＯＳサンプル・
ホールド形コ／パレータを提供でき、その回路はＩＣ化
に適しているので、高精度化等の性能の向上、ＩＣ化に
よる経済性において特に効果が大きい。According to the present invention, a low offset voltage MOS sample
Since it is possible to provide a hold type co/parator and the circuit is suitable for IC implementation, it is particularly effective in improving performance such as high precision and economical efficiency by IC implementation.
第１図は従来コンパレータの構成図、第２図はそれのＭ
ＯＳ−ＦＥＴＥよる回路構成を示す図、第３図は本発明
のコンパレータの回路構成を示す図。
第４図は本発明のコンパレータ回路を多段接続して構成
したコンパレータを示す図である。
１０．１１・・・インバータ、１２・・・出力端、２０
゜２１・・・ＭＯＳスイッチ、２２．２３・・・インバ
ータ、２４．２５・・・入力端、３０・・・差動形アン
プ、３１゜３２・・・入力端％３３．３４・・・出力端
、３５．３６・・・入力端、３７・・・インバータ、３
８・・・出力端。
３９・・・反転増幅段。Figure 1 is a configuration diagram of a conventional comparator, and Figure 2 is its M
FIG. 3 is a diagram showing the circuit configuration of the OS-FETE, and FIG. 3 is a diagram showing the circuit configuration of the comparator of the present invention. FIG. 4 is a diagram showing a comparator constructed by connecting the comparator circuits of the present invention in multiple stages. 10.11... Inverter, 12... Output end, 20
゜21...MOS switch, 22.23...Inverter, 24.25...Input terminal, 30...Differential amplifier, 31゜32...Input terminal %33.34...Output End, 35. 36... Input end, 37... Inverter, 3
8...Output end. 39...Inverting amplification stage.
Claims (1)
パレータにおいて、 該反転増幅回路を差動形増幅回路とし、該差動形増幅回
路の反転出力端と入力端間にスイッチを設け、該差動形
増幅回路の該入力端と他方の入力端間にスイッチを設け
たことを特徴とするコンパレータ。 ２、特許請求の範囲第１項記載のコンパレータにおいて
、上記コンパレータの２つの入力端に各各少なくとも２
つの電圧を交互に供給する手段を設けたことを特徴とす
るコンパレータ。[Claims] 1. In a comparator consisting of a capacitor, an inverting amplifier circuit, and a switch, the inverting amplifier circuit is a differential amplifier circuit, and a switch is provided between the inverting output terminal and the input terminal of the differential amplifier circuit. , a comparator characterized in that a switch is provided between the input terminal and the other input terminal of the differential amplifier circuit. 2. In the comparator according to claim 1, each of the two input terminals of the comparator has at least two
A comparator comprising means for alternately supplying two voltages.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264914A JP2594909B2 (en) | 1985-11-27 | 1985-11-27 | comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264914A JP2594909B2 (en) | 1985-11-27 | 1985-11-27 | comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126709A true JPS62126709A (en) | 1987-06-09 |
| JP2594909B2 JP2594909B2 (en) | 1997-03-26 |
Family
ID=17409958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264914A Expired - Lifetime JP2594909B2 (en) | 1985-11-27 | 1985-11-27 | comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594909B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253726A (en) * | 1986-12-09 | 1988-10-20 | Nec Corp | Sample-and-hold type succesive approximation a/d converter |
| JP2001144557A (en) * | 1999-11-15 | 2001-05-25 | Asahi Kasei Corp | Differential amplifier circuit and amplifier circuit at high temperature |
| JP2005333635A (en) * | 2004-05-11 | 2005-12-02 | Samsung Electronics Co Ltd | Analog buffer, display device having analog buffer, and driving method of analog buffer |
| JP2010226234A (en) * | 2009-03-19 | 2010-10-07 | Toshiba Corp | Amplifier circuit and magnetic sensor |
| JP2013070172A (en) * | 2011-09-21 | 2013-04-18 | Handotai Rikougaku Kenkyu Center:Kk | Time difference amplification circuit |
| JP2017168968A (en) * | 2016-03-15 | 2017-09-21 | 株式会社豊田中央研究所 | Chopper type comparator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851612A (en) * | 1981-09-22 | 1983-03-26 | Nec Corp | Comparison circuit |
| JPS60198915A (en) * | 1984-03-22 | 1985-10-08 | Nec Corp | Voltage comparator |
-
1985
- 1985-11-27 JP JP60264914A patent/JP2594909B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851612A (en) * | 1981-09-22 | 1983-03-26 | Nec Corp | Comparison circuit |
| JPS60198915A (en) * | 1984-03-22 | 1985-10-08 | Nec Corp | Voltage comparator |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253726A (en) * | 1986-12-09 | 1988-10-20 | Nec Corp | Sample-and-hold type succesive approximation a/d converter |
| JP2001144557A (en) * | 1999-11-15 | 2001-05-25 | Asahi Kasei Corp | Differential amplifier circuit and amplifier circuit at high temperature |
| JP4498507B2 (en) * | 1999-11-15 | 2010-07-07 | 旭化成株式会社 | Differential amplifier circuit and high-temperature amplifier circuit |
| JP2005333635A (en) * | 2004-05-11 | 2005-12-02 | Samsung Electronics Co Ltd | Analog buffer, display device having analog buffer, and driving method of analog buffer |
| JP2010226234A (en) * | 2009-03-19 | 2010-10-07 | Toshiba Corp | Amplifier circuit and magnetic sensor |
| JP2013070172A (en) * | 2011-09-21 | 2013-04-18 | Handotai Rikougaku Kenkyu Center:Kk | Time difference amplification circuit |
| US8829985B2 (en) | 2011-09-21 | 2014-09-09 | Semiconductor Technology Academic Research Center | Time difference amplifier circuit |
| JP2017168968A (en) * | 2016-03-15 | 2017-09-21 | 株式会社豊田中央研究所 | Chopper type comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594909B2 (en) | 1997-03-26 |
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