KR100341590B1 - Comparator for wide dynamic range - Google Patents
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Abstract
본 발명은 오토-제로 구간에서 모스 저항의 폭/길이 비로 출력 전압을 VDD/2로 고정하여 바이어스 변화에 의해 민감하게 변하는 입출력 값의 변화를 줄여 동적 범위가 넓은, 보다 효율적인 비교 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 단위 비교기를 직렬 연결하여 제1 입력 신호 및 제2 입력 신호를 서로 비교하기 위한 비교 장치에 있어서, 상기 단위 비교기는, 일측이 상기 제1 입력 신호의 입력단 및 상기 제2 입력 신호의 입력단에 각각 연결되는 제1 및 제2 커패시터; 입력단이 상기 제1 커패시터의 타측에 연결되고, 출력단이 제1 출력 신호의 출력단에 연결되는 제1 인버터 증폭 수단; 리셋 신호 및 반전된 리셋신호에 응답하여 스위칭 동작이 제어되고, 상기 제1 인버터 증폭 수단의 입력단 및 출력단 사이에 연결되는 제1 스위칭 수단; 입력단이 상기 제2 커패시터의 타측에 연결되고, 출력단이 제2 출력 신호의 출력단에 연결되는 제2 인버터 증폭 수단; 상기 리셋 신호 및 상기 반전된 리셋신호에 응답하여 스위칭 동작이 제어되고, 상기 제2 인버터 증폭 수단의 입력단 및 출력단 사이에 연결되는 제2 스위칭 수단; 입력단이 상기 제1 출력 신호의 출력단에 연결되고, 출력단이 상기 제2 출력 신호의 출력단에 연결되는 제3 인버터 증폭 수단; 상기 제1 출력 신호의 출력단에 연결되어 리셋 신호가 인에이블 시 상기 제1 인버터 증폭수단의 출력전압을 전원전압의 1/2로 고정시키는 제1 저항 수단; 입력단이 상기 제2 출력 신호의 출력단에 연결되고, 출력단이 상기 제1 출력 신호의 출력단에 연결되는 제4 인버터 증폭 수단; 및 상기 제2 출력 신호의 출력단에 연결되어 리셋 신호가 인에이블 시 상기 제2 반전 인버터 증폭수단의 출력전압을 전원전압의 1/2로 고정시키는 제2 저항 수단을 포함한다.The present invention is to provide a more efficient comparison device having a wide dynamic range by reducing the change in the input and output value sensitively changed by the bias change by fixing the output voltage to VDD / 2 in the auto-zero period with the width / length ratio of the MOS resistance To this end, the present invention is a comparison device for comparing the first input signal and the second input signal with each other by connecting a plurality of unit comparators in series, the unit comparator, one side of the input terminal of the first input signal and the First and second capacitors connected to input terminals of the second input signal, respectively; First inverter amplifying means having an input terminal connected to the other side of the first capacitor and an output terminal connected to an output terminal of the first output signal; A first switching means controlled in response to a reset signal and an inverted reset signal and connected between an input terminal and an output terminal of the first inverter amplifying means; Second inverter amplifying means having an input terminal connected to the other side of the second capacitor and an output terminal connected to an output terminal of the second output signal; Second switching means controlled in response to the reset signal and the inverted reset signal and connected between an input terminal and an output terminal of the second inverter amplifying means; Third inverter amplifying means having an input terminal connected to an output terminal of the first output signal and an output terminal connected to an output terminal of the second output signal; First resistance means connected to an output terminal of the first output signal to fix an output voltage of the first inverter amplifying means to 1/2 of a power supply voltage when a reset signal is enabled; Fourth inverter amplifying means, wherein an input terminal is connected to an output terminal of the second output signal, and an output terminal is connected to an output terminal of the first output signal; And second resistance means connected to an output terminal of the second output signal to fix the output voltage of the second inverting inverter amplifying means to 1/2 of the power supply voltage when the reset signal is enabled.
Description
본 발명은 비교 장치에 관한 것으로, 특히 모스 저항부를 사용하여 동적 범위를 개선한 비교 장치에 관한 것이다.The present invention relates to a comparison device, and more particularly, to a comparison device having improved dynamic range by using a MOS resistor.
일반적으로, 비교 장치는 각종 변환 장치 등의 모든 반도체 회로에서 광범위하게 사용되는 기본 회로로, 그 중요성이 상당히 높다고 할 수 있다.In general, the comparison device is a basic circuit that is widely used in all semiconductor circuits such as various converters, and can be said to be extremely important.
본 발명에서는 아날로그-디지털 변환 장치(이하, ADC라 함) 내부에 구비된 비교기를 일예로 하여 본 발명의 비교 장치를 설명한다.In the present invention, the comparator of the present invention will be described using an example of a comparator provided in an analog-to-digital converter (hereinafter, referred to as an ADC).
먼저, 아날로그-디지털 변환 원리를 간단히 살펴보면, 아날로그-디지털 변환 장치(이하, ADC라 함)는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 값으로 변환시키는 것으로, 결국 아날로그 형태의 입력 신호를 디지털 형태의 출력 신호로 바꾸는 것을 의미한다. 그리고, 아날로그-디지털 변환 시 필수적으로 필요한 디지털-아날로그 변환 장치(이하, DAC라 함)는 디지털 형태의 입력 신호를 아날로그 형태의 출력 신호로 바꾸는 것이다.First, the analog-to-digital conversion principle is briefly described. An analog-to-digital converter (hereinafter, referred to as an ADC) compares an analog input signal with an internally divided reference voltage and converts it into a digital value. This means converting the input signal into a digital output signal. In addition, a digital-to-analog converter (hereinafter, referred to as a DAC), which is essential for analog-to-digital conversion, converts an input signal in a digital form into an output signal in an analog form.
이러한 ADC는 통신 회로, DSP(Digital Signal Processor), MCU(Microcontroller)의 주변 장치에 주로 사용되며, 그 외 아날로그와 디지털의 인터페이스를 요구하는 모든 종류의 칩에 광범위하게 사용된다.These ADCs are commonly used in communication circuits, digital signal processors (DSPs), and peripherals in microcontrollers (MCUs), and are widely used in all kinds of chips that require analog and digital interfaces.
ADC의 종류에는 플래시 타입의 ADC, 트래킹(tracking) 기법을 이용한 ADC, SAR(Successive Approximation Register) 기법의 ADC 등이 있으며, 이 중 SAR 기법의 ADC는 수 KHz에서 수백 KHz의 저속 오디어 영역에서 많이 사용되고 있다.ADC types include flash-type ADCs, ADCs using tracking techniques, and ADCs of Successive Approximation Register (SAR) methods. Among these ADCs, SAR-based ADCs are frequently used in low-speed audio regions ranging from several KHz to several hundred KHz. It is used.
도 1은 일반적인 SAR 기법의 ADC에 대한 블록도이다.1 is a block diagram of an ADC of a typical SAR technique.
도면에 도시된 바와 같이, SAR 기법의 ADC는 S/H(SAMPLE AND HOLD) 회로부(10)와, 비교기(20), DAC(30) 및 sar 레지스터(40)로 이루어진다.As shown in the figure, the ADC of the SAR technique consists of a sample and hold circuit (S / H) circuit 10, a comparator 20, a DAC 30 and a sar register 40.
상기 SAR 기법의 ADC에 대한 구체적인 동작은 널리 공지된 기술이므로, 상세한 설명은 여기서 생략한다.The specific operation of the ADC of the SAR technique is a well-known technique, and thus a detailed description thereof will be omitted here.
이와 같은 SAR 기법의 ADC에서의 분해능력(Resolution)은 DAC(30) 및 비교기(20)에 의해 결정된다. 특히, 비교기의 분해능력은 전체 ADC의 분해능에 큰 영향을 미치게 된다.The resolution in the ADC of this SAR technique is determined by the DAC 30 and the comparator 20. In particular, the resolution of the comparator will greatly affect the resolution of the entire ADC.
도 2는 종래의 SAR ADC에 자주 사용되는 커패시터 연결된 3단 비교기에 대한 회로도로서, S/H 회로부(10)로부터의 아날로그 신호(in1)와 DAC(30)로부터의 기준 아날로그 신호(in2)를 비교하기 위하여 증폭기(A), 아날로그 신호(in1)의 입력단과 상기 증폭기의 일입력단 사이에 구비된 커패시터(C), 아날로그 신호(in2)의 입력단과 상기 증폭기의 타입력단 사이에 구비된 커패시터(C), 리셋 신호(RESET)에 의해 스위칭 동작이 제어되며 상기 증폭기의 일입력단과 일출력단 사이에 연결된 스위치(S) 및 상기 증폭기의 타입력단과 타출력단 사이에 연결된 스위치(S)로 구성되는 단위 비교기를 캐스캐이드 방식으로 3단으로 연결하고, 래치 인에이블 신호(LATCH)에 응답하여 3단으로 연결된 마지막 증폭기(A3)로부터 출력되는 신호를 래치하여 최종 비교 결과 신호(out)를 출력하는 래치(A4)로 이루어진다.FIG. 2 is a circuit diagram of a capacitor-connected three stage comparator frequently used in a conventional SAR ADC, and compares the analog signal in1 from the S / H circuit section 10 with the reference analog signal in2 from the DAC 30. The capacitor (C) provided between the amplifier (A), the input terminal of the analog signal (in1) and one input terminal of the amplifier, the capacitor (C) provided between the input terminal of the analog signal (in2) and the type force terminal of the amplifier The unit comparator includes a switch S controlled by a reset signal RESET and connected between one input terminal and one output terminal of the amplifier, and a switch S connected between a type force terminal and another output terminal of the amplifier. The cascade method is connected in three stages, and in response to the latch enable signal LATCH, the signal output from the last amplifier A3 connected in three stages is latched to output the final comparison result signal (out). It consists of a value (A4).
상기 도 2에 도시된 바와 같은 이러한 3단 구조의 비교기는 비교 동작 속도 및 옵셋을 제거하는 성능이 우수하여 ADC의 비교기로 널리 사용되고 있다.As shown in FIG. 2, the comparator of the three-stage structure has been widely used as a comparator of the ADC because of its excellent performance of eliminating the comparison operation speed and offset.
도 3은 상기 도 2의 비교기 내부에 구비되는 증폭기의 일실시 내부 회로도로서, 다른 극성 레벨을 가지는 두 입력(VINP, VINN)이 각각의 게이트에 인가되는 감지 증폭용 2개의 NMOS 트랜지스터(M1, M2)와, 게이트로 바이어스 신호(CBIAS)를 인가받으며, 상기 NMOS 트랜지스터(M1, M2)의 공통 접속된 소스와 접지 전원단 사이에 연결되어 전류 소오스로 작용하는 NMOS 트랜지스터(M3), 바이어스 신호(CBIAS)에 응답하여 구동하고, NMOS 트랜지스터(M1, M2)의 드레인단에 각각 연결되어 2개의 NMOS 트랜지스터(M1, M2)의 입력 부하 역할을 수행하는 NMOS 트랜지스터(M4, M5) 및 NMOS 트랜지스터(M4, M5)의 드레인단과 전압전원단 사이에 연결된 전류미러용 PMOS 트랜지스터(P1, P2)로 이루어진다. 상기 증폭기의 제1 출력 신호(OUTN)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(M4)의 공통 드레인단으로부터 출력되고, 제2 출력 신호(OUTP)는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(M5)의 공통 드레인단으로부터 출력된다.FIG. 3 is an exemplary internal circuit diagram of an amplifier provided in the comparator of FIG. 2, wherein two NMOS transistors M1 and M2 for sensing amplification in which two inputs VINP and VINN having different polarity levels are applied to respective gates. NMOS transistor (M3) and bias signal (CBIAS) connected to a common power source and ground power supply terminals of the NMOS transistors (M1 and M2) and acting as a current source. NMOS transistors M4 and M5 and M4 connected to the drain terminals of the NMOS transistors M1 and M2 to serve as input loads of the two NMOS transistors M1 and M2, respectively. And PMOS transistors P1 and P2 for current mirrors connected between the drain terminal and the voltage power supply terminal of M5). The first output signal OUTN of the amplifier is output from the common drain terminal of the PMOS transistor P1 and the NMOS transistor M4, and the second output signal OUTP is output of the PMOS transistor P2 and the NMOS transistor M5. It is output from the common drain stage.
상기 도 3의 구성을 가지는 증폭기를 구비한 상기 도 2의 3단 비교기 동작을 도 4의 신호 타이밍도를 참조하여 설명한다.The operation of the three-stage comparator of FIG. 2 having an amplifier having the configuration of FIG. 3 will be described with reference to the signal timing diagram of FIG.
도 4에 도시된 바와 같이 3단 비교기의 동작 구간은 오토-제로 구간(AUTO-ZERO)과 증폭 구간(AMPLIFY)으로 크게 나누어지는 데, 오토-제로 구간에서 각 단위 비교기의 스위치를 제어하는 리셋 신호가 차례로 '하이'에서 '로우'로 변환되면서 비교기 각각의 입력 및 출력이 스위치(S1, S2, S3)에 의해 연결되어 입, 출력이 동일한 전위를 가지게 되어 비교기가 증폭기로서 동작할 수 있는 조건을 만들어 준다. 계속해서, 오토-제로 구간 다음의 증폭 구간에서 비교기가 실질적으로 증폭기 동작을 한다. 이때, 증폭기의 동작 범위 및 출력 스윙(swing)을 크게 하기 위해서는 이때의 동작점이 공급 전원(VDD)의 중간 레벨에 위치하게 하는 것이 가장 좋은 데 BIAS 회로의 공정, 온도 및 에이징(AGING) 등으로 인해 이러한 동작점이 불안정하게 변할 수 있는 문제가 있다.As shown in FIG. 4, an operation section of the three-stage comparator is divided into an auto-zero section and an amplification section AMPLIFY, and a reset signal for controlling a switch of each unit comparator in the auto-zero section. Are sequentially converted from 'high' to 'low', and the inputs and outputs of the comparators are connected by the switches S1, S2, and S3 so that the input and output have the same potential, so that the comparator can operate as an amplifier. Make it. Subsequently, the comparator substantially operates the amplifier in the amplification section after the auto-zero period. At this time, in order to increase the operating range and output swing of the amplifier, it is best to place the operating point at the intermediate level of the power supply VDD due to the process, temperature, and aging of the BIAS circuit. There is a problem that such an operating point may change unstable.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 오토-제로 구간에서 모스 저항의 폭/길이 비로 출력 전압을 VDD/2로 고정하여 바이어스 변화에 의해 민감하게 변하는 입출력 값의 변화를 줄여 동적 범위가 넓은, 보다 효율적인 비교 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and fixed the output voltage to VDD / 2 at the width / length ratio of the MOS resistance in the auto-zero period to reduce the change in the input / output value sensitively changed by the bias change, the dynamic range The purpose is to provide a wider, more efficient comparison device.
도 1은 일반적인 SAR 기법의 ADC에 대한 블록도.1 is a block diagram of an ADC of a typical SAR technique.
도 2는 종래의 SAR ADC에 자주 사용되는 커패시터 연결된 3단 비교기에 대한 회로도.2 is a circuit diagram of a capacitor connected three stage comparator frequently used in a conventional SAR ADC.
도 3은 상기 도 2의 비교기 내부에 구비되는 증폭기의 일실시 내부 회로도.3 is an exemplary internal circuit diagram of an amplifier provided in the comparator of FIG. 2.
도 4는 상기 도 2에 도시된 종래의 3단 비교기에 대한 신호 타이밍도.4 is a signal timing diagram for the conventional three stage comparator shown in FIG.
도 5는 본 발명의 일실시예에 따른 상기 도 2의 단위 비교기에 대한 일실시 내부 회로도.FIG. 5 is an exemplary internal circuit diagram of the unit comparator of FIG. 2 according to an embodiment of the present invention; FIG.
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
110, 130 : 스위칭부110, 130: switching unit
100, 120, 140, 160 : 인버터 증폭기100, 120, 140, 160: inverter amplifier
150, 170 : 모스 저항부150, 170: Mohs resistance part
상기 목적을 달성하기 위한 본 발명은, 다수의 단위 비교기를 직렬 연결하여 제1 입력 신호 및 제2 입력 신호를 서로 비교하기 위한 비교 장치에 있어서, 상기 단위 비교기는, 일측이 상기 제1 입력 신호의 입력단 및 상기 제2 입력 신호의 입력단에 각각 연결되는 제1 및 제2 커패시터; 입력단이 상기 제1 커패시터의 타측에 연결되고, 출력단이 제1 출력 신호의 출력단에 연결되는 제1 인버터 증폭 수단; 리셋 신호 및 반전된 리셋신호에 응답하여 스위칭 동작이 제어되고, 상기 제1 인버터 증폭 수단의 입력단 및 출력단 사이에 연결되는 제1 스위칭 수단; 입력단이 상기 제2 커패시터의 타측에 연결되고, 출력단이 제2 출력 신호의 출력단에 연결되는 제2 인버터 증폭 수단; 상기 리셋 신호 및 상기 반전된 리셋신호에 응답하여 스위칭 동작이 제어되고, 상기 제2 인버터 증폭 수단의 입력단 및 출력단 사이에 연결되는 제2 스위칭 수단; 입력단이 상기 제1 출력 신호의 출력단에 연결되고, 출력단이 상기 제2 출력 신호의 출력단에 연결되는 제3 인버터 증폭 수단; 상기 제1 출력 신호의 출력단에 연결되는 제1 저항 수단; 입력단이 상기 제2 출력 신호의 출력단에 연결되고, 출력단이 상기 제1 출력 신호의 출력단에 연결되는 제4 인버터 증폭 수단; 및 상기 제2 출력 신호의 출력단에 연결되는 제2 저항 수단을 포함하여 이루어진다.According to an aspect of the present invention, there is provided a comparison device for comparing a first input signal and a second input signal with each other by connecting a plurality of unit comparators in series, wherein the unit comparator has one side of the first input signal. First and second capacitors connected to an input terminal and an input terminal of the second input signal, respectively; First inverter amplifying means having an input terminal connected to the other side of the first capacitor and an output terminal connected to an output terminal of the first output signal; A first switching means controlled in response to a reset signal and an inverted reset signal and connected between an input terminal and an output terminal of the first inverter amplifying means; Second inverter amplifying means having an input terminal connected to the other side of the second capacitor and an output terminal connected to an output terminal of the second output signal; Second switching means controlled in response to the reset signal and the inverted reset signal and connected between an input terminal and an output terminal of the second inverter amplifying means; Third inverter amplifying means having an input terminal connected to an output terminal of the first output signal and an output terminal connected to an output terminal of the second output signal; First resistance means connected to an output terminal of the first output signal; Fourth inverter amplifying means, wherein an input terminal is connected to an output terminal of the second output signal, and an output terminal is connected to an output terminal of the first output signal; And second resistance means connected to an output terminal of the second output signal.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 5는 본 발명의 일실시예에 따른 상기 도 2의 단위 비교기에 대한 일실시 내부 회로도로서, 일측이 제1 입력 신호의 입력단(vinn) 및 제2 입력 신호의 입력단(vinp)에 각각 연결되는 2개의 커패시터(C1, C2)와, 커패시터(C1)의 타측 및 제1 출력 신호의 출력단(VOP) 사이에 연결되는 제1 인버터 증폭기(100)와, 리셋 신호(RESET) 및 반전된 리셋신호(RESETB)에 응답하여 스위칭 동작이 제어되며 상기 제1 인버터 증폭기(100)의 입력단과 출력단 사이에 연결되는 스위칭부(110)와, 커패시터(C2)의 타측 및 제2 출력 신호의 출력단(VON) 사이에 연결되는 제2 인버터 증폭기(120)와, 리셋 신호(RESET) 및 반전된 리셋신호(RESETB)에 응답하여 스위칭 동작이 제어되며 상기 제2 인버터 증폭기(120)의 입력단과 출력단 사이에 연결되는 스위칭부(130)와, 제1 출력 신호의 출력단(VOP)과 제2 출력 신호의 출력단(VON) 사이에 연결되는 제3 인버터 증폭기(140)와, 제1 출력 신호의 출력단(VOP)에 연결되는 제1 모스 저항부(150)와, 제2 출력 신호의 출력단(VON)과 제1 출력 신호의 출력단(VOP) 사이에 연결되는 제4 인버터 증폭기(160)와, 제2 출력 신호의 출력단(VON)에 연결되는 제2 모스 저항부(170)로 이루어진다.FIG. 5 is an exemplary internal circuit diagram of the unit comparator of FIG. 2 according to an embodiment of the present invention, wherein one side is connected to an input terminal (vinn) of a first input signal and an input terminal (vinp) of a second input signal, respectively. The first inverter amplifier 100 connected between the two capacitors C1 and C2, the other side of the capacitor C1 and the output terminal VOP of the first output signal, the reset signal RESET and the inverted reset signal ( The switching operation is controlled in response to RESETB and between the switching unit 110 connected between the input terminal and the output terminal of the first inverter amplifier 100, between the other side of the capacitor C2 and the output terminal VON of the second output signal. The switching operation is controlled in response to the second inverter amplifier 120 connected to the reset signal RESET and the inverted reset signal RESETB and is connected between the input terminal and the output terminal of the second inverter amplifier 120. The unit 130, the output terminal VOP of the first output signal, and the second output The third inverter amplifier 140 connected between the output terminal VON of the call, the first MOS resistor unit 150 connected to the output terminal VOP of the first output signal, and the output terminal VON of the second output signal. The fourth inverter amplifier 160 is connected between the output terminal VOP of the first output signal and the second MOS resistor unit 170 is connected to the output terminal VON of the second output signal.
구체적으로, 2개의 스위칭부(110, 130)는 각각, 소스단 및 드레인단이 인버터 증폭기의 입, 출력단에 공통적으로 연결되고 각각의 게이트단으로 리셋 신호(RESET) 및 반전된 리셋 신호(RESETB)를 입력받는 NMOS 트랜지스터(MS1, MS3)와 PMOS 트랜지스터(MS2, MS4)로 이루어진다.Specifically, each of the two switching units 110 and 130 has a source terminal and a drain terminal commonly connected to the input and output terminals of the inverter amplifier, and reset signals RESET and inverted reset signals RESETB to the respective gate terminals. Is composed of NMOS transistors MS1 and MS3 and PMOS transistors MS2 and MS4 that receive.
그리고, 제1 내지 제4 인버터 증폭기(100, 120, 140, 160)는 각각 통상의 CMOS 인버터 구조와 동일하게 전압전원단 및 접지전원단 사이에 직렬 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다.In addition, the first to fourth inverter amplifiers 100, 120, 140, and 160 each include a PMOS transistor and an NMOS transistor connected in series between a voltage power supply terminal and a ground power supply terminal in the same manner as in a conventional CMOS inverter structure.
제1 모스 저항부(150)는 전압전원단 및 접지전원단 사이에 직렬 연결되며 각각의 게이트단으로 제1 출력 신호(VOP)를 입력받는 PMOS 트랜지스터(PM4) 및 NMOS 트랜지스터(NM4)로 이루어지고, PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM4)의 공통 드레인단은 플로팅되어진다.The first MOS resistor unit 150 is composed of a PMOS transistor PM4 and an NMOS transistor NM4 connected in series between a voltage power supply terminal and a ground power supply terminal and receiving a first output signal VOP to each gate terminal. The common drain terminals of the PMOS transistor PM4 and the NMOS transistor NM4 are floated.
이와 동일하게 제2 모스 저항부(170)는 전압전원단 및 접지전원단 사이에 직렬 연결되며 각각의 게이트단으로 제2 출력 신호(VON)를 입력받는 PMOS 트랜지스터(PM6) 및 NMOS 트랜지스터(NM6)로 이루어지고, PMOS 트랜지스터(PM6)와 NMOS 트랜지스터(NM6)의 공통 드레인단은 플로팅되어진다.Similarly, the second MOS resistor unit 170 is connected in series between the voltage power supply terminal and the ground power supply terminal, and the PMOS transistor PM6 and the NMOS transistor NM6 that receive the second output signal VON through the respective gate terminals. The common drain terminal of the PMOS transistor PM6 and the NMOS transistor NM6 is floated.
상기와 같이 구성되는 단위 비교기에서 제1 및 제2 인버터 증폭기(100, 120)는 각각의 스위칭부(110, 130)에 의해 리셋 시 입, 출력이 연결되게 된다.In the unit comparator configured as described above, when the first and second inverter amplifiers 100 and 120 are reset by the respective switching units 110 and 130, the input and output are connected.
상기의 단위 비교기 동작을 아래에 설명한다.The unit comparator operation described above will be described below.
먼저, 리셋 신호(RESET)가 '1'이면 스위칭부(110, 130)의 NMOS 트랜지스터(MS1, MS3)와 PMOS 트랜지스터(MS2, MS4)가 턴온되어 스위치가 닫히게 되고, 이에 따라 모스 저항부(150, 170)에 의해 VDD/2의 전압이 제1 및 제2 인버터 증폭기(100, 120)의 입력 및 출력에 인가된다. 이해를 돕기 위해, 제2 입력 신호의 입력단(vinp)이 'VDD/2'로 고정되었다고 가정하면, 리셋 신호(RESET)가 '1'인 경우 제1 입력 신호의 입력단(vinn)과 제1 인버터 증폭기 사이에 연결된 커패시터(C1) 양단의 전압은 아래 수학식 1과 같게 된다.First, when the reset signal RESET is '1', the NMOS transistors MS1 and MS3 and the PMOS transistors MS2 and MS4 of the switching units 110 and 130 are turned on to close the switch, and thus the MOS resistor unit 150. 170, a voltage of VDD / 2 is applied to the inputs and outputs of the first and second inverter amplifiers 100, 120. For the sake of understanding, assuming that the input terminal (vinp) of the second input signal is fixed to 'VDD / 2', the input terminal (vinn) and the first inverter of the first input signal when the reset signal (RESET) is '1'. The voltage across the capacitor C1 connected between the amplifiers is as shown in Equation 1 below.
따라서, 리셋 신호(RESET)가 '1'이면 제1 및 제2 인버터 증폭기(100, 120)는 증폭기로 동작하게 된다. 그리고, 제1 입력 신호(vinn)가 커패시터(C1)의 바텀 플레이트(BOTTOM PLATE)라고 가정하면 연속되는 제1 입력 신호의 변화가 커패시터(C1)의 탑 플레이트(TOP PLATE), 즉 제1 인버터 증폭기(100)의 입력에 전달된다.Therefore, when the reset signal RESET is '1', the first and second inverter amplifiers 100 and 120 operate as amplifiers. Further, assuming that the first input signal vinn is the bottom plate BOTTOM PLATE of the capacitor C1, the continuous change of the first input signal is the top plate TOP of the capacitor C1, that is, the first inverter amplifier. Is passed to the input of 100.
한편, 제2 인버터 증폭기(120)의 경우 제2 입력 신호(vinp)가 'VDD/2'에 연결되어 제2 인버터 증폭기(120)의 입력이 'VDD/2'가 되므로 커패시터(C2)가 플로팅된다. 따라서, 출력은 제1 출력 신호(VOP)와 제2 출력 신호(VON)의 차를 취하게 되어 출력값이 결국 제1 입력 신호(VINN)의 변화값이 된다. 여기서, 제3 및 제4 인버터 증폭기(140, 160)는 제1 출력 신호(VOP)가 제2 출력 신호(VON)에 비해 크다고 가정하는 경우에 제1 출력 신호(VOP)는 제3 인버터 증폭기(140)의 게이트단에 연결되어 있기 때문에 제3 인버터 증폭기(140)의 드레인 전압이 떨어지게 된다. 마찬가지로, 제2 출력 신호(VON)는 제4 인버터 증폭기(160)의 게이트단으로 인가되므로 제1 출력 신호(VOP)의 전압이 높아지게 된다.Meanwhile, in the case of the second inverter amplifier 120, since the second input signal vinp is connected to 'VDD / 2' and the input of the second inverter amplifier 120 becomes 'VDD / 2', the capacitor C2 is floating. do. Therefore, the output takes the difference between the first output signal VOP and the second output signal VON so that the output value becomes a change value of the first input signal VINN. Here, when the third and fourth inverter amplifiers 140 and 160 assume that the first output signal VOP is larger than the second output signal VON, the first output signal VOP is the third inverter amplifier ( Since it is connected to the gate terminal of the 140, the drain voltage of the third inverter amplifier 140 is lowered. Similarly, since the second output signal VON is applied to the gate terminal of the fourth inverter amplifier 160, the voltage of the first output signal VOP is increased.
상기의 과정을 계속 반복하면 출력(VOP, VON)은 어떤 포화값에 이르게 된다.If the above process is repeated repeatedly, the outputs VOP and VON will reach some saturation value.
결과적으로, 비교기의 오토-제로 구간에서 모스 저항부의 PMOS 트랜지스터와 NMOS 트랜지스터의 폭/길이(W/L) 비에 의해 출력 전압이 고정되고, 트랜지스터의 폭/길이 비의 변화는 종래 기술에서의 저항에 의한 바이어스 회로에서의 전류 변화에 비해 적으므로 출력 전압을 VDD/2 근처에 위치하게 할 수 있다.As a result, the output voltage is fixed by the width / length (W / L) ratio of the PMOS transistor and the NMOS transistor of the MOS resistor portion in the auto-zero period of the comparator, and the change in the width / length ratio of the transistor is a resistance in the prior art. It is small compared to the current change in the bias circuit, which allows the output voltage to be located near VDD / 2.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, 모스 저항을 통해 리셋 시 입출력을 VDD/2로 인가하여 종래에 비해 바이어스 변화에 의한 입출력 값의 변화를 줄임으로써 동적 범위를 넓일 수 있는 효과가 있다.The present invention made as described above has the effect of widening the dynamic range by reducing the change in the input and output values due to the bias change by applying the input and output to the VDD / 2 during reset through the MOS resistor.
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