JP2565135B2 - 位相制御回路 - Google Patents
位相制御回路Info
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- JP2565135B2 JP2565135B2 JP6132785A JP13278594A JP2565135B2 JP 2565135 B2 JP2565135 B2 JP 2565135B2 JP 6132785 A JP6132785 A JP 6132785A JP 13278594 A JP13278594 A JP 13278594A JP 2565135 B2 JP2565135 B2 JP 2565135B2
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- JP
- Japan
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- circuit
- circuits
- clock
- frame pulse
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相制御回路に関し、特
に前段に回路が後から追加される場合の位相乗りかえ制
御に関する。
に前段に回路が後から追加される場合の位相乗りかえ制
御に関する。
【０００２】
【従来の技術】従来、位相乗りかえ回路においては、図
３に示すように、前段回路３−１〜３−３及び前段回路
（オプション）４−１〜４−３各々のデータ１３１−１
〜１３１−３，１４１−１〜１４１−３を、位相乗りか
え回路５内のライトカウンタ５４〜５６からの書込みタ
イミング１５４〜１５６でメモリ５１〜５３に夫々書込
んでいる。
３に示すように、前段回路３−１〜３−３及び前段回路
（オプション）４−１〜４−３各々のデータ１３１−１
〜１３１−３，１４１−１〜１４１−３を、位相乗りか
え回路５内のライトカウンタ５４〜５６からの書込みタ
イミング１５４〜１５６でメモリ５１〜５３に夫々書込
んでいる。
【０００３】ライトカウンタ５４〜５６は各前段回路３
−１〜３−３，４−１〜４−３からの位相、つまりクロ
ック１３２−１〜１３２−３，１４２−１〜１４２−３
及びフレームパルス１３３−１〜１３３−３，１４３−
１〜１４３−３で書込みタイミング１５４〜１５６を生
成している。
−１〜３−３，４−１〜４−３からの位相、つまりクロ
ック１３２−１〜１３２−３，１４２−１〜１４２−３
及びフレームパルス１３３−１〜１３３−３，１４３−
１〜１４３−３で書込みタイミング１５４〜１５６を生
成している。
【０００４】一方、メモリ５１〜５３に書込まれたデー
タはリードカウンタ５８からの読出しタイミング１５９
によって読出され、出力データ１５１〜１５３として出
力される。
タはリードカウンタ５８からの読出しタイミング１５９
によって読出され、出力データ１５１〜１５３として出
力される。
【０００５】リードカウンタ５８は位相調整回路５７か
らのクロック１５７及びフレームパルス１５８で読出し
タイミング１５９を生成している。
らのクロック１５７及びフレームパルス１５８で読出し
タイミング１５９を生成している。
【０００６】位相調整回路５７はクロック／フレームパ
ルス供給回路６からのクロック１６１及びフレームパル
ス１６２と制御信号１５０とによって、メモリ５１〜５
３にとって最適な位相でリードカウンタ５８を動作させ
るためのクロック１５７及びフレームパルス１５８を生
成している。
ルス供給回路６からのクロック１６１及びフレームパル
ス１６２と制御信号１５０とによって、メモリ５１〜５
３にとって最適な位相でリードカウンタ５８を動作させ
るためのクロック１５７及びフレームパルス１５８を生
成している。
【０００７】ここで、クロック／フレームパルス供給回
路６はクロック１６１及びフレームパルス１６２を生成
し、それらを夫々前段回路３−１〜３−３及び位相調整
回路５７に供給している。
路６はクロック１６１及びフレームパルス１６２を生成
し、それらを夫々前段回路３−１〜３−３及び位相調整
回路５７に供給している。
【０００８】前段回路３−１〜３−３はクロック／フレ
ームパルス供給回路６からのクロック１６１及びフレー
ムパルス１６２で動作し、また前段回路４−１〜４−３
は前段回路３−１〜３−３からのクロック１３２−１〜
１３２−３及びフレームパルス１３３−１〜１３３−３
で動作する。
ームパルス供給回路６からのクロック１６１及びフレー
ムパルス１６２で動作し、また前段回路４−１〜４−３
は前段回路３−１〜３−３からのクロック１３２−１〜
１３２−３及びフレームパルス１３３−１〜１３３−３
で動作する。
【０００９】これによって、各前段回路３−１〜３−
３，４−１〜４−３からの位相でメモリ５１〜５３に夫
々書込まれたデータをリードカウンタ５８からの読出し
タイミング１５９で読出すことで、メモリ５１〜５３か
らの出力データ１５１〜１５３の位相を統一している。
３，４−１〜４−３からの位相でメモリ５１〜５３に夫
々書込まれたデータをリードカウンタ５８からの読出し
タイミング１５９で読出すことで、メモリ５１〜５３か
らの出力データ１５１〜１５３の位相を統一している。
【００１０】また、前段回路４−１〜４−３が挿入され
た場合には位相が遅れるため、位相調整回路５７で前段
回路４−１〜４−３のずれ分を調整して使用している。
この調整は制御信号１５０によってマニュアル的に行わ
れる。
た場合には位相が遅れるため、位相調整回路５７で前段
回路４−１〜４−３のずれ分を調整して使用している。
この調整は制御信号１５０によってマニュアル的に行わ
れる。
【００１１】
【発明が解決しようとする課題】上述した従来の位相乗
りかえ制御では、前段回路にオプション回路が追加にな
ったような場合、メモリの読出し位相をそのオプション
回路の遅延分だけ調整する必要がある。
りかえ制御では、前段回路にオプション回路が追加にな
ったような場合、メモリの読出し位相をそのオプション
回路の遅延分だけ調整する必要がある。
【００１２】そのため、位相乗りかえ回路においてはオ
プション回路によって位相調整回路の調整容量が左右さ
れるので、回路規模上非効率である。また、オプション
回路の追加時には位相の調整設定を行わなければなら
ず、制御的にも非効率である。
プション回路によって位相調整回路の調整容量が左右さ
れるので、回路規模上非効率である。また、オプション
回路の追加時には位相の調整設定を行わなければなら
ず、制御的にも非効率である。
【００１３】そこで、本発明の目的は上記の問題点を解
消し、オプション回路の追加時にもメモリの読出し位相
の調整を行うことなく、制御を簡素化することができ、
前段回路の設計上の制約を不要とすることができる位相
制御回路を提供することにある。
消し、オプション回路の追加時にもメモリの読出し位相
の調整を行うことなく、制御を簡素化することができ、
前段回路の設計上の制約を不要とすることができる位相
制御回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明による位相制御回
路は、位相乗せかえのために複数の前段回路各々に対応
して設けられかつ前記複数の前段回路各々のデータを格
納する複数のメモリと、前記前段回路からのクロック及
びフレームパルスを基に前記メモリへの書込みタイミン
グを夫々生成する複数のライトカウンタとを含む位相制
御回路であって、前記複数の前段回路各々からのクロッ
ク及びフレームパルスを監視する監視手段と、前記監視
手段の監視結果を基に前記複数の前段回路各々からのク
ロック及びフレームパルスのうちいずれかを選択する選
択手段と、前記選択手段で選択されたクロック及びフレ
ームパルスを基に読出しタイミングを生成して前記複数
のメモリ各々に対して共通に供給する生成手段とを備え
ている。
路は、位相乗せかえのために複数の前段回路各々に対応
して設けられかつ前記複数の前段回路各々のデータを格
納する複数のメモリと、前記前段回路からのクロック及
びフレームパルスを基に前記メモリへの書込みタイミン
グを夫々生成する複数のライトカウンタとを含む位相制
御回路であって、前記複数の前段回路各々からのクロッ
ク及びフレームパルスを監視する監視手段と、前記監視
手段の監視結果を基に前記複数の前段回路各々からのク
ロック及びフレームパルスのうちいずれかを選択する選
択手段と、前記選択手段で選択されたクロック及びフレ
ームパルスを基に読出しタイミングを生成して前記複数
のメモリ各々に対して共通に供給する生成手段とを備え
ている。
【００１５】
【作用】モニタ回路は前段回路から入力されたクロック
及びフレームパルスの入力状態を監視し、その監視結果
を選択回路に出力する。選択回路はモニタ回路の監視結
果を基に、前段回路から入力されたクロック及びフレー
ムパルスのうち正常な１本を選択してリードカウンタに
出力する。
及びフレームパルスの入力状態を監視し、その監視結果
を選択回路に出力する。選択回路はモニタ回路の監視結
果を基に、前段回路から入力されたクロック及びフレー
ムパルスのうち正常な１本を選択してリードカウンタに
出力する。
【００１６】リードカウンタは選択回路で選択されたク
ロック／フレームパルスによって適度な読出し位相を生
成してメモリに出力する。メモリからはその書込みデー
タがリードカウンタからの適度な読出し位相で読出され
る。
ロック／フレームパルスによって適度な読出し位相を生
成してメモリに出力する。メモリからはその書込みデー
タがリードカウンタからの適度な読出し位相で読出され
る。
【００１７】これによって、前段回路の有無に左右され
ず、制御の簡素化を図り、前段回路の設計上での制約が
不要となる。よって、オプション回路の追加時にもメモ
リの読出し位相の調整が不要となり、制御が簡素化さ
れ、前段回路の設計上の制約が不要となる。
ず、制御の簡素化を図り、前段回路の設計上での制約が
不要となる。よって、オプション回路の追加時にもメモ
リの読出し位相の調整が不要となり、制御が簡素化さ
れ、前段回路の設計上の制約が不要となる。
【００１８】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による位
相乗りかえ回路１はメモリ１１〜１３と、ライトカウン
タ１４〜１６と、モニタ回路１７〜１９と、選択回路２
０と、リードカウンタ２１とから構成されている。
ック図である。図において、本発明の一実施例による位
相乗りかえ回路１はメモリ１１〜１３と、ライトカウン
タ１４〜１６と、モニタ回路１７〜１９と、選択回路２
０と、リードカウンタ２１とから構成されている。
【００２０】メモリ１１〜１３には前段回路３−１〜３
−３及び前段回路（オプション）４−１〜４−３からの
データ１３１−１〜１３１−３，１４１−１〜１４１−
３がライトカウンタ１４〜１６からの書込みタイミング
１０４〜１０６で書込まれる。また、メモリ１１〜１３
に書込まれたデータはリードカウンタ２１からの読出し
タイミング１１０で読出され、出力データ１０１〜１０
３として出力される。
−３及び前段回路（オプション）４−１〜４−３からの
データ１３１−１〜１３１−３，１４１−１〜１４１−
３がライトカウンタ１４〜１６からの書込みタイミング
１０４〜１０６で書込まれる。また、メモリ１１〜１３
に書込まれたデータはリードカウンタ２１からの読出し
タイミング１１０で読出され、出力データ１０１〜１０
３として出力される。
【００２１】ライトカウンタ１４〜１６は前段回路３−
１〜３−３，４−１〜４−３からのクロック１３２−１
〜１３２−３，１４２−１〜１４２−３及びフレームパ
ルス１３３−１〜１３３−３，１４３−１〜１４３−３
を基に書込みタイミング１０４〜１０６を生成し、それ
らを夫々メモリ１１〜１３に出力する。
１〜３−３，４−１〜４−３からのクロック１３２−１
〜１３２−３，１４２−１〜１４２−３及びフレームパ
ルス１３３−１〜１３３−３，１４３−１〜１４３−３
を基に書込みタイミング１０４〜１０６を生成し、それ
らを夫々メモリ１１〜１３に出力する。
【００２２】モニタ回路１７〜１９は前段回路３−１〜
３−３，４−１〜４−３からのクロック１３２−１〜１
３２−３，１４２−１〜１４２−３及びフレームパルス
１３３−１〜１３３−３，１４３−１〜１４３−３の入
力状態をモニタし、そのモニタ結果１０７を選択回路２
０に出力する。
３−３，４−１〜４−３からのクロック１３２−１〜１
３２−３，１４２−１〜１４２−３及びフレームパルス
１３３−１〜１３３−３，１４３−１〜１４３−３の入
力状態をモニタし、そのモニタ結果１０７を選択回路２
０に出力する。
【００２３】選択回路２０は前段回路３−１〜３−３，
４−１〜４−３からのクロック１３２−１〜１３２−
３，１４２−１〜１４２−３及びフレームパルス１３３
−１〜１３３−３，１４３−１〜１４３−３のうち１本
をモニタ回路１７〜１９からのモニタ結果１０７に応じ
て選択し、クロック１０８及びフレームパルス１０９と
してリードカウンタ２１に出力する。
４−１〜４−３からのクロック１３２−１〜１３２−
３，１４２−１〜１４２−３及びフレームパルス１３３
−１〜１３３−３，１４３−１〜１４３−３のうち１本
をモニタ回路１７〜１９からのモニタ結果１０７に応じ
て選択し、クロック１０８及びフレームパルス１０９と
してリードカウンタ２１に出力する。
【００２４】リードカウンタ２１は選択回路２０で選択
されたクロック１０８及びフレームパルス１０９を基に
読出しタイミング１１０を生成し、それを夫々メモリ１
１〜１３に出力する。
されたクロック１０８及びフレームパルス１０９を基に
読出しタイミング１１０を生成し、それを夫々メモリ１
１〜１３に出力する。
【００２５】前段回路３−１〜３−３はクロック／フレ
ームパルス供給回路２からのクロック１２１及びフレー
ムパルス１２２で動作し、また前段回路４−１〜４−３
は前段回路３−１〜３−３からのクロック１３２−１〜
１３２−３及びフレームパルス１３３−１〜１３３−３
で動作する。
ームパルス供給回路２からのクロック１２１及びフレー
ムパルス１２２で動作し、また前段回路４−１〜４−３
は前段回路３−１〜３−３からのクロック１３２−１〜
１３２−３及びフレームパルス１３３−１〜１３３−３
で動作する。
【００２６】図２は本発明の一実施例の動作を示すタイ
ミングチャートである。図において、１０９（ａ）は選
択回路２０が前段回路３−１，４−１からのクロック１
３２−１，１４２−１及びフレームパルス１３３−１，
１４３−１を選択したときのフレームパルスであり、１
０１（ａ）は選択回路２０からフレームパルス１０９
（ａ）が出力されたときの出力データである。
ミングチャートである。図において、１０９（ａ）は選
択回路２０が前段回路３−１，４−１からのクロック１
３２−１，１４２−１及びフレームパルス１３３−１，
１４３−１を選択したときのフレームパルスであり、１
０１（ａ）は選択回路２０からフレームパルス１０９
（ａ）が出力されたときの出力データである。
【００２７】また、１０９（ｂ）は選択回路２０が前段
回路３−２，４−２からのクロック１３２−２，１４２
−２及びフレームパルス１３３−２，１４３−２を選択
したときのフレームパルスであり、１０１（ｂ）は選択
回路２０からフレームパルス１０９（ｂ）が出力された
ときの出力データである。
回路３−２，４−２からのクロック１３２−２，１４２
−２及びフレームパルス１３３−２，１４３−２を選択
したときのフレームパルスであり、１０１（ｂ）は選択
回路２０からフレームパルス１０９（ｂ）が出力された
ときの出力データである。
【００２８】さらに、１０９（ｃ）は選択回路２０が前
段回路３−３，４−３からのクロック１３２−３，１４
２−３及びフレームパルス１３３−３，１４３−３を選
択したときのフレームパルスであり、１０１（ｃ）は選
択回路２０からフレームパルス１０９（ｃ）が出力され
たときの出力データである。
段回路３−３，４−３からのクロック１３２−３，１４
２−３及びフレームパルス１３３−３，１４３−３を選
択したときのフレームパルスであり、１０１（ｃ）は選
択回路２０からフレームパルス１０９（ｃ）が出力され
たときの出力データである。
【００２９】これら図１及び図２を用いて本発明の一実
施例の動作について説明する。まず、モニタ回路１７〜
１９は前段回路３−１〜３−３，４−１〜４−３から入
力されたクロック１３２−１〜１３２−３，１４２−１
〜１４２−３及びフレームパルス１３３−１〜１３３−
３，１４３−１〜１４３−３の入力状態を監視し、その
監視の結果をモニタ結果１０７として選択回路２０に出
力する。
施例の動作について説明する。まず、モニタ回路１７〜
１９は前段回路３−１〜３−３，４−１〜４−３から入
力されたクロック１３２−１〜１３２−３，１４２−１
〜１４２−３及びフレームパルス１３３−１〜１３３−
３，１４３−１〜１４３−３の入力状態を監視し、その
監視の結果をモニタ結果１０７として選択回路２０に出
力する。
【００３０】選択回路２０はモニタ回路１７〜１９のモ
ニタ結果１０７を基に、前段回路３−１〜３−３，４−
１〜４−３から入力されたクロック１３２−１〜１３２
−３，１４２−１〜１４２−３及びフレームパルス１３
３−１〜１３３−３，１４３−１〜１４３−３のうち正
常な１本を選択し、リードカウンタ２１に出力する。
ニタ結果１０７を基に、前段回路３−１〜３−３，４−
１〜４−３から入力されたクロック１３２−１〜１３２
−３，１４２−１〜１４２−３及びフレームパルス１３
３−１〜１３３−３，１４３−１〜１４３−３のうち正
常な１本を選択し、リードカウンタ２１に出力する。
【００３１】前段回路３−１〜３−３，４−１〜４−３
からのデータ１３１−１〜１３１−３，１４１−１〜１
４１−３（以下、データｄ１〜ｄ３とする）は夫々のク
ロック／フレームパルスでメモリ１１〜１３に書込まれ
る。
からのデータ１３１−１〜１３１−３，１４１−１〜１
４１−３（以下、データｄ１〜ｄ３とする）は夫々のク
ロック／フレームパルスでメモリ１１〜１３に書込まれ
る。
【００３２】メモリ１１〜１３に書込まれたデータｄ１
〜ｄ３のメモリ１１〜１３からの読出しは、選択回路２
０で選択されたクロック／フレームパルスによってリー
ドカウンタ２１で生成された適度な読出し位相で読出さ
れる。
〜ｄ３のメモリ１１〜１３からの読出しは、選択回路２
０で選択されたクロック／フレームパルスによってリー
ドカウンタ２１で生成された適度な読出し位相で読出さ
れる。
【００３３】この適度な読出し位相は前段回路３−１〜
３−３間あるいは前段回路４−１〜４−３間の位相ばら
つきを考慮し、クロック１３２−１〜１３２−３，１４
２−１〜１４２−３及びフレームパルス１３３−１〜１
３３−３，１４３−１〜１４３−３のうちどのクロック
／フレームパルスが選択されてもメモリ１１〜１３から
のデータｄ１〜ｄ３の読出しが可能な位相、つまり最も
遅れると予想された位相に適合可能なようになってい
る。
３−３間あるいは前段回路４−１〜４−３間の位相ばら
つきを考慮し、クロック１３２−１〜１３２−３，１４
２−１〜１４２−３及びフレームパルス１３３−１〜１
３３−３，１４３−１〜１４３−３のうちどのクロック
／フレームパルスが選択されてもメモリ１１〜１３から
のデータｄ１〜ｄ３の読出しが可能な位相、つまり最も
遅れると予想された位相に適合可能なようになってい
る。
【００３４】尚、メモリ１１〜１３もリードカウンタ２
１と同様に、前段回路３−１〜３−３間あるいは前段回
路４−１〜４−３間の位相ばらつきを吸収可能なように
そのメモリ容量が設定されている。
１と同様に、前段回路３−１〜３−３間あるいは前段回
路４−１〜４−３間の位相ばらつきを吸収可能なように
そのメモリ容量が設定されている。
【００３５】また、前段回路４−１〜４−３が挿入され
た場合と挿入されない場合とにおいて、前段回路３−１
〜３−３の間のばらつきと前段回路４−１〜４−３間の
ばらつきとが等しいとすれば、位相乗りかえ回路１自身
は前段回路を意識することなく、常に上記の動作を行
う。
た場合と挿入されない場合とにおいて、前段回路３−１
〜３−３の間のばらつきと前段回路４−１〜４−３間の
ばらつきとが等しいとすれば、位相乗りかえ回路１自身
は前段回路を意識することなく、常に上記の動作を行
う。
【００３６】このように、メモリ１１〜１３に対するデ
ータ書込みに使用されるクロック／フレームパルスのう
ち任意の正常なクロック／フレームパルスをメモリ１１
〜１３に対するデータ読出しにも使用することによっ
て、前段回路３−１〜３−３，４−１〜４−３の有無に
左右されず、制御の簡素化を図り、前段回路（オプショ
ン回路）の設計上での制約が不要となる。
ータ書込みに使用されるクロック／フレームパルスのう
ち任意の正常なクロック／フレームパルスをメモリ１１
〜１３に対するデータ読出しにも使用することによっ
て、前段回路３−１〜３−３，４−１〜４−３の有無に
左右されず、制御の簡素化を図り、前段回路（オプショ
ン回路）の設計上での制約が不要となる。
【００３７】
【発明の効果】以上説明したように本発明によれば、複
数の前段回路各々からのクロック及びフレームパルスに
対する監視結果を基に複数の前段回路各々からのクロッ
ク及びフレームパルスのうちいずれかを選択し、これら
クロック及びフレームパルスを基に読出しタイミングを
生成することによって、オプション回路の追加時にもメ
モリの読出し位相の調整を行うことなく、制御を簡素化
することができ、前段回路の設計上の制約を不要とする
ことができるという効果がある。
数の前段回路各々からのクロック及びフレームパルスに
対する監視結果を基に複数の前段回路各々からのクロッ
ク及びフレームパルスのうちいずれかを選択し、これら
クロック及びフレームパルスを基に読出しタイミングを
生成することによって、オプション回路の追加時にもメ
モリの読出し位相の調整を行うことなく、制御を簡素化
することができ、前段回路の設計上の制約を不要とする
ことができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すフローチャート
である。
である。
【図３】従来例の構成を示すブロック図である。
１ 位相乗りかえ回路 ２ クロック／フレームパルス供給回路 ３−１〜３−３ 前段回路 ４−１〜４−３ 前段回路（オプション） １１〜１３ メモリ １４〜１６ ライトカウンタ １７〜１９ モニタ回路 ２０ 選択回路 ２１ リードカウンタ
Claims (3)
- 【請求項１】 位相乗せかえのために複数の前段回路各
々に対応して設けられかつ前記複数の前段回路各々のデ
ータを格納する複数のメモリと、前記前段回路からのク
ロック及びフレームパルスを基に前記メモリへの書込み
タイミングを夫々生成する複数のライトカウンタとを含
む位相制御回路であって、前記複数の前段回路各々から
のクロック及びフレームパルスを監視する監視手段と、
前記監視手段の監視結果を基に前記複数の前段回路各々
からのクロック及びフレームパルスのうちいずれかを選
択する選択手段と、前記選択手段で選択されたクロック
及びフレームパルスを基に読出しタイミングを生成して
前記複数のメモリ各々に対して共通に供給する生成手段
とを有することを特徴とする位相制御回路。 - 【請求項２】 前記複数のメモリ各々は、前記複数の前
段回路の間において予想される位相ばらつきを吸収可能
なメモリ容量を有することを特徴とする請求項１記載の
位相制御回路。 - 【請求項３】 前記生成手段は、前記選択手段で選択さ
れたクロック及びフレームパルスを基に前記複数の前段
回路の間において予想される位相ばらつきに対応可能な
読出しタイミングを生成するリードカウンタを含むこと
を特徴とする請求項１または請求項２記載の位相制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132785A JP2565135B2 (ja) | 1994-06-15 | 1994-06-15 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132785A JP2565135B2 (ja) | 1994-06-15 | 1994-06-15 | 位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088731A JPH088731A (ja) | 1996-01-12 |
| JP2565135B2 true JP2565135B2 (ja) | 1996-12-18 |
Family
ID=15089492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6132785A Expired - Lifetime JP2565135B2 (ja) | 1994-06-15 | 1994-06-15 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565135B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014217039A (ja) * | 2013-04-30 | 2014-11-17 | 富士通株式会社 | 伝送装置および同期制御方法 |
-
1994
- 1994-06-15 JP JP6132785A patent/JP2565135B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088731A (ja) | 1996-01-12 |
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