JP2550361B2 - 保護機能を備えたパワートランジスタ - Google Patents
保護機能を備えたパワートランジスタInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明は、パワートランジスタの保護機能に関し、
特に過電流保護や過温度保護に好適な構造に関するもの
である。
特に過電流保護や過温度保護に好適な構造に関するもの
である。
従来の保護機能内蔵型MOSFETとしては、例えば、1985
年 アイイーイーイー パワー エレクトロニクス ス
ペシャリスツ コンファレンス レコード（IEEE Power
Electronics Specialists Conference Record,1985,pp
229）に記載されているものがある。
年 アイイーイーイー パワー エレクトロニクス ス
ペシャリスツ コンファレンス レコード（IEEE Power
Electronics Specialists Conference Record,1985,pp
229）に記載されているものがある。
上記の装置は、第14〜17図に示すようなものであり、
過電流および過温度保護機能を備えたものである。
過電流および過温度保護機能を備えたものである。
まず、第14図は全体の構成を示す図であり、縦型パワ
ーMOSFETと同一チップ内に保護機能を受け持つCMOSおよ
びバイポーラICを形成した、いわゆるパワーICの構成と
なっている。
ーMOSFETと同一チップ内に保護機能を受け持つCMOSおよ
びバイポーラICを形成した、いわゆるパワーICの構成と
なっている。
第14図の装置においては、Thermal limit 83で過温度
を、Current limit 84で過電流を検出すると、CMOSロジ
ック部に信号が伝達され、図中でPOWER TMOS 81と記載
されているパワーMOSFETを遮断することによって素子の
破壊を防止するようになっている。
を、Current limit 84で過電流を検出すると、CMOSロジ
ック部に信号が伝達され、図中でPOWER TMOS 81と記載
されているパワーMOSFETを遮断することによって素子の
破壊を防止するようになっている。
上記の装置のうち、過電流保護部（主として前記第14
図のCurrent Limit84に相当）の回路構成は第15図のよ
うになっている。
図のCurrent Limit84に相当）の回路構成は第15図のよ
うになっている。
第15図において、メインMOSFET81は、単一セルMOSFET
90と同じセルが数千個（この例では3000個）並列に接続
されたものである。
90と同じセルが数千個（この例では3000個）並列に接続
されたものである。
本例の場合には、単一セルMOSFET90とメインMOSFET81
とのセル数比は1:3000であるから、単一セルMOSFET90に
流れた電流の3000倍がメインMOSFET81に流れることにな
る。
とのセル数比は1:3000であるから、単一セルMOSFET90に
流れた電流の3000倍がメインMOSFET81に流れることにな
る。
また、負荷82に流れる主電流は、上記の単一セルMOSF
ET90と検流抵抗91とから成るカレントミラー回路のによ
ってモニタされる。
ET90と検流抵抗91とから成るカレントミラー回路のによ
ってモニタされる。
上記の回路において、検流抵抗91に流れる電流が大き
くなって検流抵抗91両端のドロップ電圧が大きくなる
と、上側コンパレータ92又は下側コンパレータ93のどち
らかから過電流検出信号が出力され、それによって後続
のゲート駆動回路を停止させて電流を遮断するようにな
っている。従って負荷短絡などの際に、デバイスに流れ
る過大電流によってボンディング線が溶断する等の異常
発生を避けることができる。
くなって検流抵抗91両端のドロップ電圧が大きくなる
と、上側コンパレータ92又は下側コンパレータ93のどち
らかから過電流検出信号が出力され、それによって後続
のゲート駆動回路を停止させて電流を遮断するようにな
っている。従って負荷短絡などの際に、デバイスに流れ
る過大電流によってボンディング線が溶断する等の異常
発生を避けることができる。
また、第16図は、上記の従来例における過温度保護部
（主として前記第14図のThermal Limit83に相当）の回
路図である。
（主として前記第14図のThermal Limit83に相当）の回
路図である。
この回路においては、パイポーラトランジスタのベー
ス・エミッタ間電圧の温度変化を検出し、基準電圧と比
較して保護機能を作動させるようになっているが、この
ような微妙なアナログ制御を精度良く行なうために複雑
で大規模の回路構成となっている。
ス・エミッタ間電圧の温度変化を検出し、基準電圧と比
較して保護機能を作動させるようになっているが、この
ような微妙なアナログ制御を精度良く行なうために複雑
で大規模の回路構成となっている。
また、第17図は、上記の従来例の基本デバイス構造の
断面図である。この構造は、前記のような大規模なICと
パワーMOSFETを集積するためにかなり複雑な構造となっ
ており、その製造には２回のエピタキシャル成長と埋込
層の形成、分離層の形成などを含む長い工程が必要であ
る。
断面図である。この構造は、前記のような大規模なICと
パワーMOSFETを集積するためにかなり複雑な構造となっ
ており、その製造には２回のエピタキシャル成長と埋込
層の形成、分離層の形成などを含む長い工程が必要であ
る。
しかしながら、上記のごとき従来の保護機能を備えた
パワートランジスタにおいては、回路構成が複雑でチッ
プ面積が大きく、また２重のエピタキシャル成長を行う
等、製造工程も複雑な構成となっていたため、製造コ
ストが高く、応用範囲が限られる、電気雑音、サージ
等で誤動作する、本体のパワートランジスタの性能が
損われる、等の問題があった。
パワートランジスタにおいては、回路構成が複雑でチッ
プ面積が大きく、また２重のエピタキシャル成長を行う
等、製造工程も複雑な構成となっていたため、製造コ
ストが高く、応用範囲が限られる、電気雑音、サージ
等で誤動作する、本体のパワートランジスタの性能が
損われる、等の問題があった。
本発明は、上記とごとき従来技術の問題を解決するた
めになされたものであり、製造が容易で安価に実現する
ことの出来る保護機能を備えたパワートランジスタを提
供することを目的とする。
めになされたものであり、製造が容易で安価に実現する
ことの出来る保護機能を備えたパワートランジスタを提
供することを目的とする。
上記の目的を達成するため、本発明の第１の構成にお
いては、パワートランジスタの主電流又は主電流に比例
した電流の流れる抵抗の両端の電圧によって上記パワー
トランジスタに流れる電流を検出し、その値が所定値以
上になった場合に上記パワートランジスタをオフにする
信号処理部を備えたパワートランジスタにおいて、上記
パワートランジスタと同一半導体基板に形成され、かつ
上記パワートランジスタのガードリングと下記溝とによ
って上記パワートランジスタと電気的に分離された信号
処理部と、表面に上記信号処理部が形成されている半導
体基板の裏面に上記信号処理部の下部の上記抵抗の接続
部となる領域が露出するように形成された溝と、該溝に
充填され、上記接続部となる領域に接続された、導電体
を混入した耐熱性樹脂からなる樹脂抵抗体とを備えるよ
うに構成している。
いては、パワートランジスタの主電流又は主電流に比例
した電流の流れる抵抗の両端の電圧によって上記パワー
トランジスタに流れる電流を検出し、その値が所定値以
上になった場合に上記パワートランジスタをオフにする
信号処理部を備えたパワートランジスタにおいて、上記
パワートランジスタと同一半導体基板に形成され、かつ
上記パワートランジスタのガードリングと下記溝とによ
って上記パワートランジスタと電気的に分離された信号
処理部と、表面に上記信号処理部が形成されている半導
体基板の裏面に上記信号処理部の下部の上記抵抗の接続
部となる領域が露出するように形成された溝と、該溝に
充填され、上記接続部となる領域に接続された、導電体
を混入した耐熱性樹脂からなる樹脂抵抗体とを備えるよ
うに構成している。
すなわち、本発明の第１の構成においては、半導体基
板の裏面に信号処理部の下部の抵抗の接続部となる領域
が露出するように溝を形成し、その領域に接続するよう
に樹脂抵抗体を充填し、その樹脂抵抗体をパワートラン
ジスタに流れる電流検出用の抵抗として用いることによ
り、過電流保護機能を持たせるように構成したものであ
る。
板の裏面に信号処理部の下部の抵抗の接続部となる領域
が露出するように溝を形成し、その領域に接続するよう
に樹脂抵抗体を充填し、その樹脂抵抗体をパワートラン
ジスタに流れる電流検出用の抵抗として用いることによ
り、過電流保護機能を持たせるように構成したものであ
る。
また、本発明の第２の構成においては、パワートラン
ジスタの温度に応じて抵抗値の変化する感温抵抗の両端
の電圧によって上記パワートランジスタの温度を検出
し、その値が所定値以上になった場合に上記パワートラ
ンジスタをオフにする信号処理部を備えたパワートラン
ジスタにおいて、上記パワートランジスタと同一半導体
基板に形成され、かつ上記パワートランジスタのガード
リングと下記溝とによって上記パワートランジスタと電
気的に分離された信号処理部と、表面と上記信号処理部
が形成されている半導体基板の裏面に上記信号処理部の
下部の上記感温抵抗の接続部となる領域が露出するよう
に形成された溝と、該溝に充填され、上記接続部となる
領域に接続された、金属酸化物を混入した耐熱性樹脂か
らなる感温樹脂抵抗体とを備えるように構成している。
ジスタの温度に応じて抵抗値の変化する感温抵抗の両端
の電圧によって上記パワートランジスタの温度を検出
し、その値が所定値以上になった場合に上記パワートラ
ンジスタをオフにする信号処理部を備えたパワートラン
ジスタにおいて、上記パワートランジスタと同一半導体
基板に形成され、かつ上記パワートランジスタのガード
リングと下記溝とによって上記パワートランジスタと電
気的に分離された信号処理部と、表面と上記信号処理部
が形成されている半導体基板の裏面に上記信号処理部の
下部の上記感温抵抗の接続部となる領域が露出するよう
に形成された溝と、該溝に充填され、上記接続部となる
領域に接続された、金属酸化物を混入した耐熱性樹脂か
らなる感温樹脂抵抗体とを備えるように構成している。
すなわち、本発明の第２の構成においては、半導体基
板の裏面に信号処理部の下部の感温抵抗の接続部となる
領域が露出するように溝を形成し、その領域に接続する
ように感温樹脂抵抗体を充填し、その感温樹脂抵抗体を
パワートランジスタの温度検出用の感温抵抗として用い
ることにより、過温度保護機能を持たせるように構成し
たものである。
板の裏面に信号処理部の下部の感温抵抗の接続部となる
領域が露出するように溝を形成し、その領域に接続する
ように感温樹脂抵抗体を充填し、その感温樹脂抵抗体を
パワートランジスタの温度検出用の感温抵抗として用い
ることにより、過温度保護機能を持たせるように構成し
たものである。
第１図は、本発明の第１の実施例図であり、過電流保
護機能を内蔵した縦形MOSFET（VDMOS）の断面図を製造
工程に沿って示したものである。
護機能を内蔵した縦形MOSFET（VDMOS）の断面図を製造
工程に沿って示したものである。
まず、第１図（ａ）において、１は低抵抗ｎ形基板、
２は高抵抗ｎ形エピタキシャル層である。また、３、
３′、３″及び３はｐウェル層であり、３は縦形MOSF
ET（後記第２図の100、以下VDMOSと記す）のチャネルが
形成される基板領域、３′は上記VDMOSのガードリング
兼分離領域、３″は後記第２図に示すトランジスタ101
のベース領域、３は後述のソース抵抗12とVss電極17
とを結ぶコンタクト領域である。また、４、４′、４″
はn+形拡散層であり、４はVDMOSのソース領域、４′は
トランジスタ101のエミッタ領域、４″はトランジスタ1
01のコレクタ・コンタクト層を形成している。また５は
VDMOSのゲートSiO2、６はゲートポリSi、７はPSG膜、８
はAl電極層であり、ここまでは通常のVDMOSの工程と同
じである。なお、第１図の図面左側にはVDMOSのセルが
多数形成されているが図示を省略している。
２は高抵抗ｎ形エピタキシャル層である。また、３、
３′、３″及び３はｐウェル層であり、３は縦形MOSF
ET（後記第２図の100、以下VDMOSと記す）のチャネルが
形成される基板領域、３′は上記VDMOSのガードリング
兼分離領域、３″は後記第２図に示すトランジスタ101
のベース領域、３は後述のソース抵抗12とVss電極17
とを結ぶコンタクト領域である。また、４、４′、４″
はn+形拡散層であり、４はVDMOSのソース領域、４′は
トランジスタ101のエミッタ領域、４″はトランジスタ1
01のコレクタ・コンタクト層を形成している。また５は
VDMOSのゲートSiO2、６はゲートポリSi、７はPSG膜、８
はAl電極層であり、ここまでは通常のVDMOSの工程と同
じである。なお、第１図の図面左側にはVDMOSのセルが
多数形成されているが図示を省略している。
次に、（ｂ）において、低抵抗基板１の裏面からSiO2
9等をマスクとして反応性イオンエッチングを行い、ｐ
ウェル層３〜３が露出するまでエッチングした溝10を
形成する。
9等をマスクとして反応性イオンエッチングを行い、ｐ
ウェル層３〜３が露出するまでエッチングした溝10を
形成する。
次に、（ｃ）において、CVD等でPSG等の絶縁膜12を形
成し、次に、その絶縁膜12のｐウェル層３″及び３の
部分と低抵抗基板１の裏面の部分とを除去し、次に、銀
の粉末を含むポリイミド樹脂をスピンコートして溝10を
埋めながらほぼ平坦なポリイミド膜11を形成して硬化さ
せる。
成し、次に、その絶縁膜12のｐウェル層３″及び３の
部分と低抵抗基板１の裏面の部分とを除去し、次に、銀
の粉末を含むポリイミド樹脂をスピンコートして溝10を
埋めながらほぼ平坦なポリイミド膜11を形成して硬化さ
せる。
次に、（ｄ）において、このポリイミド膜11を反応性
イオンエッチングで均一にエッチングすれば、溝10に対
して埋込まれた銀入りポリイミド抵抗体13が完成する。
該抵抗体は後記第２図のトランジスタ101のベース領域
の下部と前記コンタクト領域３の下部で素子に接続さ
れている。
イオンエッチングで均一にエッチングすれば、溝10に対
して埋込まれた銀入りポリイミド抵抗体13が完成する。
該抵抗体は後記第２図のトランジスタ101のベース領域
の下部と前記コンタクト領域３の下部で素子に接続さ
れている。
なお、16はゲート入力電極、17はVss電極、18はドレ
イン電極である。
イン電極である。
次に作用を説明する。
第２図は、第１図の装置の最も簡単な等価回路例であ
る。なお、第２図のゲート抵抗Rg及び結線と構成は、第
１図には図示されていないが、ゲートポリSi層の一部を
使って容易に形成できる。
る。なお、第２図のゲート抵抗Rg及び結線と構成は、第
１図には図示されていないが、ゲートポリSi層の一部を
使って容易に形成できる。
第２図において、RsはVDMOS 100に流れるソース電流
を検出するための抵抗（第１図の13に相当）である。こ
の抵抗に一定値以上の電流が流れると接点15の電圧が上
昇してトランジスタ101をオンさせ、VDMOS 100のゲート
電圧を下げることにより、VDMOS 100をオフにして過電
流が流れるのを防止する。
を検出するための抵抗（第１図の13に相当）である。こ
の抵抗に一定値以上の電流が流れると接点15の電圧が上
昇してトランジスタ101をオンさせ、VDMOS 100のゲート
電圧を下げることにより、VDMOS 100をオフにして過電
流が流れるのを防止する。
例えばVDMOS 100の電流制限値Imaxを5Aとしてトラン
ジスタ101をオンさせる電圧0.8Vを発生するには、Rs＝1
60mΩが必要である。この抵抗値は、例えばポリイミド
樹脂に銀等の金属粉末を混合することによって実現でき
る。
ジスタ101をオンさせる電圧0.8Vを発生するには、Rs＝1
60mΩが必要である。この抵抗値は、例えばポリイミド
樹脂に銀等の金属粉末を混合することによって実現でき
る。
前記第１図のポリイミド抵抗体13（第２図のRs）は、
トランジスタ101のベース３″とVDMOSのVss電極17とに
溝10の内側で接続することが出来、抵抗形成を全て溝内
部で行なうことが出来るため、大面積の抵抗を形成する
ことも容易である。またこの樹脂は後工程であるダイボ
ンディング等の熱処理に耐え得る。
トランジスタ101のベース３″とVDMOSのVss電極17とに
溝10の内側で接続することが出来、抵抗形成を全て溝内
部で行なうことが出来るため、大面積の抵抗を形成する
ことも容易である。またこの樹脂は後工程であるダイボ
ンディング等の熱処理に耐え得る。
なお、第１、２図の実施例においては、信号処理部と
してトランジスタ101だけの簡単な回路を用いている
が、トランジスタ１個だけでなく、コンパレータ等のIC
で信号処理部を形成すれば、より精度の高い保護機能を
実現できる。その場合でも、ガードリング３′によって
横方向、溝によって縦方向に電気的に分離された構造に
なるため、従来例に示す様な２重エピタキシャル成長
や、埋込み拡散、分離拡散など複雑な工程は全く不要
で、通常のVDMOS工程後に溝と埋込み抵抗形成工程を追
加するだけでよく、高温処理を伴わないのでVDMOSの特
性を損うことがない。また樹脂抵抗体によって溝構造が
機械的に支持されるので、通常のチップと同様な取扱い
が可能である。
してトランジスタ101だけの簡単な回路を用いている
が、トランジスタ１個だけでなく、コンパレータ等のIC
で信号処理部を形成すれば、より精度の高い保護機能を
実現できる。その場合でも、ガードリング３′によって
横方向、溝によって縦方向に電気的に分離された構造に
なるため、従来例に示す様な２重エピタキシャル成長
や、埋込み拡散、分離拡散など複雑な工程は全く不要
で、通常のVDMOS工程後に溝と埋込み抵抗形成工程を追
加するだけでよく、高温処理を伴わないのでVDMOSの特
性を損うことがない。また樹脂抵抗体によって溝構造が
機械的に支持されるので、通常のチップと同様な取扱い
が可能である。
次に、第３図及び第４図は本発明の第２の実施例図で
あり、第３図は断面図、第４図は第３図の等価回路図を
示す。
あり、第３図は断面図、第４図は第３図の等価回路図を
示す。
この実施例は、本発明をバイポーラ・ダーリントン・
パワートランジスタに適用した例であり、102はバイポ
ーラ・ダーリントン・パワートランジスタであり、REは
前記第２図のRsと同様の検流抵抗である。
パワートランジスタに適用した例であり、102はバイポ
ーラ・ダーリントン・パワートランジスタであり、REは
前記第２図のRsと同様の検流抵抗である。
このように、バイポーラ・ダーリントン・パワートラ
ンジスタの場合でも、前記VDMOSの場合とほとんど同様
な構成で過電流保護機能を実現することが出来る。
ンジスタの場合でも、前記VDMOSの場合とほとんど同様
な構成で過電流保護機能を実現することが出来る。
以上、ｎチャネル形VDMOS、npnダーリントントランジ
スタを例として説明したが、ｐチャネル形、pnp形やそ
の他のパワーデバイス、例えば電導度変調形MOSFET（い
わゆるCOMFET）等への応用も可能なことは勿論である。
スタを例として説明したが、ｐチャネル形、pnp形やそ
の他のパワーデバイス、例えば電導度変調形MOSFET（い
わゆるCOMFET）等への応用も可能なことは勿論である。
また、第５図に示す第３の実施例のごとく、ポリイミ
ド抵抗体13の上に絶縁性ポリイミド13′を積層する構造
にすれば、チップ実装時にドレイン電極（第１図の18）
と前記ポリイミド抵抗体13とが接触して不良となるのを
完全に防ぐことができる。
ド抵抗体13の上に絶縁性ポリイミド13′を積層する構造
にすれば、チップ実装時にドレイン電極（第１図の18）
と前記ポリイミド抵抗体13とが接触して不良となるのを
完全に防ぐことができる。
また、この抵抗体13は、ポリイミド以外の耐熱性樹
脂、例えばポリイミド樹脂などでも実現することが出来
る。
脂、例えばポリイミド樹脂などでも実現することが出来
る。
また上記の樹脂抵抗体にパワートランジスタに流れる
全電流（主電流）を流すのではなく、従来例の様に主電
流に比例した一部の電流を流すことによっても過電流の
検知、保護ができることは勿論である。
全電流（主電流）を流すのではなく、従来例の様に主電
流に比例した一部の電流を流すことによっても過電流の
検知、保護ができることは勿論である。
次に、第６図は本発明の第４の実施例図であり、過温
度保護機能を内蔵した縦形MOSFET（VDMOS）の断面図を
製造工程に沿って示したものである。
度保護機能を内蔵した縦形MOSFET（VDMOS）の断面図を
製造工程に沿って示したものである。
まず、第６図（ａ）において、31はｎ型の低抵抗基
板、32はｎ型の高抵抗エピタキシャル層である。また3
3、33′及び33″はｐウェル層であり、33はVDMOS 103の
チャネルが形成される基板領域、33′はVDMOS 103のガ
ードリングであって他の部分（トランジスタ104等の信
号処理回路部）との電気的分離を兼ねる領域、33″は信
号処理回路部のトランジスタ104のベース領域である。
また34、34′、34″はn+拡散層であり、34はVDMOS 103
のソース、34′はトランジスタ104のコレクタ、34″は
トランジスタ104のエミッタを形成している。また35はV
DMOS 103のゲートSiO2、36はゲートポリSi、36′はポリ
Siで作った抵抗、37はPSG、38はAl電極層であり、ここ
までは通常のVDMOSの工程と同じである。なお図の左側
にはVDMOSのセルが多数形成されているが図示を省略し
ている。
板、32はｎ型の高抵抗エピタキシャル層である。また3
3、33′及び33″はｐウェル層であり、33はVDMOS 103の
チャネルが形成される基板領域、33′はVDMOS 103のガ
ードリングであって他の部分（トランジスタ104等の信
号処理回路部）との電気的分離を兼ねる領域、33″は信
号処理回路部のトランジスタ104のベース領域である。
また34、34′、34″はn+拡散層であり、34はVDMOS 103
のソース、34′はトランジスタ104のコレクタ、34″は
トランジスタ104のエミッタを形成している。また35はV
DMOS 103のゲートSiO2、36はゲートポリSi、36′はポリ
Siで作った抵抗、37はPSG、38はAl電極層であり、ここ
までは通常のVDMOSの工程と同じである。なお図の左側
にはVDMOSのセルが多数形成されているが図示を省略し
ている。
次に、（ｂ）において、低抵抗基板31の裏面からSiO2
39等をマスクとして反応性イオンエッチングを行い、ｐ
ウェル層33、33′、33″が露出するまでエッチングした
溝40を形成する。
39等をマスクとして反応性イオンエッチングを行い、ｐ
ウェル層33、33′、33″が露出するまでエッチングした
溝40を形成する。
次に、（ｃ）において、CVD等の方法によってPSG等の
絶縁膜41をたい積し、低抵抗基板31の裏面と溝40内の一
部を除去する。さらに金または銀などの金属を蒸着し
て、前記PSGを除去した部分を金属蒸着膜42で覆った状
態とし、金属蒸着膜の不要部分は除去する。
絶縁膜41をたい積し、低抵抗基板31の裏面と溝40内の一
部を除去する。さらに金または銀などの金属を蒸着し
て、前記PSGを除去した部分を金属蒸着膜42で覆った状
態とし、金属蒸着膜の不要部分は除去する。
上記の金属蒸着膜42が残された部分において、高抵抗
エピタキシャル層32に接触している部分がコンタクト4
3、トランジスタ104のベース領域33″に接触している部
分がコンタクト43′となる。
エピタキシャル層32に接触している部分がコンタクト4
3、トランジスタ104のベース領域33″に接触している部
分がコンタクト43′となる。
次に、（ｄ）において、金属酸化物焼結体粉末を含む
ポリミイド樹脂をスピンコートして溝40を埋めながらほ
ぼ平坦な膜44を形成し、紫外線等で硬化させる。
ポリミイド樹脂をスピンコートして溝40を埋めながらほ
ぼ平坦な膜44を形成し、紫外線等で硬化させる。
次に、（ｅ）において、上記の膜44を反応性イオンエ
ッチングによって均一にエッチングすれば、溝40内部に
埋込まれた感温特性を有する樹脂抵抗体45が完成する。
この樹脂抵抗体はコンタクト43においてトランジスタ10
4のコレクタおよびVDMOS103のゲートに接続され、コン
タクト43′においてトランジスタ104のベースに接続さ
れる。
ッチングによって均一にエッチングすれば、溝40内部に
埋込まれた感温特性を有する樹脂抵抗体45が完成する。
この樹脂抵抗体はコンタクト43においてトランジスタ10
4のコレクタおよびVDMOS103のゲートに接続され、コン
タクト43′においてトランジスタ104のベースに接続さ
れる。
なお、46はゲート入力電極、47はVss電極、48はドレ
イン電極である。
イン電極である。
次に作用を説明する。
第７図は、第６図の装置の最も簡単な等価回路例であ
る。なお、第７図のゲート抵抗Rg及び結線の構成は、第
６図には図示されていないが、ゲートポリSi層の一部を
使って容易に形成できる。
る。なお、第７図のゲート抵抗Rg及び結線の構成は、第
６図には図示されていないが、ゲートポリSi層の一部を
使って容易に形成できる。
また、第７図に示すごとくトランジスタ104を１個だ
け用いた回路ではなくコンパレータ等のICを形成すれ
ば、より精度の高い機能が実現できることは勿論であ
る。
け用いた回路ではなくコンパレータ等のICを形成すれ
ば、より精度の高い機能が実現できることは勿論であ
る。
第７図において、R1は埋込まれた感温特性を有する樹
脂抵抗体（第６図の45）、R2はポリSiによる抵抗（第６
図の36′）である。この場合の樹脂抵抗体R1に含まれる
金属酸化物は、Ni、Co、Mnの複合酸化物であり、通常サ
ーミスタに使用されている焼結体である。この粉末をポ
リイミド樹脂と混合して硬化させると、サーミスタより
は感度が悪いが常温〜250℃の間で１桁以上抵抗値が急
変する抵抗体が得られる。例えば、第８図は、上記の樹
脂抵抗体として、その寸法を100×100×100μｍとした
場合における抵抗値の温度変化の一例を示した図であ
り、常温〜250℃の範囲で抵抗値が１桁以上変化してい
ることが判る。
脂抵抗体（第６図の45）、R2はポリSiによる抵抗（第６
図の36′）である。この場合の樹脂抵抗体R1に含まれる
金属酸化物は、Ni、Co、Mnの複合酸化物であり、通常サ
ーミスタに使用されている焼結体である。この粉末をポ
リイミド樹脂と混合して硬化させると、サーミスタより
は感度が悪いが常温〜250℃の間で１桁以上抵抗値が急
変する抵抗体が得られる。例えば、第８図は、上記の樹
脂抵抗体として、その寸法を100×100×100μｍとした
場合における抵抗値の温度変化の一例を示した図であ
り、常温〜250℃の範囲で抵抗値が１桁以上変化してい
ることが判る。
第７図の装置において、VDMOS 103本体の損失が大き
くなって過熱すると、樹脂抵抗体R1の温度も上昇してそ
の抵抗値が低下し、そのため樹脂抵抗体R1とポリsi抵抗
R2との分圧比が変化するのでトランジスタ104のベース
電位が上昇し、それが所定の値に達するとトランジスタ
104がオンになる。そのためVDMOS 103のゲート電圧が低
下し、VDMOS 103がオフになって熱的な破壊を防止す
る。
くなって過熱すると、樹脂抵抗体R1の温度も上昇してそ
の抵抗値が低下し、そのため樹脂抵抗体R1とポリsi抵抗
R2との分圧比が変化するのでトランジスタ104のベース
電位が上昇し、それが所定の値に達するとトランジスタ
104がオンになる。そのためVDMOS 103のゲート電圧が低
下し、VDMOS 103がオフになって熱的な破壊を防止す
る。
上記第６図の構成においては、樹脂抵抗体45（第７図
のR1）はトランジスタ104と溝40の内側で接続すること
が出来、また、トランジスタ104を含むIC部はガードリ
ング33′によって横方向に、溝40によって縦方向に電気
的に分離され、しかもIC部は溝内部に埋込んだ樹脂抵抗
体45によって機械的に支持される構造となるため、前記
従来例のごとき電気的な分離に起因する２層エピタキシ
ャル成長、埋込み拡散、分離拡散など複雑な工程は不要
であり、通常のVDMOS工程終了後に溝と樹脂抵抗体の埋
込み形成工程を追加するだけでよい。また高温処理を伴
わないのでVDMOSの特性を損うことがない。
のR1）はトランジスタ104と溝40の内側で接続すること
が出来、また、トランジスタ104を含むIC部はガードリ
ング33′によって横方向に、溝40によって縦方向に電気
的に分離され、しかもIC部は溝内部に埋込んだ樹脂抵抗
体45によって機械的に支持される構造となるため、前記
従来例のごとき電気的な分離に起因する２層エピタキシ
ャル成長、埋込み拡散、分離拡散など複雑な工程は不要
であり、通常のVDMOS工程終了後に溝と樹脂抵抗体の埋
込み形成工程を追加するだけでよい。また高温処理を伴
わないのでVDMOSの特性を損うことがない。
次に、第９図は本発明の第５の実施例の断面図、第10
図はその等価回路図、第11図は第９図の実施例における
樹脂抵抗体R12の温度特性図である。
図はその等価回路図、第11図は第９図の実施例における
樹脂抵抗体R12の温度特性図である。
この実施例は、樹脂抵抗体として温度上昇に伴って抵
抗値が増加する素子を用いて過温度保護機能を持たせた
ものである。
抗値が増加する素子を用いて過温度保護機能を持たせた
ものである。
この実施例においては、樹脂抵抗体R12に含まれる金
属酸化物として、BaTiO3（チタン酸バリウム）とPbTiO3
（チタン酸鉛）との混合物を用いている。これらは通常
正特性サーミスタ（PCT）に使用されている焼結体の粉
末であり、ポリイミド樹脂と混合して硬化させると、第
11図に示すごとき特性が得られる。
属酸化物として、BaTiO3（チタン酸バリウム）とPbTiO3
（チタン酸鉛）との混合物を用いている。これらは通常
正特性サーミスタ（PCT）に使用されている焼結体の粉
末であり、ポリイミド樹脂と混合して硬化させると、第
11図に示すごとき特性が得られる。
また、固定抵抗R11は、第９図の例ではトランジスタ1
04のベース抵抗を利用しているが、前記第６図の場合と
同様にポリSiで形成することも可能である。
04のベース抵抗を利用しているが、前記第６図の場合と
同様にポリSiで形成することも可能である。
また、この実施例においても樹脂抵抗体は溝の内側に
おいてコンタクトが取られ、結線することが出来る。
おいてコンタクトが取られ、結線することが出来る。
次に動作を説明する。
本体のVDMOS 103が過熱すると、樹脂抵抗体R12の抵抗
値が大きくなり、R11とR12の分圧値が上昇してトランジ
スタ104がオンになり、それによってVDMOS 103をオフに
して過熱を防ぐように動作する。
値が大きくなり、R11とR12の分圧値が上昇してトランジ
スタ104がオンになり、それによってVDMOS 103をオフに
して過熱を防ぐように動作する。
次に、第12図は本発明の第６の実施例の断面図、第13
図はその等価回路図である。
図はその等価回路図である。
この実施例は、バイポーラ・ダーリントン・パワート
ランジスタに過温度保護機能を持たせた例である。この
場合、樹脂抵抗体R21は第６図と同様の負特性である
が、第６図のVDMOSの場合とほぼ同様な構成で過温度保
護を実現することが出来る。
ランジスタに過温度保護機能を持たせた例である。この
場合、樹脂抵抗体R21は第６図と同様の負特性である
が、第６図のVDMOSの場合とほぼ同様な構成で過温度保
護を実現することが出来る。
なお、105がバイポーラ・ダーリントン・パワートラ
ンジスタ、R22はポリSi抵抗である。
ンジスタ、R22はポリSi抵抗である。
以上、ｎチャネル形VDMOS、npnダーリントン・トラン
ジスタの例で説明してきたが、本発明は通常のパワーデ
バイスの工程終了後に溝と樹脂抵抗体形成の工程を追加
すればよいので、ｐチャネル形やpnp形或いはその他の
パワーデバイス、例えば電導度変調形MOSFETいわゆるCO
MFET等への応用も可能なことは勿論である。
ジスタの例で説明してきたが、本発明は通常のパワーデ
バイスの工程終了後に溝と樹脂抵抗体形成の工程を追加
すればよいので、ｐチャネル形やpnp形或いはその他の
パワーデバイス、例えば電導度変調形MOSFETいわゆるCO
MFET等への応用も可能なことは勿論である。
また樹脂抵抗体の樹脂はポリイミド以外の耐熱性樹
脂、例えばエポキシ樹脂などでもよい。
脂、例えばエポキシ樹脂などでもよい。
また、混入する金属酸化物としては、負特性のもので
はFe、Cuなどの金属酸化物や、V2O5（５酸化バナジウ
ム）等でもよいし、正特性のものでは酸化亜鉛系（ZnO
−NiO−TiO2）の焼結体、酸化鉛系の焼結体などでも実
現することが出来る。
はFe、Cuなどの金属酸化物や、V2O5（５酸化バナジウ
ム）等でもよいし、正特性のものでは酸化亜鉛系（ZnO
−NiO−TiO2）の焼結体、酸化鉛系の焼結体などでも実
現することが出来る。
以上説明してきたように、この発明によれば、高温
の熱処理工程の追加がなく、高温の熱処理工程はパワー
トランジスタの形成工程と変らない、大面積、大容量
の抵抗体を容易に作製できる、回路部の電気的分離及
び機械支持が容易、電流や温度の検出が容易、等の利
点があり、極めて安価に過電流や過温度の保護機能を備
えたパワートランジスタを実現することが出来る、とい
う効果が得られる。
の熱処理工程の追加がなく、高温の熱処理工程はパワー
トランジスタの形成工程と変らない、大面積、大容量
の抵抗体を容易に作製できる、回路部の電気的分離及
び機械支持が容易、電流や温度の検出が容易、等の利
点があり、極めて安価に過電流や過温度の保護機能を備
えたパワートランジスタを実現することが出来る、とい
う効果が得られる。
第１図は本発明の第１の実施例の断面図、第２図は第１
図の装置の等価回路図、第３図は本発明の第２の実施例
の断面図、第４図は第３図の装置の等価回路図、第５図
は本発明の第３の実施例の部分断面図、第６図は本発明
の第４の実施例の断面図、第７図は第６図の装置の等価
回路図、第８図は感温樹脂抵抗体の温度特性図、第９図
は本発明の第５の実施例の断面図、第10図は第９図の実
施例の断面図、第11図は正特性の感温樹脂抵抗体の温度
特性図、第12図は本発明の第６の実施例の断面図、第13
図は第12図の装置の等価回路図、第14図は従来装置の一
例の全体構成図、第15図は該従来装置の過電流保護部の
構成図、第16図は該従来装置の過温度保護部の構成図、
第17図は該従来装置の主要部断面図である。 〈符号の説明〉 １……低抵抗ｎ形基板 ２……高抵抗ｎ形エピタキシャル層 ３……VDMOS 100のチャネルが形成される基板領域とな
るｐウェル層 ３′……VDMOS 100のガードリング兼分離領域となるｐ
ウェル層 ３″……トランジスタ101のベース領域となるｐウェル
層 ３……ソース抵抗12とVss電極17とを結ぶコンタクト
領域となるｐウェル層 ４……VDMOS 100のソース領域となるn+形拡散層 ４′……トランジスタ101のエミッタ領域となるn+系拡
散層 ４″……トランジスタ101のコレクタ・コンタクト層と
なるn+系拡散層 ５……VDMOS 100のゲートSiO2 ６……ゲートポリSi ７……PSG膜 ８……Al電極層 ９……SiO2 10……溝 11……ポリイミド膜 12……絶縁膜 13……銀入りポリイミド抵抗体13 16……ゲート入力電極 17……Vss電極 18……ドレイン電極
図の装置の等価回路図、第３図は本発明の第２の実施例
の断面図、第４図は第３図の装置の等価回路図、第５図
は本発明の第３の実施例の部分断面図、第６図は本発明
の第４の実施例の断面図、第７図は第６図の装置の等価
回路図、第８図は感温樹脂抵抗体の温度特性図、第９図
は本発明の第５の実施例の断面図、第10図は第９図の実
施例の断面図、第11図は正特性の感温樹脂抵抗体の温度
特性図、第12図は本発明の第６の実施例の断面図、第13
図は第12図の装置の等価回路図、第14図は従来装置の一
例の全体構成図、第15図は該従来装置の過電流保護部の
構成図、第16図は該従来装置の過温度保護部の構成図、
第17図は該従来装置の主要部断面図である。 〈符号の説明〉 １……低抵抗ｎ形基板 ２……高抵抗ｎ形エピタキシャル層 ３……VDMOS 100のチャネルが形成される基板領域とな
るｐウェル層 ３′……VDMOS 100のガードリング兼分離領域となるｐ
ウェル層 ３″……トランジスタ101のベース領域となるｐウェル
層 ３……ソース抵抗12とVss電極17とを結ぶコンタクト
領域となるｐウェル層 ４……VDMOS 100のソース領域となるn+形拡散層 ４′……トランジスタ101のエミッタ領域となるn+系拡
散層 ４″……トランジスタ101のコレクタ・コンタクト層と
なるn+系拡散層 ５……VDMOS 100のゲートSiO2 ６……ゲートポリSi ７……PSG膜 ８……Al電極層 ９……SiO2 10……溝 11……ポリイミド膜 12……絶縁膜 13……銀入りポリイミド抵抗体13 16……ゲート入力電極 17……Vss電極 18……ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 １０１Ｄ
Claims (2)
- 【請求項１】パワートランジスタの主電流又は主電流に
比例した電流の流れる抵抗の両端の電圧によって上記パ
ワートランジスタに流れる電流を検出し、その値が所定
値以上になった場合に上記パワートランジスタをオフに
する信号処理部を備えたパワートランジスタにおいて、 上記パワートランジスタと同一半導体基板に形成され、
かつ上記パワートランジスタのガードリングと下記溝と
によって上記パワートランジスタと電気的に分離された
信号処理部と、 表面に上記信号処理部が形成されている半導体基板の裏
面に上記信号処理部の下部の上記抵抗の接続部となる領
域が露出するように形成された溝と、 該溝に充填され、上記接続部となる領域に接続された、
導電体を混入した耐熱性樹脂からなる樹脂抵抗体とを備
え、 上記樹脂抵抗体を上記前流検出用の抵抗として用いるよ
うに構成したことを特徴とする過電流保護機能を備えた
パワートランジスタ。 - 【請求項２】パワートランジスタの温度に応じて抵抗値
の変化する感温抵抗の両端の電圧によって上記パワート
ランジスタの温度を検出し、その値が所定値以上になっ
た場合に上記パワートランジスタをオフにする信号処理
部を備えたパワートランジスタにおいて、 上記パワートランジスタと同一半導体基板に形成され、
かつ上記パワートランジスタのガードリングと下記溝と
によって上記パワートランジスタと電気的に分離された
信号処理部と、 表面に上記信号処理部が形成されている半導体基板の裏
面に上記信号処理部の下部の上記感温抵抗の接続部とな
る領域が露出するように形成された溝と、 該溝に充填され、上記接続部となる領域に接続された、
金属酸化物を混入した耐熱性樹脂からなる感温樹脂抵抗
体とを備え、 該感温樹脂抵抗体を上記感温抵抗として用いるように構
成したことを特徴とする過温度保護機能を備えたパワー
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261804A JP2550361B2 (ja) | 1987-10-19 | 1987-10-19 | 保護機能を備えたパワートランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261804A JP2550361B2 (ja) | 1987-10-19 | 1987-10-19 | 保護機能を備えたパワートランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105570A JPH01105570A (ja) | 1989-04-24 |
| JP2550361B2 true JP2550361B2 (ja) | 1996-11-06 |
Family
ID=17366944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261804A Expired - Lifetime JP2550361B2 (ja) | 1987-10-19 | 1987-10-19 | 保護機能を備えたパワートランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550361B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101213471B1 (ko) * | 2008-02-25 | 2012-12-18 | 한국전자통신연구원 | 금속-절연체 전이(ｍｉｔ) 소자의 자체발열 방지회로 및 그방지회로용 집적소자의 제조방법 |
-
1987
- 1987-10-19 JP JP62261804A patent/JP2550361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01105570A (ja) | 1989-04-24 |
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