JP2546745B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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浩利 山岸
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幸男 柄沢
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの製造
方法に関し、より詳しくは絶縁耐圧に優れたゲート酸化
膜を有するＭＯＳ構造の半導体デバイスの製造方法に関
する。
【０００２】
【従来の技術】ＭＯＳ構造の半導体デバイスのゲート酸
化膜については、より薄く、より高い絶縁耐圧をバラツ
キなく発現することが望まれている。そして、高い絶縁
耐圧を得るための酸化膜形成条件については種々提案さ
れ、ある程度その目的を達成している。
【０００３】しかしながら、シリコンウェーハ基板の面
から見た場合に、どのようなシリコン基板を用いるとよ
り優れたゲート酸化膜を形成できるか、といった点につ
いては、未検討の部分が多いため、実際に引上げられた
半導体単結晶棒を所定の厚さをもつポリッシュドウェー
ハに加工したサンプルとした後、ＭＯＳ構造デバイスを
作成し、酸化膜耐圧電圧を測定し所定の酸化膜耐圧電圧
のものを良品として使用する以外にはこれと行った対策
はなかった。
【０００４】
【発明が解決しようとする課題】本発明は、上記の点を
解決しようとするもので、その目的は、絶縁耐圧に優れ
たゲート酸化膜を有するＭＯＳ構造の半導体デバイスの
製造を可能にするシリコンウェーハ基板の条件を見出す
ことにある。
【０００５】
【課題を解決するための手段】本発明の半導体デバイス
の製造方法は、ゲート酸化膜のゲート面積が５〜１５ｍ
ｍ2 、膜厚が１５〜４０ｎｍであって、当該酸化膜上に
形成した燐ドープポリシリコン電極とシリコン単結晶基
板の間に直流電圧を印加し、ゲート電流が電流密度で１
μＡ／ｍｍ2 以上流れ始めた時の酸化膜耐圧電圧が８Ｍ
Ｖ／ｃｍ以上であるＭＯＳ構造デバイスの製造におい
て、酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下のシ
リコンウェーハ基板を用いることを特徴とする。
【０００６】含有酸素濃度が１×１０18ａｔｍｏｓ／ｃ
ｍ3以下シリコンウエーハ基板を用い、その表面にゲー
ト面積が５〜１５ｍｍ2 、酸化膜厚１５〜４０ｎｍのゲ
ート酸化膜を有するＭＯＳ構造デバイスをほぼ均等に多
数個作成した場合、当該酸化膜上に形成した燐ドープポ
リシリコン電極とシリコン単結晶基板の間に直流電圧を
印加した時のゲート電流が電流密度で１μＡ／ｍｍ2 以
上流れ始めた時の酸化膜耐圧電圧が８ＭＶ／ｃｍ以上と
なるデバイスの割合は８０％以上となる。
【０００７】本発明の方法は、それ自体が所定の有用な
電子的な諸動作を行うＭＯＳ型の半導体デバイスを製造
するのに好適なだけでなく、引き上げられたシリコン単
結晶棒、あるいはそれから切り出したウェーハをＭＯＳ
型半導体デバイスとしたときのゲート酸化膜の絶縁耐圧
を予め評価するための検査に用いられる試験用サンプル
としての半導体デバイスの製造にも好適である。この場
合、本発明は検査用デバイスの製造方法としての意義を
有する。そして、この面からすると、ゲート面積５〜１
５ｍｍ2 の範囲を外れても、ゲート酸化膜の膜厚１５〜
４０ｎｍを外れても、正確な酸化膜耐圧電圧の値が得難
くなり好ましくない。
【０００８】
【実施例】次に実施例を挙げて本発明を更に詳細に説明
する。ＣＺ法及びＦＺ法により直径１３０ｍｍのシリコ
ン半導体単結晶棒を複数本引上げた。ＣＺ法には直径４
５ｃｍの石英ルツボ中にボロンをドープし電気抵抗率が
１０オームｃｍとなるように調整した。引き上げ成長条
件としては引き上げ速度を１．２ｍｍ／ｍｉｎに固定し
その際に含有酸素濃度を０〜５×１０18ａｔｏｍｓ／ｃ
ｍ3 であるものを複数本成長させた。引き上げた単結晶
棒の引き上げ方位はすべて＜１００＞であった。ＣＺ法
でシリコン半導体単結晶棒を引き上げる際に引き上げ速
度を速くすると酸化膜耐圧が劣化することはよく知られ
ているので前記のごとく引き上げ速度一定の結晶を成長
させた。ダイヤモンドソーにより所定の厚さを持つウェ
ーハを切出しその表面を化学研磨法によりポリッシュウ
ェーハに仕上げた。
【０００９】さらに含有酸素濃度と酸化膜耐圧との関係
を調べるためにかかるＰＷウェーハを酸化膜耐圧用の熱
処理工程を施した。かかるウェーハをＲＣＡ洗浄でクリ
ーニングした後、９００℃で１００分間ゲート酸化を行
い２５ｎｍの酸化膜を形成した。さらにポリシリコンを
その上にデポし燐を拡散して８ｍｍ2 の電極パターンを
形成した。酸化膜の絶縁破壊電圧を測定するために、電
極とシリコン基板の間に数ＭＶ／ｃｍの電界となるよう
に電圧を印加した。電流が１μＡ／ｍｍ2 以上流れ始め
るところを絶縁破壊電圧と定義した。８ＭＶ／ｃｍ以上
の酸化膜耐圧をもつ割合を良品と判断し、１枚のＰＷウ
ェーハ巾に形成したかかるチップの総数でその良品を割
り１００倍することで％良品率を算出した。
【００１０】図１に含有酸素濃度とかかる酸化膜耐圧％
良品率の対比を示した。両者は、明確な相関を示し、含
有酸素濃度が高くなると酸化膜耐圧が劣化していること
がわかった。図１からシリコンウェーハ基板の含有酸素
濃度が１×１０18ａｔｏｍｓ／ｃｍ3 以下の場合に良品
率が８０％となることがわかる。
【００１１】
【発明の効果】以上の説明で明らかな様に、本発明によ
れば、絶縁耐圧に優れたゲート酸化膜を有するＭＯＳ構
造の半導体デバイスを高い歩留まりで得ることができ
る。
【図面の簡単な説明】
【図１】シリコンウェーハ中の含有酸素濃度と酸化膜耐
圧の良品率の関係を示すグラフである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柄沢 幸男 群馬県安中市磯部２丁目13番１号 信越 半導体株式会社 半導体磯部研究所内 (56)参考文献 特開 昭61−3415（ＪＰ，Ａ) 特開 昭59−101863（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 ゲート酸化膜のゲート面積が５〜１５ｍ
    ｍ2 、膜厚が１５〜４０ｎｍであって、当該酸化膜上に
    形成した燐ドープポリシリコン電極とシリコン単結晶基
    板の間に直流電圧を印加し、ゲート電流が電流密度で１
    μＡ／ｍｍ2 以上流れ始めた時の酸化膜耐圧電圧が８Ｍ
    Ｖ／ｃｍ以上であるＭＯＳ構造デバイスの製造におい
    て、酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3 以下のシ
    リコンウェーハ基板を用いることを特徴とする半導体デ
    バイスの製造方法。
JP3076875A 1991-03-15 1991-03-15 半導体デバイスの製造方法 Expired - Lifetime JP2546745B2 (ja)

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EP0503815A2 (en) 1992-09-16

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