JP2535812B2

JP2535812B2 - 時分割交換機

Info

Publication number: JP2535812B2
Application number: JP60122224A
Authority: JP
Inventors: 洋清水
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-06-05
Filing date: 1985-06-05
Publication date: 1996-09-18
Anticipated expiration: 2011-09-18
Also published as: JPS61280200A

Description

【発明の詳細な説明】（発明の関連分野）本発明はスター状に敷設された線路を介し、複数の端
末を収容する時分割交換機に関する。

（従来技術及びその問題点）ディジタル技術の発展・普及に伴ない、従来、音声中
心であった交換サービスは音声・データの統合サービス
へと拡大しており、とりわけ構内用においてはそれが顕
著である。かかるディジタル交換機として、例えば米国
特許番号4253179号記載の「タイムディビィジョンスイ
ッチングシステム（Time division digital switching
system）」がある。この交換機のブロック図を第９図に
示す。この交換機は、交換制御装置10,交換網2,中央制
御装置３よりなり、端末41,51,61はそれぞれインタフェ
イス回路4,5,6を介し交換網２に収容されている。交換
制御装置10は、一定周期で動作するカウンタ19、カウン
タ19の出力にもとずき送信者アドレス111及び受信者ア
ドレス121を出力する制御メモリ22及びタイムスロット
供給回路13とから構成されている。中央制御装置３は制
御線43,53,63を介し、インタフェイス回路4,5,6からの
回線設定要求及び相手端末番号を知るとこれにもとづ
き、送信者アドレスと受信者アドレスを対にして制御メ
モリ22に書きこむ。このアドレス対はカウンタ19の動作
により周期的に制御メモリ22より読みだされ、送信者ア
ドレス111,受信者アドレス121としてタイムスロット供
給回路13を介し交換網２に供給される。この制御によ
り、インタフェイス回路間には一定容量の回線（一般に
は64Kbpsの回線）が設定される。この回線は、インタフ
ェイス回路から回線の解放要求が中央制御装置３に行な
われるまで保持される。この制御を回線交換制御という
が、この交換方式には次の様な問題点がある。回線が設
定されている間は交換網２の容量の一部を占有しつづけ
るので、音声のように連続的に通信が行なわれる場合は
回線の使用効率は良いが、データのようにバースト的
（間欠的）に通信が行なわれる場合使用効率が良くない
という欠点がある。更に、一定容量の回線（多くの場合
64Kbpsの回線）しか割り当てられないので、高速・大容
量の通信サービスには適さないという問題点がある。

（発明の目的）本発明の目的は、音声のような即時系の通信とデータ
のような待時系の通信を効率良く収容すると共に、高速
・大容量の通信サービスを簡易に提供する時分割交換機
を実現することにある。

（発明の構成）本発明は、端末に対応して設けられた複数のインタフ
ェイス回路と、これらインタフェイス回路相互を接続す
る時分割交換網と、この時分割交換網へアクセスするイ
ンタフェイス回路を特定する発信者特定回路と、要求さ
れるアクセス遅延時間の短い通信の順に高い優先度を与
え、前記時分割交換へのアクセス優先度を制御する優先
制御回路とから構成される時分割交換機において、前記
インタフェイス回路は、端末からの信号を受信するとそ
の通信の優先度と前記優先制御回路が与える優先度を比
較し通信の優先度が優先制御回路が与える優先度と同じ
かあるいは高い場合送信要求を送出し端末からの信号が
前記時分割交換網に供給し終わると前記送信要求の送出
を終了し、前記発信者特定回路は、前記インタフェイス
回路からの送信要求を入力し送信要求を行ったインタフ
ェイス回路のうちの１つを特定し送信者アドレスとして
前記時分割交換網に供給し、前記時分割交換網は、前記
送信アドレスで特定されるインタフェイス回路の信号を
入力し交換し、前記優先制御回路は、アクセス優先度を
設定するもので一定周期で最高優先度を与え、以降周期
内でインタフェイス回路からの送信要求がなくなる毎に
優先度を下げることを特徴としている。

（実施例）図面を参照しながら本発明を詳細に説明する。本発明
の第１の実施例を第１図に示す。本実施例は、交換網2,
発信者特定回路11,優先制御回路14及び端末41,51,61を
収容しているインタフェイス回路4,5,6から成る。優先
制御回路14のカウンタ142は、リセットパルス144により
第３図（144）に示すように、一定周期Ｔでリセットさ
れる。カウンタ144は、最高優先度を示す優先度０を第
３図（141）に示すように、インタフェイス回路4,5,6に
通知する。優先度０の通信は、周期Ｔ毎に可能となるの
で、音声などの周期的な即時系通信の収容が可能とな
る。インタフェイス回路4,5,6にそれぞれ端末41,51,61
から供給される即時系通信の信号S40,S50,S60に対し、
第３図（42），（52），（62）に示すように、送信要求
42,52,62を送出する。通信者特定回路11は、この送信要
求に対し、第３図（111）に示すように、インタフェイ
ス回路４に送信を許可すべく、送信アドレス（A4）を出
力する。これに応じ、第３図（２）に示すように、イン
タフェイス回路４は、信号（S40）を送出する。インタ
フェイス回路は、信号（S40）の送出が終了すると、送
信要求42の送出を停止する。これにより発信者特定回路
11は、インタフェイス回路４の送信終了を知り、次に、
インタフェイス回路５に送信を許可すべく、送信者アド
レス（A5）を送出する。送信タイムスロット数は、各イ
ンタフェイス回路側で送信開始以降の送信要求信号の保
持時間で設定される。

インタフェイス回路５の信号（S50）の送出が終わる
と、同様にしてインタフェイス回路６が信号（60）の送
出を行う。この時点で全ての最高優先度０における送信
要求がなくなるが、これは、この優先度の通信の終了を
意味する。検出回路143は、これを検出すると第３図（1
43）に示すようにクロック信号をカウンタ142に供給
し、１つ低位の優先度１を送出する。この優先度は待時
系通信に割り当てられる。

優先度１の通信モードでも同じように各インタフェイ
ス回路からの送信要求に基づいて、信号（S51），（S5
2），（61）の送信が行われる。１回の送信権獲得で複
数の信号の送出も可能である。以下、図示はしないが、
送信要求がなくなる毎に優先度を下げ、次の周期Ｔの開
始で優先度が最高位０に戻る。以上の基本的な制御によ
り、高優先の即時系通信と低優先の待時系通信の統合を
はかっている。優先制御回路14は、インタフェイス回路
4,5,6からの送信要求42,52,62すべてが０（送信要求が
無いことを意味する）であるか否かを検出する検出回路
143と、送信要求42,52,62が全て０であることが検出さ
れる時優先度141を下げるカウンタ142から成る。このカ
ウンタ142は、一定周期Ｔで供給されるリセットパルス1
44で初期化される。第２図に優先制御回路14の一構成例
を示す。第２図において、送信要求42,52,62が全て０の
ときNORゲート145の出力は１になる。ANDゲート146は、
交換網３のタイムスロットに同期したクロック147と、N
ORゲート145の出力を入力し、NORゲート145の出力が１
のときカウンタ142のクロック入力Cpにクロックを供給
する。カウンタ142は、クリア入力CLに供給されるリセ
ットパルス144により初期化される。

第３図に周期Ｔにおける動作を示す。同図（144）に
示すリセットパルス144によりカウンタ142は初期化され
（同図（141））に示すように出力、即ち優先度141は０
となり最優先度を各インタフェイス回路に通知する。
今、インタフェイス回路4,5,6に最優先度の送信要求が
生じているとする。従って、送信要求42,52,62は全て１
となる。発信者特定回路11はこれらの送信要求から送信
を許可するインタフェイス回路を１つ特定し、その送信
者アドレス111を出力する。なお、発信者特定回路11
は、例えば特願昭59−153633号明細書に記載されている
ように読み出し専用メモリにより実施できる。今、発信
者特定回路11内には、インタフェイス回路間の送信許可
の優先順としてインタフェイス回路4,5,6の順となるよ
うプログラムされているとすると、第３図（111）に示
すように、インタフェイス回路４のアドレスA4が送信者
アドレス111として出力される。これにより、インタフ
ェイス回路４は送信権を獲得し送信を行なう。インタフ
ェイス回路４は送信が終了すると、送信要求42を０にす
る。発信者特定回路11は残った送信要求52,62からイン
タフェイス回路５を特定し、アドレスA5を出力する。こ
れにより、インタフェイス回路５が送信権を獲得し送信
を行なう。第３図（111）に示すように、インタフェイ
ス回路５は、３タイムスロットの間送信を行なうことが
できる。即ち、送信時間はインタフェイス回路において
設定することができる。インタフェイス回路５の送信が
終了すると、送信要求62のみ１となり発信者特定回路11
はアドレスA6を出力する。第３図（111）には、インタ
フェイス回路６は３タイムスロットの期間送信した例を
示している。最優先度の送信が全て終わると、送信要求
42,52,62は全て０となるので、第２図に示すNORゲート1
45の出力は１となり、第３図（143）に示すようにクロ
ック147のクロックが１個、ANDゲート146を介しカウン
タ142のクロック入力Cpに供給される。この結果、カウ
ンタ142はインクリメントされ優先度141は第３図（14
1）に示すように１になる。これにより、優先度は１つ
下がり、次最先度の通信モードとなる。第３図（111）
は、インタフェイス回路5,6に送信要求があり、インタ
フェイス回路５は、２タイムスロット、３タイムスロッ
ト長の２個のデータを送出し、インタフェイス回路６は
１タイムスロット長のデータを送出した場合を示してい
る。次最先度の送信が全て終了すると、カウンタ142は
更にインクリメントされ優先度141は第３図（141）に示
すように２となり、低優先度の通信モードとなる。周期
Ｔが経過すると、第３図（144）に示すリセットパルス1
44によりカウンタ142は再び初期化され、優先度141は０
となり最優先度の通信モードに戻る。第４図に本実施例
に用いる交換網２とインタフェイス回路4,5,6の構成を
示す。インタフェイス回路４は端末４からのデータをバ
ッファする送信バッファ401、交換網２から受信された
データをバッファする受信バッファ403及び制御回路402
とから構成される。同様に、インタフェイス回路5,6
は、各々送信バッファ501,601受信バッファ503,603及び
制御回路502,602とから構成される。交換網２において
は、インタフェイス回路４に対応して送信者アドレス11
1をデコードするデコーダ404,アドレスフィルタ405及び
送信ゲート47,受信ゲート48とが設けられている。同様
にインタフェイス回路5,6に対応してデコーダ504,604,
アドレスフィルタ505,605及び送信ゲート57,67,受信ゲ
ート58,68が設けられている。また、送信ゲート47,57,6
7の出力、受信ゲート48,58,68の一方の入力及びアドレ
スフィルタ405,505,605の入力はバス21により共通に接
続されている。

インタフェイス回路４からインタフェイス回路６への
通信を例に説明する。受信バッファ401に端末41よりデ
ータが受信されると、制御回路402はこのデータの優先
度を知り、優先制御回路14の示す優先度141と比較し、
データの優先度の方が高いかあるいは同じ場合送信要求
42を１にする。本発明は、優先度をデータのどの情報フ
ィールドから得るかを特定するものではないが、例えば
データ内の優先度を示す情報に基づき、優先度を認識す
る、あるいは特定の宛先アドレス、論理番号を有するデ
ータは高い優先度にするなど公知の方法により、インタ
フェイス回路はデータの優先度を認識することができ
る。発信者特定回路11により発信者アドレス111として
インタフェイス回路４のアドレス番号が供給されると、
デコーダ404のみが自己のアドレス番号と一致している
ので、送信ゲート47を導通状態にする。

これにより、送信バッファ401からインタフェイス回
路６宛てのデータブロックがバス21に送出される。この
データブロックの構成を第５図に示す。このデータブロ
ックは、開始デリミタSDあて先アドレス番号DA,情報フ
ィールドINFO,終了デリミタEDより成り、データブロッ
クの長さはタイムスロットの整数倍である。アドレスフ
ィルタ405,505,605はバス21よりこのデータブロックの
受信し、開始デリミタSDにもとづきあて先アドレス番号
DAを認識する。インタフェイス回路６のアドレスフィル
タ605のみ自己のアドレス番号とあて先アドレス番号DA
とが一致していることを検出し受信ゲート68を導通状態
にし、かかるデータブロックを受信バッファ603に供給
する。アドレスフィルタ605は終了デリミタEDを検出す
ると、受信ゲート68をしゃ断状態にし受信を終了する。
受信バッファ603に受信されたデータブロックはその後
端末６に送出される。以上のように、送信制御に関して
は本発明を用い、受信制御についてはデータブロック内
の宛先アドレスに基づいて行うという公知の方法により
端末通信が可能となる。

本発明は、交換網２が情報INFO用のバス21とアドレス
用のバス21′とから成る交換機においても実施できる。
第６図は、この場合の交換網とインタフェイス回路の構
成例を示したもので、送信ゲート47′は、デコーダ404
が自己のアドレス番号と発信者アドレス111とが一致す
るのを検出すると導通状態になり、制御回路402から受
信者のアドレス番号がバス21′に出力される。同時に送
信ゲート47を介してINFがバス21に送出される。一方、
受信動作においては、アドレスフィルタ405がバス21′
上のアドレスが自己のアドレス番号と一致していると受
信ゲート48を導通状態にし受信を行なう。

本発明の第２の実施例を第７図に示す。第１の実施例
では、相手インタフェイス回路は信号内の宛先アドレス
DAで示されているが、本実施例では、相手インタフェイ
ス回路の指定を交換制御装置側で行うことにより、信号
内に宛先アドレスを設定しなくても統合交換が可能とな
る。本実施例は第１の実施例に受信者特定回路12,タイ
ムスロット供給回路12及び中央制御装置３とが加わって
いる。インタフェイス回路4,5,6は回線の設定要求が生
じると、相手インタフェイス回路のアドレス番号を制御
線43,53,63を介し中央制御装置３に通知する。中央制御
装置３は制御線31により、設定要求を行なったインタフ
ェイス回路のアドレス番号と相手インタフェイス回路の
アドレス番号の対を受信者特定回路12に登録する。より
具体的に述べると、受信者特定回路12としてランダムア
クセスメモリ（RAM）を用い、そのアドレス入力に発信
側のインタフェイス回路のアドレス番号を供給すると受
信側のインタフェイス回路のアドレス番号を出力するよ
うにする。このように受信者特定回路12は、発信者アド
レス111を読みだし用メモリアドレスに供給し、メモリ
出力として受信者アドレス121を得るRAMを用いた変換テ
ーブルにより実現される。

インタフェイス回路４から６への通信を例に説明す
る。第８図に交換網２及びインタフェイス回路4,5,6の
構成を示す。制御回路402は、回線の設定が終了した
後、送信バッファ401にデータが到達すると、そのデー
タの優先度と優先制御回路14の与える優先度141とを比
較し、データの方が高いあるいは同じならば送信要求42
を１にする。発信者特定回路11が発信者アドレス111と
してインタフェイス回路４のアドレス番号を出力する
と、このアドレス番号は受信者特定回路12に供給され、
受信者特定回路12は受信者アドレス121としてインタフ
ェイス回路６のアドレス番号を出力する。第10図（11
1），（121）に示すように、送信アドレスA4に対し受信
者特定回路12の出力がA6となっていることにより、第８
図の制御信号131−1,132−３が同時に“１（イネイブ
ル）”となり、パス21を介したインタフェイス回路４か
らインタフェイス回路６への通信が可能となる。図に示
すように、インタフェイス回路６からインタフェイス回
路４への通信は、３タイムスロットと非対称の通信も可
能である。

タイムスロット供給回路13は両アドレス番号を入力す
ると、これをデコードし、制御出力131,132として交換
網２に供給する。この場合、発信者アドレス111がイン
タフェイス回路４のアドレス番号なので、制御出力131
のうち制御線131−１のみ１となる。同時に、受信者ア
ドレス121がインタフェイス回路６のアドレス番号なの
で制御出力132のうちの制御線132−３のみ１となる。従
って、送信ゲート47と受信ゲート68が導通状態となりイ
ンタフェイス回路４からインタフェイス回路６への送信
が行なわれる。送信バッファ401内のデータはゲート4
7、バス21、ゲート68を介して受信バッファ603に供給さ
れる。制御回路402は送信バッファ401内のデータが全て
送出されるのを検知すると送信要求42を０にリセットす
る。これにより、送信データが複数タイムスロットに及
んでもインタフェイス回路側の制御で簡易に実現され
る。

（発明の効果）本発明は、一定周期で即時系通信への帯域割当を保障
するとともに、残った帯域を低優先の待時系通信に割り
当てられ、その仕切りは動的に変化する。また、インタ
フェイス回路は複数のタイムスロットを連続的に獲得で
きるので、多元通信あるいはバースト通信を提供でき
る。また、信号毎に相手アドレスを設定できるので高速
な交換が可能となる。さらに、相手インタフェイス回路
を特定する受信者特定回路を付加することにより、相手
アドレスを有しない信号も扱うことができるようにな
る。

【図面の簡単な説明】第１図は本発明の第１の実施例を示すブロック図、第２
図は本実施例に用いる優先度制御回路を示す図、第３図
は本実施例の動作を示す図、第４図は本実施例における
交換網とインタフェイス回路の構成を示す図、第５図は
本実施例に用いるデータブロックの構成を示す図、第６
図は本実施例に用いる交換網とインタフェイス回路の別
の例を示す図、第７図は本発明の第２の実施例を示す
図、第８図は本実施例に用いる交換網とインタフェイス
回路の構成を示す図、第９図は従来の交換機の構成を示
す図、第10図は第２の実施例の動作を示す図である。図において、 10は交換制御装置を、２は交換網を、３は中央制御装置
を、4,5,6は端末収容回路を、11は発信者特定回路を、1
2は受信者特定回路を、13はタイムスロット供給回路
を、4,5,6はインタフェイス回路を、41,51,61は端末を1
4は優先制御回路を、19はカウンタを、22は制御メモリ
を示す。

Claims

(57)【特許請求の範囲】

【請求項１】端末に対応して設けられた複数のインタフ
ェイス回路と、これらインタフェイス回路相互を接続す
る時分割交換網と、この時分割交換網へアクセスするイ
ンタフェイス回路を特定する発信者特定回路と、要求さ
れるアクセス遅延時間の短い通信の順に高い優先度を与
え、前記時分割交換へのアクセス優先度を制御する優先
制御回路とから構成される時分割交換機において、前記インタフェイス回路は、端末からの信号を受信する
とその通信の優先度と前記優先制御回路が与える優先度
を比較し通信の優先度が優先制御回路が与える優先度と
同じかあるいは高い場合送信要求を送出し端末からの信
号が前記時分割交換網に供給し終わると前記送信要求の
送出を終了し、前記発信者特定回路は、前記インタフェイス回路からの
送信要求を入力し送信要求を行ったインタフェイス回路
のうちの１つを特定し送信者アドレスとして前記時分割
交換網に供給し、前記時分割交換網は、前記送信アドレスで特定されるイ
ンタフェイス回路の信号を入力し交換し、前記優先制御回路は、アクセス優先度を設定するもので
一定周期で最高優先度を与え、以降周期内でインタフェ
イス回路からの送信要求がなくなる毎に優先度を下げる
ことを特徴とする時分割交換機。
【請求項２】端末に対応して設けられた複数のインタフ
ェイス回路と、これらインタフェイス回路相互を接続す
る時分割交換網と、この時分割交換網へアクセスするイ
ンタフェイス回路を特定する発信者特定回路と、受信す
るインタフェイス回路を特定する受信者特定回路と、要
求されるアクセス遅延時間の短い通信の順に高い優先度
を与え、前記時分割交換へのアクセス優先度を制御する
優先制御回路とから構成される時分割交換機において、前記インタフェイス回路は、端末からの信号を受信する
とその通信の優先度と前記優先制御回路が与える優先度
を比較し通信の優先度が優先制御回路が与える優先度と
同じかあるいは高い場合送信要求を送出し端末からの信
号が前記時分割交換網に供給し終わると前記送信要求の
送出を終了し、前記発信者特定回路は、前記インタフェイス回路からの
送信要求を入力し送信要求を行ったインタフェイス回路
のうちの１つを特定し送信者アドレスとして前記時分割
交換網に供給し、前記受信者特定回路は、前記発信者特定回路からの送信
アドレスを入力し通信相手のインタフェイス回路を特定
する受信アドレスを前記時分割交換網に供給し、前記時分割交換網は、前記送信アドレスで特定されるイ
ンタフェイス回路からの信号を受信アドレスで特定され
るインタフェイス回路に供給し、前記優先制御回路は、アクセス優先度を設定するもので
一定周期で最高優先度を与え、以降周期内でインタフェ
イス回路からの送信要求がなくなる毎に優先度を下げる
ことを特徴とする時分割交換機。