JP2526442B2 - ディスク装置 - Google Patents
ディスク装置Info
- Publication number
- JP2526442B2 JP2526442B2 JP3197127A JP19712791A JP2526442B2 JP 2526442 B2 JP2526442 B2 JP 2526442B2 JP 3197127 A JP3197127 A JP 3197127A JP 19712791 A JP19712791 A JP 19712791A JP 2526442 B2 JP2526442 B2 JP 2526442B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- winding
- voltage
- pulse
- triangular wave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P8/00—Arrangements for controlling dynamo-electric motors of the kind having motors rotating step by step
- H02P8/12—Control or stabilisation of current
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S388/00—Electricity: motor control systems
- Y10S388/907—Specific control circuit element or device
- Y10S388/915—Sawtooth or ramp waveform generator
Description
【０００１】
【産業上の利用分野】本発明はフロッピーディスク装置
又はこれに類似のデータ変換用ディスク装置に関する。
又はこれに類似のデータ変換用ディスク装置に関する。
【０００２】
【従来の技術】フロッピーディスク装置はパソコン、ワ
ープロ等のシステムにおけるホスト装置に接続されて使
用される。従って、フロッピーディスク装置は独立に電
源回路を有さず、ホスト装置からの電力の供給を受け
る。
ープロ等のシステムにおけるホスト装置に接続されて使
用される。従って、フロッピーディスク装置は独立に電
源回路を有さず、ホスト装置からの電力の供給を受け
る。
【０００３】
【発明が解決しようとする課題】ホスト装置の電源回路
はスイッチングレギュレータ等の定電圧制御回路を具備
し、ここには多数の負荷が接続されている。定電圧制御
回路の出力電圧が一定に制御されたとしても、全部の負
荷の電圧が一定になるとは限らない。ステッピングモー
タの電圧変動が生じると、ステッピングモータの正方向
回転によるヘッド位置決めと逆方向回転によるヘッド位
置決めとの間に差が生じる。また、ステッピングモータ
の駆動電圧が高くなると、シーク動作に生じる騒音の増
大や消費電力の増大が生じる。
はスイッチングレギュレータ等の定電圧制御回路を具備
し、ここには多数の負荷が接続されている。定電圧制御
回路の出力電圧が一定に制御されたとしても、全部の負
荷の電圧が一定になるとは限らない。ステッピングモー
タの電圧変動が生じると、ステッピングモータの正方向
回転によるヘッド位置決めと逆方向回転によるヘッド位
置決めとの間に差が生じる。また、ステッピングモータ
の駆動電圧が高くなると、シーク動作に生じる騒音の増
大や消費電力の増大が生じる。
【０００４】そこで、本発明の目的は、ステッピングモ
ータを正確に動作させ且つ電力損失を低減させることが
できるディスク装置を提供することにある。
ータを正確に動作させ且つ電力損失を低減させることが
できるディスク装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、記録媒体ディスクを回転するためのディス
ク回転モータと、前記ディスクとの相対的走査運動で信
号を記録又は再生するための信号変換器と、前記信号変
換器を前記ディスクの半径方向に移動するためのもので
あり、複数の巻線を備えているステッピングモータと、
前記ステッピングモータの角運動を前記信号変換器の直
線運動に変換する運動方向変換手段と、直流電圧を供給
するための電源と、前記複数の巻線に選択的に励磁電流
を流すために前記電源と前記複数の巻線との間に接続さ
れた複数のスイッチング素子と、ステップパルスに基づ
いて励磁制御信号を形成し、前記スイッチング素子を制
御する制御回路とを備えたディスク装置において、シー
ク時に発生する前記ステップパルスの最も短い相互時間
間隔よりも短い周期を有して前記巻線の印加電圧を断続
するための断続制御パルスを形成する回路であり、前記
電源の電圧の変動に基づく前記巻線の電流変動を補償す
るように前記断続制御パルスのデューティ比又は周波数
を変えるための手段を有している断続制御パルス発生回
路と、前記断続制御パルス発生回路から得られる断続制
御パルスに応答して前記巻線の電圧を断続する手段とを
備えていることを特徴とするディスク装置に係わるもの
である。
の本発明は、記録媒体ディスクを回転するためのディス
ク回転モータと、前記ディスクとの相対的走査運動で信
号を記録又は再生するための信号変換器と、前記信号変
換器を前記ディスクの半径方向に移動するためのもので
あり、複数の巻線を備えているステッピングモータと、
前記ステッピングモータの角運動を前記信号変換器の直
線運動に変換する運動方向変換手段と、直流電圧を供給
するための電源と、前記複数の巻線に選択的に励磁電流
を流すために前記電源と前記複数の巻線との間に接続さ
れた複数のスイッチング素子と、ステップパルスに基づ
いて励磁制御信号を形成し、前記スイッチング素子を制
御する制御回路とを備えたディスク装置において、シー
ク時に発生する前記ステップパルスの最も短い相互時間
間隔よりも短い周期を有して前記巻線の印加電圧を断続
するための断続制御パルスを形成する回路であり、前記
電源の電圧の変動に基づく前記巻線の電流変動を補償す
るように前記断続制御パルスのデューティ比又は周波数
を変えるための手段を有している断続制御パルス発生回
路と、前記断続制御パルス発生回路から得られる断続制
御パルスに応答して前記巻線の電圧を断続する手段とを
備えていることを特徴とするディスク装置に係わるもの
である。
【０００６】なお、請求項２に示すように、断続制御パ
ルスを前記信号変換器を移動させる期間にほぼ対応させ
て発生させることが望ましい。更に具体的には、シーク
時における最後のステップパルスから読み出し開始まで
の区間中に断続制御パルスの発生を終了させることが望
ましい。また、起動特性を良くしたい場合には、請求項
３に示すように断続制御パルスの発生をシーク動作に同
期して直ちに開始せずに、ステップパルスが所定数発生
した後に開始してもよい。請求項４に示すように、ステ
ッピングモータの巻線を選択的に励磁するためのスイッ
チング素子に断続制御パルスを加えることが望ましい。
請求項５に示すように専用のチョッパー用スイッチング
素子を設け、ここに断続制御パルスを加えることができ
る。請求項６に示すように、断続制御パルス発生回路を
ディジタル三角波データ発生回路とディジタル・アナロ
グ変換器と基準電圧源とコンパレータとゲート回路で構
成することが望ましい。
ルスを前記信号変換器を移動させる期間にほぼ対応させ
て発生させることが望ましい。更に具体的には、シーク
時における最後のステップパルスから読み出し開始まで
の区間中に断続制御パルスの発生を終了させることが望
ましい。また、起動特性を良くしたい場合には、請求項
３に示すように断続制御パルスの発生をシーク動作に同
期して直ちに開始せずに、ステップパルスが所定数発生
した後に開始してもよい。請求項４に示すように、ステ
ッピングモータの巻線を選択的に励磁するためのスイッ
チング素子に断続制御パルスを加えることが望ましい。
請求項５に示すように専用のチョッパー用スイッチング
素子を設け、ここに断続制御パルスを加えることができ
る。請求項６に示すように、断続制御パルス発生回路を
ディジタル三角波データ発生回路とディジタル・アナロ
グ変換器と基準電圧源とコンパレータとゲート回路で構
成することが望ましい。
【０００７】
【作用】請求項１のディスク装置では、ステッピングモ
ータの電圧が断続制御されるので、ステッピングモータ
の電力制御が達成され、電圧変動を補償することができ
る。巻線に印加される電圧が断続されても、巻線のイン
ダクタンスによって平滑化された電流が流れる。請求項
２に示すように信号変換器の移動期間（シーク期間）に
対応させて断続制御すれば、シーク後のデータ読み取り
において断続制御に基づくノイズ成分がデータ読み取り
出力に混入しなくなる。請求項３に示すように、シーク
時における断続制御を遅延させれば、シーク開始時に連
続的に励磁することになり、大きなトルクを得ることが
可能になり、正確なステップ動作が可能になる。請求項
４に示すように、励磁のためのスイッチング素子を断続
制御に兼用すると、電力損失が少なくなる。請求項５に
示すように専用のチョッパー用スイッチング素子を使用
すると、制御回路が単純になる。請求項６に示すよう
に、ディジタル・アナログ変換器を電源に接続し、電源
電圧の変動によって三角波の振幅が変化するように構成
すれば、電圧検出回路又は電流検出回路を設けることが
不要になり、回路構成の単純化及び電力損失の低減が可
能になる。
ータの電圧が断続制御されるので、ステッピングモータ
の電力制御が達成され、電圧変動を補償することができ
る。巻線に印加される電圧が断続されても、巻線のイン
ダクタンスによって平滑化された電流が流れる。請求項
２に示すように信号変換器の移動期間（シーク期間）に
対応させて断続制御すれば、シーク後のデータ読み取り
において断続制御に基づくノイズ成分がデータ読み取り
出力に混入しなくなる。請求項３に示すように、シーク
時における断続制御を遅延させれば、シーク開始時に連
続的に励磁することになり、大きなトルクを得ることが
可能になり、正確なステップ動作が可能になる。請求項
４に示すように、励磁のためのスイッチング素子を断続
制御に兼用すると、電力損失が少なくなる。請求項５に
示すように専用のチョッパー用スイッチング素子を使用
すると、制御回路が単純になる。請求項６に示すよう
に、ディジタル・アナログ変換器を電源に接続し、電源
電圧の変動によって三角波の振幅が変化するように構成
すれば、電圧検出回路又は電流検出回路を設けることが
不要になり、回路構成の単純化及び電力損失の低減が可
能になる。
【０００８】
【実施例】次に、図１〜図５を参照して本発明の実施例
に係わるフロッピーディスク装置（ＦＤＤ）を説明す
る。ホスト装置１に接続されたＦＤＤ２は、記録媒体磁
気ディスク３を回転するためのディスク回転モータ４ａ
を有する。ディスク３に対向して信号を変換する信号変
換器としての磁気ヘッド４はキャリッジ５に支持され、
ディスク３の半径方向に移動自在である。ヘッド４をデ
ィスク３の半径方向に移動させるためにバイポーラ型ス
テッピングモータ６が設けられ、このロータＲＴにリー
ドスクリュー７が結合されている。リードスクリュー７
はキャリッジ５に一体化された係合部材に係合し、ステ
ッピングモータ６の角運動（回転運動）をヘッド４の直
線運動に変換する。ステッピングモータ６は巻線Ｗ1、
Ｗ2 を有し、これ等を選択的に励磁することによりロー
タＲＴを正方向（時計回り方向）又は逆方向（反時計回
り方向）に回転させるように構成されている。なお、各
巻線Ｗ1 、Ｗ2 は複数の磁極に夫々分割配置されてい
る。ステッピングモータ６はバイポーラ型に構成されて
いるために、第１及び第２の巻線Ｗ1 、Ｗ2 に対応して
第１及び第２の駆動回路８、９が設けられ、これ等に巻
線Ｗ1 、Ｗ2 が夫々接続されている。また、各駆動回路
８、９は電源端子１０とグランドとの間に接続されてい
る。ホスト装置１の中の電源（図示せず）に接続された
ＦＤＤ電源端子１０は直流電圧を供給するものであり、
スピンドルモータ４等の他の負荷にも電力を供給する。
従って、電源端子１０の電圧は一定値であるとは限らな
い。
に係わるフロッピーディスク装置（ＦＤＤ）を説明す
る。ホスト装置１に接続されたＦＤＤ２は、記録媒体磁
気ディスク３を回転するためのディスク回転モータ４ａ
を有する。ディスク３に対向して信号を変換する信号変
換器としての磁気ヘッド４はキャリッジ５に支持され、
ディスク３の半径方向に移動自在である。ヘッド４をデ
ィスク３の半径方向に移動させるためにバイポーラ型ス
テッピングモータ６が設けられ、このロータＲＴにリー
ドスクリュー７が結合されている。リードスクリュー７
はキャリッジ５に一体化された係合部材に係合し、ステ
ッピングモータ６の角運動（回転運動）をヘッド４の直
線運動に変換する。ステッピングモータ６は巻線Ｗ1、
Ｗ2 を有し、これ等を選択的に励磁することによりロー
タＲＴを正方向（時計回り方向）又は逆方向（反時計回
り方向）に回転させるように構成されている。なお、各
巻線Ｗ1 、Ｗ2 は複数の磁極に夫々分割配置されてい
る。ステッピングモータ６はバイポーラ型に構成されて
いるために、第１及び第２の巻線Ｗ1 、Ｗ2 に対応して
第１及び第２の駆動回路８、９が設けられ、これ等に巻
線Ｗ1 、Ｗ2 が夫々接続されている。また、各駆動回路
８、９は電源端子１０とグランドとの間に接続されてい
る。ホスト装置１の中の電源（図示せず）に接続された
ＦＤＤ電源端子１０は直流電圧を供給するものであり、
スピンドルモータ４等の他の負荷にも電力を供給する。
従って、電源端子１０の電圧は一定値であるとは限らな
い。
【０００９】ステッピングモータ制御回路（分配回路）
１１はホスト装置１のステップパルス出力ライン１２に
ＮＯＴ回路１３を介して接続されていると共に、ホスト
装置１のステップ方向信号（デレクション信号）出力ラ
イン１４に接続されている。ホスト装置１から発生する
ステップパルスとステップ方向信号はヘッド４をディス
ク３の所望トラックに移動させるためのシーク信号であ
る。制御回路１１はステップパルスとステップ方向信号
に応答して周知の方法で第１〜第４のライン１５、１
６、１７、１８にステッピングモータ励磁制御信号を出
力し、これ等を駆動回路８、９に与える。第１のライン
１５には第１の巻線Ｗ1 に正方向電流を流すための制御
信号（以下、＋Ａ制御信号と言う）が送出され、第２の
ライン１６には第１の巻線Ｗ1 に逆方向電流を流すため
の制御信号（以下、−Ａ制御信号と言う）が送出され、
第３のライン１７には第２の巻線Ｗ2 に正方向電流を流
すための制御信号（以下、＋Ｂ制御信号と言う）が送出
され、ライン１８には第２の巻線Ｗ2 に逆方向電流を流
すための制御信号（以下、−Ｂ制御信号と言う）が送出
される。＋Ａ、−Ａ、＋Ｂ、−Ｂ制御信号は周知な制御
信号であるので、詳しい説明は省略する。
１１はホスト装置１のステップパルス出力ライン１２に
ＮＯＴ回路１３を介して接続されていると共に、ホスト
装置１のステップ方向信号（デレクション信号）出力ラ
イン１４に接続されている。ホスト装置１から発生する
ステップパルスとステップ方向信号はヘッド４をディス
ク３の所望トラックに移動させるためのシーク信号であ
る。制御回路１１はステップパルスとステップ方向信号
に応答して周知の方法で第１〜第４のライン１５、１
６、１７、１８にステッピングモータ励磁制御信号を出
力し、これ等を駆動回路８、９に与える。第１のライン
１５には第１の巻線Ｗ1 に正方向電流を流すための制御
信号（以下、＋Ａ制御信号と言う）が送出され、第２の
ライン１６には第１の巻線Ｗ1 に逆方向電流を流すため
の制御信号（以下、−Ａ制御信号と言う）が送出され、
第３のライン１７には第２の巻線Ｗ2 に正方向電流を流
すための制御信号（以下、＋Ｂ制御信号と言う）が送出
され、ライン１８には第２の巻線Ｗ2 に逆方向電流を流
すための制御信号（以下、−Ｂ制御信号と言う）が送出
される。＋Ａ、−Ａ、＋Ｂ、−Ｂ制御信号は周知な制御
信号であるので、詳しい説明は省略する。
【００１０】駆動回路８、９は制御回路１１の他にＰＷ
Ｍ信号発生回路２７にも接続されている。ＰＷＭ信号発
生回路２７は、励磁電流を安定化させるためのパルス幅
変調（ＰＷＭ）制御信号を発生する。ＰＷＭ信号発生回
路２７はホスト装置１から導出されたクロックパルスラ
イン１９に接続されていると共に、電源端子１０に接続
されている。また、ＰＷＭ信号発生回路２７からＰＷＭ
制御信号を発生させる期間を決定するために第１のリト
リガブル（再トリガ可能）モノマルチバイブレータ（Ｍ
ＭＶ）２０がＮＯＴ回路１３の出力ライン２１とＰＷＭ
信号発生回路２０との間に設けられている。このリトリ
ガブルＭＭＶ２０はホスト装置１のライン１２に発生す
る図５の（Ａ）に示すステップパルスをＮＯＴ回路１３
で反転したものでトリガされる。このＭＭＶ２０の出力
パルスの持続時間Ｔ2 はシーク時のステップパルスの発
生周期Ｔ1 よりも大きく設定されている。従って、ステ
ップパルスが連続的に複数発生した場合には、各ステッ
プパルスでトリガされ、最後のステップパルスからＴ2
時間後に出力パルスが低レベルに戻る。この実施例では
Ｔ2 が約６ｍsec に設定されている。この時間Ｔ2 は最
後のステップパルスから信号の読み取り開始までの最も
短い時間にほぼ一致している。これにより、信号読み取
り中のＰＷＭ制御が禁止され、ＰＷＭ制御に基づくノイ
ズ成分が読み取り出力に含まれなくなる。
Ｍ信号発生回路２７にも接続されている。ＰＷＭ信号発
生回路２７は、励磁電流を安定化させるためのパルス幅
変調（ＰＷＭ）制御信号を発生する。ＰＷＭ信号発生回
路２７はホスト装置１から導出されたクロックパルスラ
イン１９に接続されていると共に、電源端子１０に接続
されている。また、ＰＷＭ信号発生回路２７からＰＷＭ
制御信号を発生させる期間を決定するために第１のリト
リガブル（再トリガ可能）モノマルチバイブレータ（Ｍ
ＭＶ）２０がＮＯＴ回路１３の出力ライン２１とＰＷＭ
信号発生回路２０との間に設けられている。このリトリ
ガブルＭＭＶ２０はホスト装置１のライン１２に発生す
る図５の（Ａ）に示すステップパルスをＮＯＴ回路１３
で反転したものでトリガされる。このＭＭＶ２０の出力
パルスの持続時間Ｔ2 はシーク時のステップパルスの発
生周期Ｔ1 よりも大きく設定されている。従って、ステ
ップパルスが連続的に複数発生した場合には、各ステッ
プパルスでトリガされ、最後のステップパルスからＴ2
時間後に出力パルスが低レベルに戻る。この実施例では
Ｔ2 が約６ｍsec に設定されている。この時間Ｔ2 は最
後のステップパルスから信号の読み取り開始までの最も
短い時間にほぼ一致している。これにより、信号読み取
り中のＰＷＭ制御が禁止され、ＰＷＭ制御に基づくノイ
ズ成分が読み取り出力に含まれなくなる。
【００１１】ライン２１と各駆動回路８、９との間に接
続された第２のリトリガブルＭＭＶ２２は、ステッピン
グモータ６の駆動期間を決定するためのものであり、第
５図の（Ｃ）に示すパルスを発生する。この第２のＭＭ
Ｖ２２は第１のＭＭＶ２０と同様にステップパルスに応
答して出力パルスを発生し、シーク時の最後のパルスか
ら時間Ｔ3 後に低レベルに戻る。時間Ｔ3 はＴ2 よりも
幾らか長い例えば２５ｍsec である。従って、第１のＭ
ＭＶ２０の出力パルスが低レベルに戻った後に第２のＭ
ＭＶ２２の出力が低レベルに戻る。第２のＭＭＶ２２の
出力パルスの発生期間はステッピングモータ６の駆動期
間に対応するので、これ以外の期間ではステッピングモ
ータ６が非動作となり、電力損失が生じない。シーク動
作終了後にステッピングモータ６の付勢が中断されて
も、ステッピングモータ６とヘッド４との間にリードス
クリュー７が介在しているので、ディテント（detent）
トルクが比較的大きく、ヘッド４の位置ずれが発生しな
い。勿論、必要に応じて第２のＭＭＶ２２による制御を
省いてステッピングモータ６を非シーク期間も付勢して
保持トルクを得てもよい。
続された第２のリトリガブルＭＭＶ２２は、ステッピン
グモータ６の駆動期間を決定するためのものであり、第
５図の（Ｃ）に示すパルスを発生する。この第２のＭＭ
Ｖ２２は第１のＭＭＶ２０と同様にステップパルスに応
答して出力パルスを発生し、シーク時の最後のパルスか
ら時間Ｔ3 後に低レベルに戻る。時間Ｔ3 はＴ2 よりも
幾らか長い例えば２５ｍsec である。従って、第１のＭ
ＭＶ２０の出力パルスが低レベルに戻った後に第２のＭ
ＭＶ２２の出力が低レベルに戻る。第２のＭＭＶ２２の
出力パルスの発生期間はステッピングモータ６の駆動期
間に対応するので、これ以外の期間ではステッピングモ
ータ６が非動作となり、電力損失が生じない。シーク動
作終了後にステッピングモータ６の付勢が中断されて
も、ステッピングモータ６とヘッド４との間にリードス
クリュー７が介在しているので、ディテント（detent）
トルクが比較的大きく、ヘッド４の位置ずれが発生しな
い。勿論、必要に応じて第２のＭＭＶ２２による制御を
省いてステッピングモータ６を非シーク期間も付勢して
保持トルクを得てもよい。
【００１２】図２は図１の第１の駆動回路８及びＰＷＭ
パルス発生回路２７を詳しく示す。なお、第２の駆動回
路９は第１の駆動回路８と実質的に同一に構成されてい
るので、図示が省略されている。第１の巻線Ｗ1 は第１
〜第４のスイッチング素子としてのトランジスタＱ1 〜
Ｑ4 を介して電源端子１０とグランドとの間に接続され
ている。即ち、第１〜第４のトランジスタＱ1 、Ｑ2 、
Ｑ3 、Ｑ4 から成るブリッジ回路に第１の巻線Ｗ1 が接
続されている。更に詳細には、巻線Ｗ1 の一端と電源端
子１０との間に第１のトランジスタＱ1 が接続され、巻
線Ｗ1 の一端とグランドとの間に第２のトランジスタＱ
2 が接続され、巻線Ｗ1 の他端と電源端子１０との間に
第３のトランジスタＱ3 が接続され、巻線Ｗ1 の他端と
グランドとの間に第４のトランジスタＱ4 が接続されて
いる。なお、トランジスタの制御回路を簡単にするため
に第１及び第３のトランジスタＱ1 、Ｑ3 をＰＮＰ型と
し、第２及び第４のトランジスタＱ2 、Ｑ4 をＮＰＮ型
としている。各トランジスタＱ1 〜Ｑ4 には逆並列保護
用にダイオードＤ1 〜Ｄ4 が接続されている。図１に示
した制御回路（分配回路）１１の＋Ａ制御信号ライン１
５は第１のＮＡＮＤゲート２３を介して第１のトランジ
スタＱ1 のベースに接続されていると共に、第１のＡＮ
Ｄゲート２４を介して第４のトランジスタＱ4 のベース
に接続されている。−Ａ制御信号ライン１６は第２のＮ
ＡＮＤゲート２５を介して第３のトランジスタＱ3 のベ
ースに接続されていると共に、第２のＡＮＤゲート２６
を介して第２のトランジスタＱ2 のベースに接続されて
いる。
パルス発生回路２７を詳しく示す。なお、第２の駆動回
路９は第１の駆動回路８と実質的に同一に構成されてい
るので、図示が省略されている。第１の巻線Ｗ1 は第１
〜第４のスイッチング素子としてのトランジスタＱ1 〜
Ｑ4 を介して電源端子１０とグランドとの間に接続され
ている。即ち、第１〜第４のトランジスタＱ1 、Ｑ2 、
Ｑ3 、Ｑ4 から成るブリッジ回路に第１の巻線Ｗ1 が接
続されている。更に詳細には、巻線Ｗ1 の一端と電源端
子１０との間に第１のトランジスタＱ1 が接続され、巻
線Ｗ1 の一端とグランドとの間に第２のトランジスタＱ
2 が接続され、巻線Ｗ1 の他端と電源端子１０との間に
第３のトランジスタＱ3 が接続され、巻線Ｗ1 の他端と
グランドとの間に第４のトランジスタＱ4 が接続されて
いる。なお、トランジスタの制御回路を簡単にするため
に第１及び第３のトランジスタＱ1 、Ｑ3 をＰＮＰ型と
し、第２及び第４のトランジスタＱ2 、Ｑ4 をＮＰＮ型
としている。各トランジスタＱ1 〜Ｑ4 には逆並列保護
用にダイオードＤ1 〜Ｄ4 が接続されている。図１に示
した制御回路（分配回路）１１の＋Ａ制御信号ライン１
５は第１のＮＡＮＤゲート２３を介して第１のトランジ
スタＱ1 のベースに接続されていると共に、第１のＡＮ
Ｄゲート２４を介して第４のトランジスタＱ4 のベース
に接続されている。−Ａ制御信号ライン１６は第２のＮ
ＡＮＤゲート２５を介して第３のトランジスタＱ3 のベ
ースに接続されていると共に、第２のＡＮＤゲート２６
を介して第２のトランジスタＱ2 のベースに接続されて
いる。
【００１３】断続制御パルス発生回路としてのＰＷＭパ
ルス発生回路２７は、三角波発生回路２８と、基準電圧
源２９と、コンパレータ３０と、ＡＮＤゲート３１とか
ら成る。三角波発生回路２８はカウンタ３２と積算型デ
ィジタル・アナログ変換器（ＤＡＣ）３３とから成り、
一定周期で三角波を発生する。カウンタ３２はクロック
ライン１９に接続されており、クロックパルスを所定値
まで計数することを繰返す。即ち、カウンタ３２は５ビ
ットの出力端子を有するものであり、［１１１１１］ま
で計数したら［０００００］に戻るように構成されてい
る。ＤＡＣ３３はカウンタ３２に接続されており、カウ
ンタ３２から得られる５ビットの三角波データをアナロ
グ三角波に変換する。このＤＡＣ３３の電源端子３４は
ステッピングモータ６と同一の電源端子１０に接続され
ている。従って、電源端子１０の電圧が変化すると、Ｄ
ＡＣ３３の出力三角波の振幅も変化する。これにより、
特別に電源電圧を検出して三角波の振幅を制御する回路
を設けることなしに、三角波の振幅を電源電圧に対応し
て変化させることができる。なお、ＤＡＣ３３はステッ
プパルスの周期Ｔ1 よりも十分に短い周期で三角波を発
生する。コンパレータ３０の一方の入力端子はＤＡＣ３
３に接続され、他方の入力端子は基準電圧源２９に接続
されている。図３はコンパレータ３０の入出力を示すも
のであり、ＤＡＣ３３から得られた三角波Ｖt と基準電
圧源２９から得られた基準電圧Ｖr とを比較してＰＷＭ
信号Ｖp を出力することを示している。電源電圧が低下
すると、破線で示すように三角波Ｖt の振幅が低下し、
ＰＷＭ信号の低レベル期間が短くなり、高レベルのＰＷ
Ｍパルスのデューティ比が大きくなる。
ルス発生回路２７は、三角波発生回路２８と、基準電圧
源２９と、コンパレータ３０と、ＡＮＤゲート３１とか
ら成る。三角波発生回路２８はカウンタ３２と積算型デ
ィジタル・アナログ変換器（ＤＡＣ）３３とから成り、
一定周期で三角波を発生する。カウンタ３２はクロック
ライン１９に接続されており、クロックパルスを所定値
まで計数することを繰返す。即ち、カウンタ３２は５ビ
ットの出力端子を有するものであり、［１１１１１］ま
で計数したら［０００００］に戻るように構成されてい
る。ＤＡＣ３３はカウンタ３２に接続されており、カウ
ンタ３２から得られる５ビットの三角波データをアナロ
グ三角波に変換する。このＤＡＣ３３の電源端子３４は
ステッピングモータ６と同一の電源端子１０に接続され
ている。従って、電源端子１０の電圧が変化すると、Ｄ
ＡＣ３３の出力三角波の振幅も変化する。これにより、
特別に電源電圧を検出して三角波の振幅を制御する回路
を設けることなしに、三角波の振幅を電源電圧に対応し
て変化させることができる。なお、ＤＡＣ３３はステッ
プパルスの周期Ｔ1 よりも十分に短い周期で三角波を発
生する。コンパレータ３０の一方の入力端子はＤＡＣ３
３に接続され、他方の入力端子は基準電圧源２９に接続
されている。図３はコンパレータ３０の入出力を示すも
のであり、ＤＡＣ３３から得られた三角波Ｖt と基準電
圧源２９から得られた基準電圧Ｖr とを比較してＰＷＭ
信号Ｖp を出力することを示している。電源電圧が低下
すると、破線で示すように三角波Ｖt の振幅が低下し、
ＰＷＭ信号の低レベル期間が短くなり、高レベルのＰＷ
Ｍパルスのデューティ比が大きくなる。
【００１４】ＡＮＤゲート３１の第１の入力端子は第１
のスイッチＳ1 を介してコンパレータ３０に接続され、
第２の入力端子は図１の第２のＭＭＶ２２に接続されて
いる。また、ＡＮＤゲート３１の第１の入力端子は第２
のスイッチＳ2 と抵抗Ｒ1 を介して電源端子１０に接続
されている。第１及び第２のスイッチＳ1 、Ｓ2 の制御
端子は図１の第１のＭＭＶ２０に接続され、ＭＭＶ２０
の高レベルの出力に応答して第１のスイッチＳ1 がオン
になり、低レベル出力に応答して第２スイッチＳ2 がオ
ンになる。従って、図５の（Ｂ）（Ｃ）に示す２つのＭ
ＭＶ２０、２２の出力が夫々高レベルの期間にのみＡＮ
Ｄゲート３１からＰＷＭ信号が発生する。ＡＮＤゲート
３１の出力端子は第１及び第２のＡＮＤゲート２４、２
６に接続されている。第２のＭＭＶ２２の出力端子はＡ
ＮＤゲート３１の他にＮＡＮＤゲート２３、２５に夫々
接続されている。
のスイッチＳ1 を介してコンパレータ３０に接続され、
第２の入力端子は図１の第２のＭＭＶ２２に接続されて
いる。また、ＡＮＤゲート３１の第１の入力端子は第２
のスイッチＳ2 と抵抗Ｒ1 を介して電源端子１０に接続
されている。第１及び第２のスイッチＳ1 、Ｓ2 の制御
端子は図１の第１のＭＭＶ２０に接続され、ＭＭＶ２０
の高レベルの出力に応答して第１のスイッチＳ1 がオン
になり、低レベル出力に応答して第２スイッチＳ2 がオ
ンになる。従って、図５の（Ｂ）（Ｃ）に示す２つのＭ
ＭＶ２０、２２の出力が夫々高レベルの期間にのみＡＮ
Ｄゲート３１からＰＷＭ信号が発生する。ＡＮＤゲート
３１の出力端子は第１及び第２のＡＮＤゲート２４、２
６に接続されている。第２のＭＭＶ２２の出力端子はＡ
ＮＤゲート３１の他にＮＡＮＤゲート２３、２５に夫々
接続されている。
【００１５】
【動作】図５の（Ａ）に示すようにｔ1 時点でホスト装
置１からシークのための複数のステップパルスが発生
し、且つ正方向ステップ（ステップイン）を示すステッ
プ方向信号が発生したとすれば、制御回路１１は図５の
（Ｄ）（Ｅ）（Ｆ）（Ｇ）に示す＋Ａ制御信号、−Ａ制
御信号、＋Ｂ制御信号、−Ｂ制御信号をライン１５、１
６、１７、１８に夫々出力する。−Ａ及び−Ｂ制御信号
は＋Ａ及び＋Ｂ制御信号の実質的に位相反転信号であ
る。しかし、トランジスタＱ1、Ｑ2 が同時にオンにな
ること及びトランジスタＱ3 、Ｑ4 が同時にオンになる
ことを防ぐために、ｔ1 〜ｔ2 、ｔ3 〜ｔ4 、ｔ5 〜ｔ
6 、ｔ7 〜ｔ8 、ｔ9 〜ｔ10に示すように各制御信号間
に休止期間がある。ｔ2 〜ｔ5期間には第１のＮＡＮＤ
ゲート２３の２つの入力が共に高レベルになるので、こ
の出力が低レベルになり、ＰＮＰ型の第１のトランジス
タＱ1 がオンになる。ｔ1 〜ｔ11期間には２つのＭＭＶ
２０及び２２の出力が高レベルであるので、コンパレー
タ３０から得られるＰＷＭ信号はＡＮＤゲート３１を通
過する。ＡＮＤゲート３１から得られたＰＷＭ信号はＡ
ＮＤゲート２４、２６の入力となる。ｔ2 〜ｔ5 期間で
は＋Ａ制御信号が高レベル、−Ａ制御信号が低レベルで
あるので、第１のＡＮＤゲート２４のみをＰＷＮ制御信
号が通過する。この結果、第４のトランジスタＱ4 がＰ
ＷＭ制御信号の高レベル期間にオンになる。ｔ2 〜ｔ5
区間ではＱ2 、Ｑ3がオフ、Ｑ1 がオン、Ｑ4 がＰＷＭ
制御信号による断続動作となる。従って、ｔ2 〜ｔ5 期
間に電源端子１０と第１のトランジスタＱ1 と第１の巻
線Ｗ1 と第４のトランジスタＱ4 とグランドとから成る
回路が断続的に形成される。これにより、巻線Ｗ1 には
図２で左から右の正方向電流が流れる。図５の（Ｈ）で
は巻線Ｗ1 の電圧の断続が多数の縦線で示されている
が。実際には図４に示すように示すことができる。
置１からシークのための複数のステップパルスが発生
し、且つ正方向ステップ（ステップイン）を示すステッ
プ方向信号が発生したとすれば、制御回路１１は図５の
（Ｄ）（Ｅ）（Ｆ）（Ｇ）に示す＋Ａ制御信号、−Ａ制
御信号、＋Ｂ制御信号、−Ｂ制御信号をライン１５、１
６、１７、１８に夫々出力する。−Ａ及び−Ｂ制御信号
は＋Ａ及び＋Ｂ制御信号の実質的に位相反転信号であ
る。しかし、トランジスタＱ1、Ｑ2 が同時にオンにな
ること及びトランジスタＱ3 、Ｑ4 が同時にオンになる
ことを防ぐために、ｔ1 〜ｔ2 、ｔ3 〜ｔ4 、ｔ5 〜ｔ
6 、ｔ7 〜ｔ8 、ｔ9 〜ｔ10に示すように各制御信号間
に休止期間がある。ｔ2 〜ｔ5期間には第１のＮＡＮＤ
ゲート２３の２つの入力が共に高レベルになるので、こ
の出力が低レベルになり、ＰＮＰ型の第１のトランジス
タＱ1 がオンになる。ｔ1 〜ｔ11期間には２つのＭＭＶ
２０及び２２の出力が高レベルであるので、コンパレー
タ３０から得られるＰＷＭ信号はＡＮＤゲート３１を通
過する。ＡＮＤゲート３１から得られたＰＷＭ信号はＡ
ＮＤゲート２４、２６の入力となる。ｔ2 〜ｔ5 期間で
は＋Ａ制御信号が高レベル、−Ａ制御信号が低レベルで
あるので、第１のＡＮＤゲート２４のみをＰＷＮ制御信
号が通過する。この結果、第４のトランジスタＱ4 がＰ
ＷＭ制御信号の高レベル期間にオンになる。ｔ2 〜ｔ5
区間ではＱ2 、Ｑ3がオフ、Ｑ1 がオン、Ｑ4 がＰＷＭ
制御信号による断続動作となる。従って、ｔ2 〜ｔ5 期
間に電源端子１０と第１のトランジスタＱ1 と第１の巻
線Ｗ1 と第４のトランジスタＱ4 とグランドとから成る
回路が断続的に形成される。これにより、巻線Ｗ1 には
図２で左から右の正方向電流が流れる。図５の（Ｈ）で
は巻線Ｗ1 の電圧の断続が多数の縦線で示されている
が。実際には図４に示すように示すことができる。
【００１６】ｔ6 〜ｔ9 期間では＋Ａ制御信号が低レベ
ル、−Ａ制御信号が高レベルになるので、ＮＡＮＤゲー
ト２３の出力は高レベルになり、第１のトランジスタＱ
1 はオフ状態になる。また、ＡＮＤゲート２４の出力が
低レベルになるので、第４のトランジスタＱ4 がオフ状
態になる。一方、ＮＡＮＤゲート２５の出力は低レベル
になり、第３のトランジスタＱ3 がオンになる。また、
ＡＮＤゲート２６をＰＷＭ制御信号が通過することが可
能になり、ＡＮＤゲート３１から得られたＰＷＭ制御信
号がＡＮＤゲート２６を介して第２のトランジスタＱ2
のベースに印加され、第２のトランジスタＱ2 がオン・
オフ動作する。第２及び第３のトランジスタＱ2 、Ｑ3
のオン期間には、電源端子１０と第３のトランジスタＱ
3 と巻線Ｗ1 と第２のトランジスタＱ2 とグランドとか
ら成る回路で巻線Ｗ1 に右から左向きの逆方向電流が流
れる。巻線Ｗ1 に逆方向電流が流れている時には、これ
が分割されて巻回されている複数の極に今迄とは逆の向
きの磁極を発生する。図１に示す第２の巻線Ｗ2 は複数
の磁極に分割されて第１の巻線Ｗ1 と交互に配置されて
いる。この第２の巻線Ｗ2 を駆動するための第２の駆動
回路９には図５の（Ｆ）（Ｇ）に示す＋Ｂ及び−Ｂ制御
信号が供給される。シークのための最後のステップパル
スがｔ9 時点で発生すると、ここからＴ2 後に図５の
（Ｂ）に示す第１のＭＭＶ２０の出力が低レベルにな
り、コンパレータ３０の出力段の第１のスイッチＳ1 が
オフになり、代って第２のスイッチＳ2 がオンになって
ＡＮＤゲート３１に高レベル信号が入力し、ＡＮＤゲー
ト３１の出力を連続的に高レベルに保つ。このため、ｔ
11〜ｔ12区間では第１及び第４のトランジスタＱ1 、Ｑ
4 が連続的にオンになり、ＰＷＭ駆動によるノイズが発
生しない。従って、ｔ11以後のデータの読み取り出力に
ＰＷＭ駆動に基づくノイズが混入しない。ｔ12時点でＭ
ＭＶ２２の出力が低レベルに転換すると、ＮＡＮＤゲー
ト２３、２５の出力は高レベル、ＡＮＤゲート２４、２
６の出力は低レベルとなり、４つのトランジスタＱ1 〜
Ｑ4 がオフになる。
ル、−Ａ制御信号が高レベルになるので、ＮＡＮＤゲー
ト２３の出力は高レベルになり、第１のトランジスタＱ
1 はオフ状態になる。また、ＡＮＤゲート２４の出力が
低レベルになるので、第４のトランジスタＱ4 がオフ状
態になる。一方、ＮＡＮＤゲート２５の出力は低レベル
になり、第３のトランジスタＱ3 がオンになる。また、
ＡＮＤゲート２６をＰＷＭ制御信号が通過することが可
能になり、ＡＮＤゲート３１から得られたＰＷＭ制御信
号がＡＮＤゲート２６を介して第２のトランジスタＱ2
のベースに印加され、第２のトランジスタＱ2 がオン・
オフ動作する。第２及び第３のトランジスタＱ2 、Ｑ3
のオン期間には、電源端子１０と第３のトランジスタＱ
3 と巻線Ｗ1 と第２のトランジスタＱ2 とグランドとか
ら成る回路で巻線Ｗ1 に右から左向きの逆方向電流が流
れる。巻線Ｗ1 に逆方向電流が流れている時には、これ
が分割されて巻回されている複数の極に今迄とは逆の向
きの磁極を発生する。図１に示す第２の巻線Ｗ2 は複数
の磁極に分割されて第１の巻線Ｗ1 と交互に配置されて
いる。この第２の巻線Ｗ2 を駆動するための第２の駆動
回路９には図５の（Ｆ）（Ｇ）に示す＋Ｂ及び−Ｂ制御
信号が供給される。シークのための最後のステップパル
スがｔ9 時点で発生すると、ここからＴ2 後に図５の
（Ｂ）に示す第１のＭＭＶ２０の出力が低レベルにな
り、コンパレータ３０の出力段の第１のスイッチＳ1 が
オフになり、代って第２のスイッチＳ2 がオンになって
ＡＮＤゲート３１に高レベル信号が入力し、ＡＮＤゲー
ト３１の出力を連続的に高レベルに保つ。このため、ｔ
11〜ｔ12区間では第１及び第４のトランジスタＱ1 、Ｑ
4 が連続的にオンになり、ＰＷＭ駆動によるノイズが発
生しない。従って、ｔ11以後のデータの読み取り出力に
ＰＷＭ駆動に基づくノイズが混入しない。ｔ12時点でＭ
ＭＶ２２の出力が低レベルに転換すると、ＮＡＮＤゲー
ト２３、２５の出力は高レベル、ＡＮＤゲート２４、２
６の出力は低レベルとなり、４つのトランジスタＱ1 〜
Ｑ4 がオフになる。
【００１７】電源端子１０の電圧が変化すると、コンパ
レータ３０から出力されるＰＷＭパルスのデューティ比
が変化し、トランジスタＱ2 又はＱ4 のオン・オフがこ
れに応答して変化し、巻線Ｗ1 に流れる電流が制御さ
れ、電源電圧の変化が補償される。これにより、正確な
シークが可能になる。また、巻線Ｗ1 に必要以上に大き
な電流が流れないので、ステッピングモータ６の騒音が
小さくなり、電力損失も小さくなる。
レータ３０から出力されるＰＷＭパルスのデューティ比
が変化し、トランジスタＱ2 又はＱ4 のオン・オフがこ
れに応答して変化し、巻線Ｗ1 に流れる電流が制御さ
れ、電源電圧の変化が補償される。これにより、正確な
シークが可能になる。また、巻線Ｗ1 に必要以上に大き
な電流が流れないので、ステッピングモータ６の騒音が
小さくなり、電力損失も小さくなる。
【００１８】
【別の実施例】次に、図６及び図７を参照して別の実施
例のディスク装置を説明する。この実施例のディスク装
置の全体の構成は図１と実質的に同一であり、図１及び
図２のＰＷＭ信号発生回路２７のみを図６に示すＰＷＭ
信号発生回路２７ａに変更したものである。従って、図
６において図２と共通する部分には同一の符号を付して
その説明を省略する。
例のディスク装置を説明する。この実施例のディスク装
置の全体の構成は図１と実質的に同一であり、図１及び
図２のＰＷＭ信号発生回路２７のみを図６に示すＰＷＭ
信号発生回路２７ａに変更したものである。従って、図
６において図２と共通する部分には同一の符号を付して
その説明を省略する。
【００１９】図６のＰＷＭ信号発生回路２７ａは、新た
にカウンタ４０とフリップフロップ４１とトリガ回路４
２とを有する。カウンタ４０の入力端子は図１のステッ
プパルスライン２１に接続されている。このカウンタは
図７の（Ａ）に示すステップパルスを４個計数した時に
図７に示すトリガ出力を発生する。フリップフロップ４
１のセット端子はカウンタ４０に接続され、リセット端
子はトリガ回路４２に接続され、出力端子はスイッチＳ
1 、Ｓ2 の制御端子に接続されている。トリガ回路４２
は図１に示したＭＭＶ２０に接続され、ＭＭＶ２０から
得られる図７の（Ｃ）に示す高レベルパルスの後縁（立
下り）に応答して図７の（Ｄ）に示すトリガパルスを発
生する。このトリガパルスはフリップフロップ４１にリ
セット信号として与えられると共にカウンタ４０のリセ
ット端子にも与えられる。
にカウンタ４０とフリップフロップ４１とトリガ回路４
２とを有する。カウンタ４０の入力端子は図１のステッ
プパルスライン２１に接続されている。このカウンタは
図７の（Ａ）に示すステップパルスを４個計数した時に
図７に示すトリガ出力を発生する。フリップフロップ４
１のセット端子はカウンタ４０に接続され、リセット端
子はトリガ回路４２に接続され、出力端子はスイッチＳ
1 、Ｓ2 の制御端子に接続されている。トリガ回路４２
は図１に示したＭＭＶ２０に接続され、ＭＭＶ２０から
得られる図７の（Ｃ）に示す高レベルパルスの後縁（立
下り）に応答して図７の（Ｄ）に示すトリガパルスを発
生する。このトリガパルスはフリップフロップ４１にリ
セット信号として与えられると共にカウンタ４０のリセ
ット端子にも与えられる。
【００２０】図６においてフリップフロップ４１は、シ
ーク時の最初のステップパルスの発生時点ｔ1 に同期し
てセットされずに、少し遅れたｔ2 時点でセットされ、
これをｔ3 時点まで維持し、図７の（Ｅ）に示す出力パ
ルスを発生する。第１のスイッチＳ1 はフリップフロッ
プ４１のｔ2〜ｔ3 の高レベル出力に応答してオンにな
り、第２のスイッチＳ2 はフリップフロップ４１の低レ
ベル出力に応答してオンになる。この結果、ｔ1 〜ｔ2
期間にはコンパレータ３０から得られるＰＷＭ信号はＡ
ＮＤゲート３１に入力せず、代って第２のスイッチＳ2
を介して高レベル信号が入力する。この結果、ｔ1 〜ｔ
2 期間のＡＮＤゲート３１の出力は高レベルになり、第
２又は第４のトランジスタＱ2 又はＱ4 が断続的に動作
せずに連続的に動作する。換言すれば、デューティ比が
１００％の制御になる。この時、第１又は第３のトラン
ジスタＱ1 又はＱ3 も連続的にオン状態にあるので、巻
線Ｗ1 に対する電圧印加が連続的になり、巻線Ｗ1 に十
分な電流が流れる。これにより、ステッピングモータ６
はリードスクリュー７を介してヘッド４を確実に移動す
る。ステッピングモータ６の起動後は大きな電流を要求
しないので、ＰＷＭ制御によって必要最小限の電流を巻
線Ｗ1 、Ｗ2 に流す。この結果、電力損失が少なくな
る。この実施例において、ヘッド４の移動量が少ない場
合には、ＰＷＭ制御を伴なわないでステッピングモータ
６が駆動される。図７のｔ1 〜ｔ2 区間における巻線Ｗ
1 、Ｗ2 の電流レベルを図２の回路と同一に設定したと
仮定すれば、図７のｔ2 〜ｔ3 期間の巻線Ｗ1 、Ｗ2 の
電流レベルはｔ1 〜ｔ2 よりも低いので、図７の回路の
電力損失は図２の回路よりも小さくなる。また、図７の
ｔ2 〜ｔ3 区間の巻線Ｗ1 の電流レベルを図２の回路と
同一に設定したと仮定すれば、図７のｔ1 〜ｔ2 期間
（起動期間）に十分な電流が巻線Ｗ1 、Ｗ2 に流れるの
で、トルク不足によるステッピングモータ６の誤動作
（ステップ送り不良）が発生しなくなる。
ーク時の最初のステップパルスの発生時点ｔ1 に同期し
てセットされずに、少し遅れたｔ2 時点でセットされ、
これをｔ3 時点まで維持し、図７の（Ｅ）に示す出力パ
ルスを発生する。第１のスイッチＳ1 はフリップフロッ
プ４１のｔ2〜ｔ3 の高レベル出力に応答してオンにな
り、第２のスイッチＳ2 はフリップフロップ４１の低レ
ベル出力に応答してオンになる。この結果、ｔ1 〜ｔ2
期間にはコンパレータ３０から得られるＰＷＭ信号はＡ
ＮＤゲート３１に入力せず、代って第２のスイッチＳ2
を介して高レベル信号が入力する。この結果、ｔ1 〜ｔ
2 期間のＡＮＤゲート３１の出力は高レベルになり、第
２又は第４のトランジスタＱ2 又はＱ4 が断続的に動作
せずに連続的に動作する。換言すれば、デューティ比が
１００％の制御になる。この時、第１又は第３のトラン
ジスタＱ1 又はＱ3 も連続的にオン状態にあるので、巻
線Ｗ1 に対する電圧印加が連続的になり、巻線Ｗ1 に十
分な電流が流れる。これにより、ステッピングモータ６
はリードスクリュー７を介してヘッド４を確実に移動す
る。ステッピングモータ６の起動後は大きな電流を要求
しないので、ＰＷＭ制御によって必要最小限の電流を巻
線Ｗ1 、Ｗ2 に流す。この結果、電力損失が少なくな
る。この実施例において、ヘッド４の移動量が少ない場
合には、ＰＷＭ制御を伴なわないでステッピングモータ
６が駆動される。図７のｔ1 〜ｔ2 区間における巻線Ｗ
1 、Ｗ2 の電流レベルを図２の回路と同一に設定したと
仮定すれば、図７のｔ2 〜ｔ3 期間の巻線Ｗ1 、Ｗ2 の
電流レベルはｔ1 〜ｔ2 よりも低いので、図７の回路の
電力損失は図２の回路よりも小さくなる。また、図７の
ｔ2 〜ｔ3 区間の巻線Ｗ1 の電流レベルを図２の回路と
同一に設定したと仮定すれば、図７のｔ1 〜ｔ2 期間
（起動期間）に十分な電流が巻線Ｗ1 、Ｗ2 に流れるの
で、トルク不足によるステッピングモータ６の誤動作
（ステップ送り不良）が発生しなくなる。
【００２１】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。（１） ステ
ッピングモータ６に図８に示すように複数の巻線Ｗ1 、
Ｗ2 、Ｗ3 、Ｗ4 を設け、これ等に直列にスイッチング
素子（トランジスタ）Ｑ1 、Ｑ2、Ｑ3 、Ｑ4 を接続
し、巻線Ｗ1 〜Ｗ4 には単一方向の電流を流してユニポ
ーラ駆動することができる。図８の場合にもトランジス
タＱ1 〜Ｑ4 を励磁期間に連続的にオンにせずに、ＰＷ
Ｍ制御することが望ましい。（２） 図８に示すように
電源端子１０とステッピングモータ６の巻線Ｗ1 〜Ｗ4
との間にチョッパー用スイッチ５０を接続し、図２のＡ
ＮＤゲート３１の出力によってスイッチ５０をＰＷＭ制
御し、スイッチング素子Ｑ1 〜Ｑ4は励磁期間に連続的
にオンにしてもよい。なお、図２に示すようにステッピ
ングモータ６をバイポーラ駆動する場合においても、ス
テッピングモータ６と電源端子１０との間に専用のチョ
ッパー用スイッチを設け、これをＰＷＭ制御することが
できる。 （３） 図２、及び図６に示すようにコンパ
レータ３０の出力段においてＰＷＭ信号の発生期間を制
御する代りに、コンパレータ３０の三角波入力又は基準
電圧を制御してＰＷＭ信号の発生期間を制御してもよ
い。例えば、図３において基準電圧Ｖr のレベルを切り
換えてこれを三角波Ｖt のピークよりも高くすることに
よってコンパレータ３０から高レベル出力を連続的に発
生させることができる。 （４） 図２では三角波の振
幅を電源電圧の変化に対して単に追従させているが、こ
の代りに、電源端子１０の電圧を検出するための電圧検
出回路を設け、これによる検出電圧と基準電圧との比較
で誤差信号を得、この誤差信号を使用して三角波の振幅
を変えるようにすることができる。また、三角波発生回
路２８から一定振幅の三角波を発生させ、この代りに基
準電圧源２９の電圧を電源端子１０の電圧の変化に応じ
て変えることができる。また、ステッピングモータ６の
電流を検出し、定電流化するようにＰＷＭ制御すること
ができる。（５） 図２の４つのトランジスタＱ1 〜Ｑ
4 を同一導電型にすることができる。（６） ＰＷＭ信
号発生回路２７の代りに、ＦＭ信号発生回路を使用する
ことができる。ＦＭ信号発生回路の場合には出力パルス
の幅は一定に保ち、電源端子１０の電圧に反比例的に出
力パルスの繰返し周波数を変える。これにより、出力パ
ルス列におけるオン期間とオフ期間の割合が変化し、Ｐ
ＷＭ制御と同様に巻線Ｗ1 、Ｗ2 の電流制御が可能にな
る。（７） 図２において、トランジスタＱ1 とＱ4 又
はトランジスタＱ2 とＱ3を同時にＰＷＭ制御すること
ができる。
く、例えば次の変形が可能なものである。（１） ステ
ッピングモータ６に図８に示すように複数の巻線Ｗ1 、
Ｗ2 、Ｗ3 、Ｗ4 を設け、これ等に直列にスイッチング
素子（トランジスタ）Ｑ1 、Ｑ2、Ｑ3 、Ｑ4 を接続
し、巻線Ｗ1 〜Ｗ4 には単一方向の電流を流してユニポ
ーラ駆動することができる。図８の場合にもトランジス
タＱ1 〜Ｑ4 を励磁期間に連続的にオンにせずに、ＰＷ
Ｍ制御することが望ましい。（２） 図８に示すように
電源端子１０とステッピングモータ６の巻線Ｗ1 〜Ｗ4
との間にチョッパー用スイッチ５０を接続し、図２のＡ
ＮＤゲート３１の出力によってスイッチ５０をＰＷＭ制
御し、スイッチング素子Ｑ1 〜Ｑ4は励磁期間に連続的
にオンにしてもよい。なお、図２に示すようにステッピ
ングモータ６をバイポーラ駆動する場合においても、ス
テッピングモータ６と電源端子１０との間に専用のチョ
ッパー用スイッチを設け、これをＰＷＭ制御することが
できる。 （３） 図２、及び図６に示すようにコンパ
レータ３０の出力段においてＰＷＭ信号の発生期間を制
御する代りに、コンパレータ３０の三角波入力又は基準
電圧を制御してＰＷＭ信号の発生期間を制御してもよ
い。例えば、図３において基準電圧Ｖr のレベルを切り
換えてこれを三角波Ｖt のピークよりも高くすることに
よってコンパレータ３０から高レベル出力を連続的に発
生させることができる。 （４） 図２では三角波の振
幅を電源電圧の変化に対して単に追従させているが、こ
の代りに、電源端子１０の電圧を検出するための電圧検
出回路を設け、これによる検出電圧と基準電圧との比較
で誤差信号を得、この誤差信号を使用して三角波の振幅
を変えるようにすることができる。また、三角波発生回
路２８から一定振幅の三角波を発生させ、この代りに基
準電圧源２９の電圧を電源端子１０の電圧の変化に応じ
て変えることができる。また、ステッピングモータ６の
電流を検出し、定電流化するようにＰＷＭ制御すること
ができる。（５） 図２の４つのトランジスタＱ1 〜Ｑ
4 を同一導電型にすることができる。（６） ＰＷＭ信
号発生回路２７の代りに、ＦＭ信号発生回路を使用する
ことができる。ＦＭ信号発生回路の場合には出力パルス
の幅は一定に保ち、電源端子１０の電圧に反比例的に出
力パルスの繰返し周波数を変える。これにより、出力パ
ルス列におけるオン期間とオフ期間の割合が変化し、Ｐ
ＷＭ制御と同様に巻線Ｗ1 、Ｗ2 の電流制御が可能にな
る。（７） 図２において、トランジスタＱ1 とＱ4 又
はトランジスタＱ2 とＱ3を同時にＰＷＭ制御すること
ができる。
【００２２】
【発明の効果】上述から明らかなように各請求項の発明
によれば、ステッピングモータの電源電圧の変化による
電流の変化の補償を電力損失の増大をほとんど伴なわず
に達成することができる。請求項２の発明によれば、断
続制御が限定された期間のみ行われるので、断続制御に
基づいて発生するノイズの読み取り出力に対する混入を
防ぐことができる。 請求項３の発明によれば、起動時
におけるステッピングモータの確実な動作又は起動後に
おける電力損失の低減が可能になる。請求項４の発明に
よれば、励磁用スイッチング素子を断続制御に兼用する
ので、電力損失が極めて少なくなる。請求項５の発明に
よれば、断続制御の回路構成が簡単になる。請求項６の
発明によれば、三角波の振幅を電源電圧に対応させて変
化させるので、電圧補償を行うためのＰＷＭ信号を容易
に形成することができる。
によれば、ステッピングモータの電源電圧の変化による
電流の変化の補償を電力損失の増大をほとんど伴なわず
に達成することができる。請求項２の発明によれば、断
続制御が限定された期間のみ行われるので、断続制御に
基づいて発生するノイズの読み取り出力に対する混入を
防ぐことができる。 請求項３の発明によれば、起動時
におけるステッピングモータの確実な動作又は起動後に
おける電力損失の低減が可能になる。請求項４の発明に
よれば、励磁用スイッチング素子を断続制御に兼用する
ので、電力損失が極めて少なくなる。請求項５の発明に
よれば、断続制御の回路構成が簡単になる。請求項６の
発明によれば、三角波の振幅を電源電圧に対応させて変
化させるので、電圧補償を行うためのＰＷＭ信号を容易
に形成することができる。
【図１】本発明の実施例に係わるフロッピーディスク装
置を示すブロック図である。
置を示すブロック図である。
【図２】図１のＰＷＭ信号発生回路及び駆動回路を示す
回路図である。
回路図である。
【図３】図２のコンパレータの入出力を示す波形図であ
る。
る。
【図４】図２の巻線の電圧を示す波形図である。
【図５】図１及び図２の各部の状態を示す波形図であ
る。
る。
【図６】別の実施例のＰＷＭ信号発生回路及び駆動回路
を示す回路図である。
を示す回路図である。
【図７】図６の各部の状態を示す波形図である。
【図８】変形例の駆動回路を示す図である。
１ ホスト装置 ３ ディスク ６ ステッピングモータ ７ リードスクリュー ８ 駆動回路 １０ 電源端子 ２７ ＰＷＭ信号発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅田 直記 東京都武蔵野市中町３丁目７番３号 テ イアック株式会社内 (72)発明者 寺田 禎 東京都武蔵野市中町３丁目７番３号 テ イアック株式会社内 (56)参考文献 特開 平２−303396（ＪＰ，Ａ)
Claims (6)
- 【請求項１】 記録媒体ディスクを回転するためのディ
スク回転モータと、 前記ディスクとの相対的走査運動で信号を記録又は再生
するための信号変換器と、 前記信号変換器を前記ディスクの半径方向に移動するた
めのものであり、複数の巻線を備えているステッピング
モータと、 前記ステッピングモータの角運動を前記信号変換器の直
線運動に変換する運動方向変換手段と、 直流電圧を供給するための電源と、 前記複数の巻線に選択的に励磁電流を流すために前記電
源と前記複数の巻線との間に接続された複数のスイッチ
ング素子と、 ステップパルスに基づいて励磁制御信号を形成し、前記
スイッチング素子を制御する制御回路とを備えたディス
ク装置において、 シーク時に発生する前記ステップパルスの最も短い相互
時間間隔よりも短い周期を有して前記巻線の印加電圧を
断続するための断続制御パルスを形成する回路であり、
前記電源の電圧の変動に基づく前記巻線の電流変動を補
償するように前記断続制御パルスのデューティ比又は周
波数を変えるための手段を有している断続制御パルス発
生回路と、 前記断続制御パルス発生回路から得られる断続制御パル
スに応答して前記巻線の電圧を断続する手段とを備えて
いることを特徴とするディスク装置。 - 【請求項２】 前記断続制御パルス発生回路が、前記ス
テッピングモータの駆動に基づいて前記信号変換器を移
動させる期間にほぼ対応させて前記断続制御パルスを発
生するように形成されていることを特徴とする請求項１
記載のディスク装置。 - 【請求項３】 前記断続制御パルス発生回路が、シーク
時に前記ステップパルスが所定数発生した後に前記断続
制御パルスを発生させるための立上り遅延手段を有して
いることを特徴とする請求項１記載のディスク装置。 - 【請求項４】 前記巻線の電圧を断続する手段は、前記
複数のスイッチング素子の全部又は一部を前記断続制御
パルスによってオン・オフする回路である請求項１記載
のディスク装置。 - 【請求項５】 前記巻線の電圧を断続する手段は、前記
電源と前記巻線との間に接続され、前記断続制御パルス
に応答してオン・オフするチョッパー用スイッチング素
子である請求項１記載のディスク装置。 - 【請求項６】 前記断続制御パルス発生回路は、 ディジタル三角波データ発生回路と、 前記電源と前記ディジタル三角波データ発生回路とに接
続され、前記三角波データ発生回路から発生したディジ
タル三角波データをアナログ三角波に変換し、前記電源
の電圧に対応した振幅を有するアナログ三角波を出力す
るディジタル・アナログ変換器と、 基準電圧源と、 前記ディジタル・アナログ変換器から得られたアナログ
三角波と前記基準電圧源から得られた基準電圧とを比較
してパルス幅変調パルスを出力するコンパレータと、 前記コンパレータから得られた前記パルス幅変調パルス
を前記巻線の励磁が要求されている期間に対応して出力
させるためのゲート回路とから成ることを特徴とする請
求項１記載のディスク装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197127A JP2526442B2 (ja) | 1991-07-11 | 1991-07-11 | ディスク装置 |
| US07/909,617 US5260634A (en) | 1991-07-11 | 1992-07-07 | Constant current driving system for a stepper motor in rotating disk |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197127A JP2526442B2 (ja) | 1991-07-11 | 1991-07-11 | ディスク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520814A JPH0520814A (ja) | 1993-01-29 |
| JP2526442B2 true JP2526442B2 (ja) | 1996-08-21 |
Family
ID=16369195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197127A Expired - Lifetime JP2526442B2 (ja) | 1991-07-11 | 1991-07-11 | ディスク装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5260634A (ja) |
| JP (1) | JP2526442B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746895A (ja) * | 1993-07-29 | 1995-02-14 | Canon Inc | ステッピングモータ駆動回路 |
| JPH07107789A (ja) * | 1993-09-29 | 1995-04-21 | Matsushita Electric Ind Co Ltd | フロッピーディスク装置 |
| US9658644B2 (en) * | 2014-10-06 | 2017-05-23 | S-Printing Solution Co., Ltd. | CRUM unit mountable in consumable unit of image forming apparatus and image forming apparatus using the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189198A (ja) * | 1985-02-15 | 1986-08-22 | Teac Co | ステッピングモータの駆動装置 |
| JP2576482B2 (ja) * | 1987-01-20 | 1997-01-29 | オムロン株式会社 | 直流モ−タ速度制御回路 |
| JPS63159932U (ja) * | 1987-04-09 | 1988-10-19 | ||
| US5017854A (en) * | 1990-10-29 | 1991-05-21 | Hughes Aircraft Company | Variable duty cycle pulse width modulated motor control system |
-
1991
- 1991-07-11 JP JP3197127A patent/JP2526442B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-07 US US07/909,617 patent/US5260634A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5260634A (en) | 1993-11-09 |
| JPH0520814A (ja) | 1993-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5210474A (en) | Digital-analog driver for brushless D.C. spindle motor | |
| US6236174B1 (en) | Method and apparatus for driving a polyphase, brushless DC motor | |
| JP4010912B2 (ja) | モータ駆動制御回路及びモータ駆動装置 | |
| JP3250599B2 (ja) | ブラシレスモ−タ | |
| US7466093B2 (en) | Motor drive unit and electric apparatus having a motor | |
| US5898283A (en) | Voltage feedforward control system for a spindle motor of a disk drive | |
| JP2526442B2 (ja) | ディスク装置 | |
| JP4860980B2 (ja) | モータ駆動回路およびそれを用いたディスク装置 | |
| JP3681094B2 (ja) | モータ駆動装置 | |
| JP2717498B2 (ja) | 双方向チョッパ・トランスコンダクタンス増幅器 | |
| JPH1118474A (ja) | モータ駆動回路 | |
| US6008611A (en) | Method and system for driving a three-phase motor in a mass storage device | |
| US5630008A (en) | Control circuit for driving motor with reduced power consumption and disk unit having the control circuit | |
| JPH0345992B2 (ja) | ||
| JP3346633B2 (ja) | ディスク装置 | |
| KR900007694B1 (ko) | 스텝핑 모터 제어 회로 | |
| JP4136368B2 (ja) | Ｄｃブラシレスモータの並列駆動回路 | |
| JPH0634620B2 (ja) | ブラシレスモ−タ | |
| JPH0632799Y2 (ja) | ブラシレスモ−タの起動回路 | |
| JP2822831B2 (ja) | ステッピングモ−タ制御装置 | |
| JPH01264596A (ja) | ステッピングモータ制御装置 | |
| JPH0632798Y2 (ja) | ブラシレスモ−タの起動回路 | |
| KR19980016860A (ko) | 피드백을 이용한 스텝모터 제어방법 및 그 회로 | |
| JPS59153485A (ja) | 直流モ−タサ−ボ装置 | |
| JPH07123357B2 (ja) | ブラシレスモ−タの起動回路 |