JP2525789B2 - Ｌｓｉのレイアウト設計装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はLSI製造のためのマスクパターンを得るLSI
のレイアウト設計装置に係り、特に階層型レイアウト方
式のレイアウト設計装置に関する。

（従来の技術） LSIのレイアウト設計の一手法としての、階層型レイ
アウト方式が知られている。これは例えば特開昭56−16
017号公報に記載されているように、人手または設計装
置によりLSIを構成する各機能ブロック（以下、単にブ
ロックという）によりブロック内の詳細レイアウトと確
定形状（これらをブロックレイアウトという）を決定し
た後、このブロックレイアウトを基にして各ブロックの
相対配置とブロック間の仮配線経路をラフレイアウトと
して決定し、最後にブロック間の配線スペースを評価し
て各ブロックの最終的な配置と、ブロック間の確定配線
経路をチップレイアウトとして決定するものである。

一方、アナログICのようにLSI動作時の電気的影響や
熱的影響を考慮してブロックの配置やブロック間配線経
路および配線形状を決定する必要がある場合には、ブロ
ックレイアウトにおいてブロックの仮形状を見積もる段
階でブロックの相対配置，ブロック間配線経路および配
線形状をも見積り、ブロック内の詳細レイアウトは可能
な限り仮形状に抑え込むことによって、ラフレイアウト
結果をそのままチップレイアウトに反映させる方法がと
られている。このためラフレイアウトの自動化が非常に
困難であり、またブロックの形状に関する制約が大きい
ので、人手設計に頼るか、あるいは階層型レイアウト方
式を使わずに素子レベルの展開方式で処理している。し
かし、いずれの方式もLSIが大規模化するにつれて設計
期間及びコストの点で対処不能になりつつあるのが実情
である。

（発明が解決しようとする問題点） このように従来の技術では、LSIが大規模化するに従
い、動作時の電気的影響や熱的影響を考慮したLSIのレ
イアウト設計を短期間で行なうことが困難となるという
問題があった。

本発明はLSI動作時の電気的影響や熱的影響が考慮で
き、且つ大規模なLSIに対しても短い設計期間で低コス
トで所望のマスクパターンが得られるLSIのレイアウト
設計装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明はラフレイアウト、ブロックレイアウト、チッ
プレイアウトの順に処理する階層型レイアウト方式を採
用したもので、LSIを構成する回路の各機能ブロックの
ブロック内レイアウト条件とブロック間レイアウト条件
およびブロック面積の情報を記憶したレイアウト仕様記
憶部と、このレイアウト仕様記憶部に記憶された情報か
らLSIチップ上のラフ配置およびラフ配線を決定するラ
フレイアウト決定手段と、このラフレイアウト決定手段
により決定されたラフ配置およびラフ配線の情報を記憶
するラフレイアウト情報記憶部と、このラフレイアウト
情報記憶部および前記レイアウト仕様記憶部に記憶され
た情報から各機能ブロック内の詳細レイアウトと各機能
ブロックの確定形状および入出力端子確定位置を決定す
るブロックレイアウト決定手段と、このブロックレイア
ウト決定手段によって決定された情報を記憶するブロッ
クレイアウト情報記憶部と、このブロックレイアウト情
報記憶部と前記レイアウト仕様記憶部およびラフレイア
ウト情報記憶部に記憶された情報からLSIチップ上の各
機能ブロックの確定配置とブロック間の確定配線経路を
LSIチップ全体の確定レイアウトとして決定するチップ
レイアウト決定手段と、このチップレイアウト決定手段
により決定されたチップレイアウト情報を記憶するチッ
プレイアウト情報記憶部と、このチップレイアウト情報
記憶部および前記ブロックレイアウト情報記憶部に記憶
された情報に基づいてLSI製造用マスクのマスクパター
ンを合成する手段とを備えたことを特徴とする。

（作用） ラフレイアウトでは機能ブロックの形状が未確定のま
まで、LSI動作時の電気的影響や熱的影響を考慮してラ
フ配置およびラフ配線、すなわち各機能ブロックの相対
配置およびブロック間の仮配線経路が決定され、このブ
ロックレイアウト完了の時点で全ての機能ブロックの形
状が確定する。これを基にチップレイアウトを行なう
際、当初定めた機能ブロックの相対配置とのずれが生じ
るが、チップレイアウト決定手段ではラフレイアウト時
の仮配線経路が再現できるので、当初の電気的影響や熱
的影響を考慮した配線経路が得られる。この結果、ブロ
ックの仮形状見積り段階からチップ全体のマスクパター
ンを完成するまでの一貫した自動化が可能となり、大規
模なLSIのレイアウト設計を行なう場合でも、マスクパ
ターンが効率よく短時間で、従って低コストで作成され
る。

（実施例） 第１図は本発明の一実施例に係るLSIのレイアウト設
計装置の構成を示すブロック図である。また、第２図は
同実施例において使用される階層型レイアウト方式の説
明図であり、第３図は同実施例におけるレイアウト設計
手順を示すフローチャートである。

本実施例では、第２図に示すようにラフレイアウトを
先に行なった後、ブロックレイアウトを行ない、次いで
チップレイアウトを行なう。

第１図において、レイアウト仕様記憶部１はLSIの各
機能ブロック毎のブロック内レイアウト条件（ブロック
内配置／配線要求，ブロック内配置／配線制約等）と、
ブロック間レイアウト条件（ブロック間配置／配線要
求，ブロック間配置／配線制約等）およびブロック占有
面積の概算値（以下、単にブロック面積という）の情報
をレイアウト仕様として予め格納したものであり、また
ライブラリ２はレイアウト設計済の機能ブロックのブロ
ック内レイアウト等のブロック情報を記憶したものであ
る。

ラフレイアウト決定手段３は、既設計ブロックを利用
する機能ブロックについてはライブラリ２より当該ブロ
ック形状の情報を読込み、新規に設計する機能ブロック
についてはレイアウト仕様記憶部１より当該ブロックの
面積と、ブロックの相対配置を決定する要因となるブロ
ック間配線要求およびブロック間配置／配線制約の各情
報を読込むことによって、LSIチップ上のラフ配置（ブ
ロックの仮形状，相対配置および入出力端子の仮位置
等）とラフ配線（ブロック間の仮配線経路）を決定す
る。なお、ブロック面積は第３図に示したレイアウト設
計手順における前処理の段階で当該ブロックを構成する
素子、セルおよび配線またはネット数を評価して経験式
によって予め算出したものである。

すなわち、ラフレイアウト決定手段３では既設計ブロ
ックについては固定形状とし、新規設計ブロックでブロ
ック間配置制約として形状が指定されているものについ
てはその指定形状を発生して固定形状とし、それ以外の
ブロックについては取り敢えずブロック面積に見合う正
方形状を発生する可変形状とする。そして、ブロック間
配線要求とブロック間配置制約を考慮してブロックの相
対配置を定めるが、そのとき可変形状のブロックの形状
を変形することによってチップサイズが極小となるよう
な配置を決定する。この結果、可変形状のブロックにつ
いてもチップ上の仮形状が決定される。

次に、この相対配置とブロック間配線要求とブロック
間配線制約とから新規設計ブロックの入出端子位置を仮
決定し、さらに既設計ブロックの入出力端子も加えて、
これら全てのブロックの入出力端子間のブロック間仮配
線経路の決定を行なう。このブロック間仮配線経路はチ
ップ上での確定した経路ではなく、大略どこを通過する
かを示したものである。従来ではこのような配線経路は
ブロックが向かい合っている配線領域であるチャネルの
系列として記憶されていた。しかし、本発明に係るレイ
アウト設計方式ではブロックの形状がラフレイアウトの
時点では仮形状であることから、ブロックレイアウト処
理を経てチップレイアウトを行なった段階でチャネルの
構造が変わっていることがあるため、ラフレイアウトに
おいて折角ブロック間配線制約を考慮した仮配線経路を
定めても、チップレイアウトの段階で再現できなくな
る。そこで、本実施例においてはブロック間仮配線経路
をチャネルの系列ではなくて、その配線経路が傍を通過
するブロックの識別名とそのブロックのどの付近を通る
のかの識別名との対の系列で記憶する、この記憶方式に
ついては後に詳述する。

こうしてラフレイアウト決定手段３により決定された
LSIチップ上のラフ配置およびラフ配線の情報、すなわ
ちブロックの仮形状情報（既設計ブロック及び形状指定
の新規設計ブロックは固定形状）、入出力端子仮位置情
報（既設計ブロックは固定位置）、ブロックの相対配置
情報およびブロック間仮配線経路の各情報は、ラフレイ
アウト情報記憶部４に書込まれる。

一方、ブロックレイアウト決定手段５では新規設計ブ
ロックについてのブロック内詳細レイアウトとブロック
の確定形状および入出力端子の確定位置が決定される。
すなち、レイアウト仕様記憶部１からブロック内配置／
配線要求とブロック内配置／配線制約の情報が、またラ
フレイアウト情報記憶部４からブロックの仮形状情報と
入出力端子仮位置情報がブロックレイアウト決定手段５
に読込まれ、これらの情報からブロック内の素子または
セルの配置と配線経路が決定される。この場合、ブロッ
クはまだ仮形状の段階であり、形状指定がないブロック
については詳細レイアウト決定後の形状が仮形状と異な
ることがあり得るため、それに伴なって入出力端子の位
置も仮位置とずれる。

こうしてブロックレイアウト決定手段５により決定さ
れたブロック内詳細レイアウト、ブロックの確定形状情
報、入出力端子確定位置の情報がブロックレイアウト情
報記憶部６に書込まれる。この時点で、要求される全て
のブロックについてその形状と入出力端子位置が確定
し、ブロック内レイアウトが用意されたことになる。

次に、チップレイアウト決定手段７ではレイアウト情
報記憶部1,ライブラリ2,ラフレイアウト情報記憶部４お
よびブロックレイアウト情報記憶部６に記憶された情報
を基に、チップレベルでの詳細なブロック間レイアウト
が決定される。この時、ブロック内の詳細レイアウトは
参照する必要はない。すなわち、レイアウト仕様記憶部
１からブロック間配線要求とブロック間配置／配線制約
の情報が、ライブラリ２から既設計ブロックの形状と入
出力端子位置の情報が、ラフレイアウト情報記憶部４か
らブロック相対配置情報とブロック間仮配線経路情報の
情報が、またブロックレイアウト情報記憶部６から新規
設計ブロックの確定形状と入出力端子確定位置の情報が
それぞれチップレイアウト決定手段７に読込まれ、まず
最初にブロック相対配置情報とブロック間配置制約に基
づいて、形状の確定した各ブロックが該当する位置に配
置される。

この時、ラフレイアウト情報記憶部４に記憶されたブ
ロック仮形状とこの確定形状は一般には異なるので、必
ずしもブロック相対配置情報通りに配置できるとは限ら
ず、ずれが生じる。次に、この配置状況に基づいてブロ
ック間仮配線経路をたどる。ここで、ブロック間仮配線
経路は当初のブロック相対配置情報に基づいていたの
で、この配置状況に経路をそのまま当てはめることはで
きないが、仮配線経路の記憶表現である経路が通過する
ブロックの辺境を順次たどることにより、様々な制約を
考慮して決定された仮配線経路がこの新しい配置状況の
上で再現できる。全ての配線経路が決定されると、チャ
ネル単位で配線スペースを評価し、スペースが不足する
箇所についてはその不足分だけブロックを移動して配線
スペースを確保すべく配置修正を行なう。その後で、各
経路に沿ってブロック間の確定配線経路を得、同時にチ
ップ全体の確定形状を得る。こうしてチップレイアウト
決定手段７により決定されたブロック間レベルの確定レ
イアウトがチップレイアウト情報記憶部８に書込まれ
る。

そして、最後にチップ全体マスクパターン合成手段９
により、ライブラリ２内に既設計ブロックの詳細レイア
ウトと、ブロックレイアウト情報記憶部６内の新規設計
ブロックの詳細レイアウト、およびチップレイアウト情
報記憶部８内のブロック間詳細レイアウトに基づいてチ
ップ全体の詳細なマスクパターンが合成され、パターン
データ10が得られる。

次に、ラフレイアウト記憶部４でのブロック間仮配線
経路（ラフ配線の配線経路）情報の記憶方式と、チップ
レイアウト決定手段７での該情報の利用方法について説
明する。

前述したように、ブロック間仮配線経路はその経路が
傍らを通過するブロックの識別名とそのブロックの周縁
部の識別名との対の系列として記憶されるので、各ブロ
ックについてその周縁部を識別することが必要である。
第５図はブロックの周縁部を識別する方法の具体例であ
り、黒点で示す位置、つまりブロックの矩形形状の各頂
点と上下左右辺の中心点に識別名を付ける。

第６図はラフレイアウト情報記憶部４においてラフレ
イアウト決定手段３で決定された仮配線経路をブロック
識別名とブロック周縁部識別名の対によって記憶する方
法の一例を説明するための図であり、同図（ａ）に示す
ように仮配線経路がブロック（斜線で示す）の角を回り
込む場合には、当該ブロックのブロック識別名とその角
に該当する頂点のブロック周縁部識別名を対応させ、
（BLCK,右下）のような２つの識別名の対の系列を設定
する。また、同図（ｂ）に示すように仮配線経路が三叉
路を直進して通過する場合には、直進方向に沿ってその
仮配線経路に面しているブロックのブロック識別名とそ
の面している辺の中心点の識別名を対応させ、（BLCK,
左中）のような系列を設定する。さらに、同図（ｃ）に
示すように仮配線経路が四叉路を直進して通過する場合
には、四叉路に面した４個のブロックのブロック識別名
と頂点の識別名を経路に沿って２個ずつの対にして対応
させ、｛（BLCK1,右下）OR（BLCK2,左下）AND｛（BLCK
3,右上）OR（BLCK4,左上）｝のような系列を設定する。
こうして設定された系列が仮配線経路の始点及び終点位
置を入力出端子仮位置として、ラフレイアウト情報記憶
部４において仮配線経路情報として記憶される。第７図
に仮配線経路状況とその記憶内容の具体例を示す。

このように記憶された仮配線経路は、チップレイアウ
ト決定手段７おいては経路の始点及び終点を入出力端子
確定位置として、記憶されたブロックの周縁部を記憶順
にたどって順次経路探索を行なうことによって、確定配
線経路の決定に利用される。経路探索のアルゴリズムと
しては、通常の配線アルゴリズムが利用できる。

［発明の効果］ 本発明によれば、ラフレイアウト、ブロックレイアウ
ト、チップレイアウトの順に処理する階層型レイアウト
方式を用い、最初にラフレイアウトでLSI動作時の電気
的影響や熱的影響を見込んだブロック間配置／配線を与
え、ブロックレイアウトの後そのブロック間配置／配線
経過をブロック内配置／配線とブロック形状に依存する
ことなくチップレイアウトで再現できる。従って、ブロ
ック間の電気的影響や熱的影響が特に問題となるような
アナログの大規模LSIのレイアウト設計を短時間で効率
よく行なうことができる。また、一部のブロックについ
て設計修正が行なわれたり、既設計ブロックとの差替え
が行なわれたりして、以前とは異なるサイズのブロック
をチップ上に配置する場合でも、ブロック間の相対配置
と仮配線経路情報については以前と同じデータをそのま
ま利用できるので、設計修正作業が簡素化され、設計コ
ストも削減されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るLSIのレイアウト設計
装置の構成を示すブロック図、第２図は同実施例におい
て使用される階層型レイアウト方式の説明図、第３図は
同実施例におけるレイアウト設計手順を示すフローチャ
ート、第４図は階層型レイアウト方式においてラフレイ
アウトとチップレイアウトとのブロックの形状変化によ
るブロック間の配線領域であるチャネル構造の変化の一
例を示す図、第５図は同実施例におけるブロックの識別
法の具体例を示す図、第６図は同実施例における仮配線
経路情報としてのブロック識別名およびブロック周縁部
識別名の対の設定法を説明するための図、第７図は同実
施例における仮配線経路状況とその記憶内容の具体例を
示す図である。 １……レイアウト仕様記憶部、２……ライブラリ、３…
…ラフレイアウト決定手段、４……ラフレイアウト情報
記憶部、５……ブロックレイアウト決定手段、６……ブ
ロックレイアウト情報記憶部、７……チップレイアウト
決定手段、８……チップレイアウト情報記憶部、９……
チップ全体マスクパターン合成手段、10……最終マスク
パターン。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】LSIを構成する回路の各機能ブロックのブ
   ロック内レイアウト条件とブロック間レイアウト条件お
   よびブロック面積の情報を記憶したレイアウト仕様記憶
   部と、 このレイアウト仕様記憶部に記憶された情報からLSIチ
   ップ上のラフ配置およびラフ配線を決定するラフレイア
   ウト決定手段と、 このラフレイアウト決定手段により決定されたラフ配置
   およびラフ配線の情報を記憶するラフレイアウト情報記
   憶部と、 このラフレイアウト情報記憶部および前記レイアウト仕
   様記憶部に記憶された情報から各機能ブロック内の詳細
   レイアウトと各機能ブロックの確定形状および入出力端
   子確定位置を決定するブロックレイアウト決定手段と、 このブロックレイアウト決定手段によって決定された情
   報を記憶するブロックレイアウト情報記憶部と、 このブロックレイアウト情報記憶部と前記レイアウト仕
   様記憶部およびラフレイアウト情報記憶部に記憶された
   情報からLSIチップ上の各機能ブロックの確定配置とブ
   ロック間の確定配線経路をLSIチップ全体の確定レイア
   ウトとして決定するチップレイアウト決定手段と、 このチップレイアウト決定手段により決定されたチップ
   レイアウト情報を記憶するチップレイアウト情報記憶部
   と、 このチップレイアウト情報記憶部および前記ブロックレ
   イアウト情報記憶部に記憶された情報に基づいてLSI製
   造用マスクのマスクパターンを合成する手段とを備えた
   ことを特徴とするLSIのレイアウト設計装置。
2. 【請求項２】ラフレイアウト情報記憶部はブロック間の
   ラフ配線の配線経路情報として、各配線経路が傍らを通
   過するブロックの識別名と当該ブロックの周縁部の識別
   名との対の系列を記憶するものであることを特徴とする
   特許請求の範囲第１項記載のLSIのレイアウト設計装
   置。
3. 【請求項３】ラフレイアウト情報記憶部はブロック間の
   ラフ配線の配線経路情報として、各配線経路が傍らを通
   過するブロックの識別名と当該ブロックの周縁部の識別
   名との対の系列を記憶するものであり、チップレイアウ
   ト決定手段はLSIチップ上のブロック間の確定配線経路
   をラフ配線の配線経路情報に基づいて決定するものであ
   ることを特徴とする特許請求の範囲第１項記載のLSIの
   レイアウト設計装置。