JP2508845B2 - パルス幅変調インバ―タ制御装置 - Google Patents
パルス幅変調インバ―タ制御装置Info
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- JP2508845B2 JP2508845B2 JP1179240A JP17924089A JP2508845B2 JP 2508845 B2 JP2508845 B2 JP 2508845B2 JP 1179240 A JP1179240 A JP 1179240A JP 17924089 A JP17924089 A JP 17924089A JP 2508845 B2 JP2508845 B2 JP 2508845B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス幅変調インバータ制御装置に関し、特
に、マイクロコンピュータを用いてパルス幅変調を行
い、誘導電動機の回転を制御するパルス幅変調インバー
タ制御装置に関する。
に、マイクロコンピュータを用いてパルス幅変調を行
い、誘導電動機の回転を制御するパルス幅変調インバー
タ制御装置に関する。
近年、集積回路技術の発達に伴い、マイクロコンピュ
ータは各種の制御装置等において有効利用されている。
誘導電動機の回転速度をパルス幅変調インバータにより
制御することも、その一例である。
ータは各種の制御装置等において有効利用されている。
誘導電動機の回転速度をパルス幅変調インバータにより
制御することも、その一例である。
従来、この種のマイクロコンピュータを用いたパルス
幅変調インバータ制御装置においては、第11図に従来例
のマイクロコンピュータのブロック図が示されるよう
に、マイクロコンピュータ42は、データバス102に対応
して、算術論理演算ユニット（以下ALUと記す）43、汎
用レジスタ44、プログラムの実行状態を保持する手段
（以下PSWと記す）45、プログラムを格納するリード・
オンリー・メモリ（以下ROMと記す）46、プログラムカ
ウンタ（以下PCと記す）47、中央処理装置の制御を行う
実行制御部48、割込み要求発生回路（以下INTCと記す）
49、タイマ50、データを格納するランダム・アクセス・
メモリ（以下RAMと記す）51および汎用ポート52を備え
て構成される。また第12図はタイマ50のブロック図で、
データバス102に対応して、フリーランニングカウンタ
（以下FRCと記す）53およびコンペアレジスタ54を備え
ている。
幅変調インバータ制御装置においては、第11図に従来例
のマイクロコンピュータのブロック図が示されるよう
に、マイクロコンピュータ42は、データバス102に対応
して、算術論理演算ユニット（以下ALUと記す）43、汎
用レジスタ44、プログラムの実行状態を保持する手段
（以下PSWと記す）45、プログラムを格納するリード・
オンリー・メモリ（以下ROMと記す）46、プログラムカ
ウンタ（以下PCと記す）47、中央処理装置の制御を行う
実行制御部48、割込み要求発生回路（以下INTCと記す）
49、タイマ50、データを格納するランダム・アクセス・
メモリ（以下RAMと記す）51および汎用ポート52を備え
て構成される。また第12図はタイマ50のブロック図で、
データバス102に対応して、フリーランニングカウンタ
（以下FRCと記す）53およびコンペアレジスタ54を備え
ている。
第11図および第12図において、ROM46に格納されてい
るプログラムにより、タイマ50において、時刻t1に入出
力要求信号207が発生されてINTC49に送られると、INTC4
9においては、割込要求信号208が生成されて実行制御部
48に入力される。実行制御部48においては、前記時刻t1
時点において実行中の命令終了後に、PSW45およびPC47
をRAM46に待避させる処理が実行され、然る後に、割込
要求信号208によるタイム割込み処理が実行される。な
お、前記プログラムの処理手順を示すフローチャート図
を第13図に示す。
るプログラムにより、タイマ50において、時刻t1に入出
力要求信号207が発生されてINTC49に送られると、INTC4
9においては、割込要求信号208が生成されて実行制御部
48に入力される。実行制御部48においては、前記時刻t1
時点において実行中の命令終了後に、PSW45およびPC47
をRAM46に待避させる処理が実行され、然る後に、割込
要求信号208によるタイム割込み処理が実行される。な
お、前記プログラムの処理手順を示すフローチャート図
を第13図に示す。
実行制御部48におけるタイマ割込み処理の実行に当っ
ては、各種の汎用レジスタ44をRAM51に待避させた後に
汎用ポート52の出力を設定し、復帰までの所定の処理が
実行される。これと同様の処理が、時刻t1からt12まで
繰返し実行されて、汎用ポート52の出力として、P1〜P6
までのパルス信号が得られる。これらの６本のパルス信
号はパルス幅変調された回転制御信号であり、所定のド
ライバ回路および駆動ユニットを介して誘導電動機に入
力され、その回転を制御する。
ては、各種の汎用レジスタ44をRAM51に待避させた後に
汎用ポート52の出力を設定し、復帰までの所定の処理が
実行される。これと同様の処理が、時刻t1からt12まで
繰返し実行されて、汎用ポート52の出力として、P1〜P6
までのパルス信号が得られる。これらの６本のパルス信
号はパルス幅変調された回転制御信号であり、所定のド
ライバ回路および駆動ユニットを介して誘導電動機に入
力され、その回転を制御する。
上述した従来のパルス幅変調インバータ制御装置にお
いては、割込み処理プログラムを介してパルス発生の制
御を行なっているため、割込み処理中におけるPC,PSWお
よび各種レジスタのRAMえの待避、ならびにRAMからの復
帰に要する時間の制約により、誘導電動機の回転制御用
の出力パルスの周期を、上述の待避および復帰の処理時
間より短くすることができないという欠点がある。
いては、割込み処理プログラムを介してパルス発生の制
御を行なっているため、割込み処理中におけるPC,PSWお
よび各種レジスタのRAMえの待避、ならびにRAMからの復
帰に要する時間の制約により、誘導電動機の回転制御用
の出力パルスの周期を、上述の待避および復帰の処理時
間より短くすることができないという欠点がある。
また、上記の欠点を解決するために、他の複数個のLS
Iを付加する場合には、装置全体におけるハードウェア
の量が増加し、制御装置全体の製品コストを高くすると
いう欠点がある。
Iを付加する場合には、装置全体におけるハードウェア
の量が増加し、制御装置全体の製品コストを高くすると
いう欠点がある。
本発明のパルス幅変調インバータ制御装置は、複数の
パルス幅変調信号を出力するマイクロコンピュータを含
み、前記複数のパルス幅変調信号を制御信号として、所
定の駆動手段を介して誘導電動機の回転を制御するパル
ス幅変調インバータ制御装置において、前記マイクロコ
ンピュータは、プログラムおよびデータを格納するメモ
リと、前記プログラムによる命令の実行を制御する実行
制御手段と、前記命令の実行アドレスを保持するプログ
ラム・カウンタと、前記プログラムの実行状態を保持す
る手段と、各種のデータを一時的に保持する汎用レジス
タと、を含む中央処理装置と、所定の入出力要求信号を
受けて、前記中央処理装置に対する処理要求を発生する
割込要求発生手段と、所定の周期信号を受けて、前記駆
動手段に対してパルス幅変調信号を出力する所定のパル
ス制御手段と、を含んで構成され、前記パルス制御手段
は、所定の周期信号を入力して計数し、所定の計数値を
逐次出力する計数手段と、前記計数値を入力して、予め
設定されている所定のパルス幅変調周期に対応する設定
値との比較照合により両者間の一致を検出し、一致検出
の時点において所定の処理要求信号を発生して、前記割
込要求発生手段に送出する第１の比較手段と、前記計数
値を入力して、予めそれぞれにおいて設定されている設
定値との比較照合により両者間の一致を検出し、一致検
出の時点においてそれぞれ所定の処理要求信号を発生し
て、前記割込要求発生手段に送出するＮ（出力パルス
数）個の第２の比較手段と、前記計数値を入力して、予
めそれぞれにおいて設定されている設定値との比較照合
により両者間の一致を検出し、一致検出の時点において
それぞれ所定のセット信号を出力するＮ（出力パルス
数）個の第３の比較手段と、前記第２の比較手段よりそ
れぞれ出力される処理要求信号を、リセット信号として
それぞれ対応するリセット端子に入力し、且つ、前記第
３の比較手段よりそれぞれ出力されるセット信号を、そ
れぞれ対応するセット端子に入力して、所定のパルス幅
変調信号を出力するＮ（出力パルス数）個のフリップフ
ロップと、を含んで構成されており、前記処理要求信号
に応じて、前記中央処理装置においては前記プログラム
の実行を中断し、前記プログラム・カウンタおよび前記
プログラムの実行状態を保持する手段の双方の収容内容
を、他の格納領域に待避させることなく、予め前記メモ
リ内に設定されているデータを前記パルス制御手段に転
送して前記Ｎ（出力パルス数）個のフリップフロップを
制御して、所定のパルス幅変調信号を出力するように構
成される。
パルス幅変調信号を出力するマイクロコンピュータを含
み、前記複数のパルス幅変調信号を制御信号として、所
定の駆動手段を介して誘導電動機の回転を制御するパル
ス幅変調インバータ制御装置において、前記マイクロコ
ンピュータは、プログラムおよびデータを格納するメモ
リと、前記プログラムによる命令の実行を制御する実行
制御手段と、前記命令の実行アドレスを保持するプログ
ラム・カウンタと、前記プログラムの実行状態を保持す
る手段と、各種のデータを一時的に保持する汎用レジス
タと、を含む中央処理装置と、所定の入出力要求信号を
受けて、前記中央処理装置に対する処理要求を発生する
割込要求発生手段と、所定の周期信号を受けて、前記駆
動手段に対してパルス幅変調信号を出力する所定のパル
ス制御手段と、を含んで構成され、前記パルス制御手段
は、所定の周期信号を入力して計数し、所定の計数値を
逐次出力する計数手段と、前記計数値を入力して、予め
設定されている所定のパルス幅変調周期に対応する設定
値との比較照合により両者間の一致を検出し、一致検出
の時点において所定の処理要求信号を発生して、前記割
込要求発生手段に送出する第１の比較手段と、前記計数
値を入力して、予めそれぞれにおいて設定されている設
定値との比較照合により両者間の一致を検出し、一致検
出の時点においてそれぞれ所定の処理要求信号を発生し
て、前記割込要求発生手段に送出するＮ（出力パルス
数）個の第２の比較手段と、前記計数値を入力して、予
めそれぞれにおいて設定されている設定値との比較照合
により両者間の一致を検出し、一致検出の時点において
それぞれ所定のセット信号を出力するＮ（出力パルス
数）個の第３の比較手段と、前記第２の比較手段よりそ
れぞれ出力される処理要求信号を、リセット信号として
それぞれ対応するリセット端子に入力し、且つ、前記第
３の比較手段よりそれぞれ出力されるセット信号を、そ
れぞれ対応するセット端子に入力して、所定のパルス幅
変調信号を出力するＮ（出力パルス数）個のフリップフ
ロップと、を含んで構成されており、前記処理要求信号
に応じて、前記中央処理装置においては前記プログラム
の実行を中断し、前記プログラム・カウンタおよび前記
プログラムの実行状態を保持する手段の双方の収容内容
を、他の格納領域に待避させることなく、予め前記メモ
リ内に設定されているデータを前記パルス制御手段に転
送して前記Ｎ（出力パルス数）個のフリップフロップを
制御して、所定のパルス幅変調信号を出力するように構
成される。
［実施例］ 次に、本発明について図面を参照して説明する。第１
図はパルス幅変調インバータ制御装置の概念ブロック
図、第２図は本発明の一実施例に含まれるマイクロコン
ピュータのブロック図、第３図および第４図は、それぞ
れ前記マイクロコンピュータに含まれるパルス制御部お
よびINTCのブロック図である。
図はパルス幅変調インバータ制御装置の概念ブロック
図、第２図は本発明の一実施例に含まれるマイクロコン
ピュータのブロック図、第３図および第４図は、それぞ
れ前記マイクロコンピュータに含まれるパルス制御部お
よびINTCのブロック図である。
第１図に示されるように、パルス幅変調インバータ制
御装置は、制御対象である誘導電動機４に対応して、マ
イクロコンピュータ１と、ドライバ回路２と、駆動ユニ
ット３とを備えて構成され、マイクロプロセッサ１は、
第２図に示されるように、データバス101に対応して、A
LU5と、汎用レジスタ６と、PSW7と、ROM8と、PC9と、マ
イクロプログラムROM（以下μROMと記す）10aおよびそ
のシーケンサ（以下MSEQと記す）10bを含む実行制御部1
0と、INTC11と、パルス制御部12と、RAM13とを備えて構
成される。
御装置は、制御対象である誘導電動機４に対応して、マ
イクロコンピュータ１と、ドライバ回路２と、駆動ユニ
ット３とを備えて構成され、マイクロプロセッサ１は、
第２図に示されるように、データバス101に対応して、A
LU5と、汎用レジスタ６と、PSW7と、ROM8と、PC9と、マ
イクロプログラムROM（以下μROMと記す）10aおよびそ
のシーケンサ（以下MSEQと記す）10bを含む実行制御部1
0と、INTC11と、パルス制御部12と、RAM13とを備えて構
成される。
また、第３図に示されるように、マイクロコンピュー
タ１に含まれるパルス制御部12は、データバス101に対
応して、FRC14と、コンペアレジスタ15〜27と、セット
・リセット型フリップフロップ（以下F/Fと記す）28〜3
3とを備えており、第４図に示されるように、INTC11
は、割込・入出力制御回路34と、レジスタ35〜41とを備
えている。
タ１に含まれるパルス制御部12は、データバス101に対
応して、FRC14と、コンペアレジスタ15〜27と、セット
・リセット型フリップフロップ（以下F/Fと記す）28〜3
3とを備えており、第４図に示されるように、INTC11
は、割込・入出力制御回路34と、レジスタ35〜41とを備
えている。
第３図において、FRC14において計数される周期信号
Φ205の計数値は、コンペアレジスタ15において計数比
較されて一致／不一致が検索され、一致する場合には、
所定の一致信号206aが出力され、入出力要求信号201に
含まれる入出力要求信号201a（第４図参照）としてINTC
11に送られる。
Φ205の計数値は、コンペアレジスタ15において計数比
較されて一致／不一致が検索され、一致する場合には、
所定の一致信号206aが出力され、入出力要求信号201に
含まれる入出力要求信号201a（第４図参照）としてINTC
11に送られる。
同様にして、FRC14において計数される周期信号Φ205
の計数値は、コンペアレジスタ16〜27のそれぞれにおい
ても計数比較され、各コンペアレジスタからは、それぞ
れ一致信号206b〜206mが出力されて、対応するF/F28〜3
3に入力される。この場合、F/F28〜33のリセット側に入
力される一致信号206c、206e、206g、206i、206kおよび
206mは、それぞれ入出力要求信号201に含まれる入出力
要求信号201c、201e、201g、201i、201kおよび201m（第
４図参照）としてINTC11に送られる。
の計数値は、コンペアレジスタ16〜27のそれぞれにおい
ても計数比較され、各コンペアレジスタからは、それぞ
れ一致信号206b〜206mが出力されて、対応するF/F28〜3
3に入力される。この場合、F/F28〜33のリセット側に入
力される一致信号206c、206e、206g、206i、206kおよび
206mは、それぞれ入出力要求信号201に含まれる入出力
要求信号201c、201e、201g、201i、201kおよび201m（第
４図参照）としてINTC11に送られる。
第４図において、INTC11においては、パルス制御部12
から送られてくる入出力要求信号201（201a〜201g）
は、それぞれ割込・入出力制御回路34に入力される。割
込・入出力制御回路34には、他方において、レジスタ35
〜41から、入出力要求信号201に対応する割込処理形態
を指定する信号も入力されており、ここにおいて、割込
要求信号の優先順位制御および入出力要求信号の制御等
を含む制御作用が行われ、所定の割込要求信号202およ
び割込処理形態指定信号203が生成されて、実行制御部1
0に出力される。なお、外部の関連ハードウェアからの
割込信号および外部の優先順位制御部等に関しては、本
発明の趣旨に直接には関係がないため、図示を省略して
いる。
から送られてくる入出力要求信号201（201a〜201g）
は、それぞれ割込・入出力制御回路34に入力される。割
込・入出力制御回路34には、他方において、レジスタ35
〜41から、入出力要求信号201に対応する割込処理形態
を指定する信号も入力されており、ここにおいて、割込
要求信号の優先順位制御および入出力要求信号の制御等
を含む制御作用が行われ、所定の割込要求信号202およ
び割込処理形態指定信号203が生成されて、実行制御部1
0に出力される。なお、外部の関連ハードウェアからの
割込信号および外部の優先順位制御部等に関しては、本
発明の趣旨に直接には関係がないため、図示を省略して
いる。
第２図において、実行制御部10に入力される割込要求
信号202がハイレベル“1"の場合には、実行制御部10に
対して割込処理要求が為されていることを意味してお
り、また、ロウレベル“0"の場合には、割込処理要求が
為されていないことを意味している。また、割込処理要
求の処理形態には二つの形態があり、割込要求信号202
がハイレべル“1"であり、且つ割込処理形態指定信号20
3がロウレベル“0"である場合には、実行制御部10にお
いては、現在実行中の命令の終了後にプログラムの実行
が一時中断され、PSW7およびPC9の内容を、汎用レジス
タ６の内部に設定されているポインタ（図示せず）によ
って指示されるRAM13に待避させ、その後において、入
出力要求信号に対応するベクタアドレスがPC9に設定さ
れる。然る後、ROM8に格納されている割込プログラム
が、上記のPC9に基づいて実行される。
信号202がハイレベル“1"の場合には、実行制御部10に
対して割込処理要求が為されていることを意味してお
り、また、ロウレベル“0"の場合には、割込処理要求が
為されていないことを意味している。また、割込処理要
求の処理形態には二つの形態があり、割込要求信号202
がハイレべル“1"であり、且つ割込処理形態指定信号20
3がロウレベル“0"である場合には、実行制御部10にお
いては、現在実行中の命令の終了後にプログラムの実行
が一時中断され、PSW7およびPC9の内容を、汎用レジス
タ６の内部に設定されているポインタ（図示せず）によ
って指示されるRAM13に待避させ、その後において、入
出力要求信号に対応するベクタアドレスがPC9に設定さ
れる。然る後、ROM8に格納されている割込プログラム
が、上記のPC9に基づいて実行される。
上述の割込プログラムによる処理を終了する命令処理
においては、待避状態にあるPSW7およびPC9の内容をRAM
13から復帰させ、割込処理により中断されていたプログ
ラムの実行が再開される。この割込処理形態は一般にベ
クタ割込処理と言われる。
においては、待避状態にあるPSW7およびPC9の内容をRAM
13から復帰させ、割込処理により中断されていたプログ
ラムの実行が再開される。この割込処理形態は一般にベ
クタ割込処理と言われる。
次に、割込要求信号202がハイレべル“1"であって、
割込処理形態指定信号203もハイレべル“1"である場合
は、本発明の主旨とする処理形態に対応しており、割込
が発生しても、PSW7およびPC9の内容を待避させること
なく、入出力要求信号201に応じて、RAM13内部の特定ア
ドレスに予め設定されている内容により、所定のデータ
処理が行われ、この所定のデータ処理の終了後におい
て、直ちに中断されていたプログラムの実行が再開され
る。この割込処理形態はマクロサービス処理と言われ
る。
割込処理形態指定信号203もハイレべル“1"である場合
は、本発明の主旨とする処理形態に対応しており、割込
が発生しても、PSW7およびPC9の内容を待避させること
なく、入出力要求信号201に応じて、RAM13内部の特定ア
ドレスに予め設定されている内容により、所定のデータ
処理が行われ、この所定のデータ処理の終了後におい
て、直ちに中断されていたプログラムの実行が再開され
る。この割込処理形態はマクロサービス処理と言われ
る。
第５図は、マクロサービス・チャネルの構造を示すア
ドレス・マップ図であり、アドレスＮのマクロサービス
・モードにおけるデータの転送先およびワード／バイト
等の区別が指定され、アドレス（Ｎ＋１）のチャネル・
ポインタによって、転送データの格納アドレスＭおよび
アドレス（Ｍ＋２）が指定される。転送データがワード
である場合には、アドレスＭ番地および（Ｍ＋１）番地
と、アドレス（Ｍ＋１）番地および（Ｍ＋２）番地にワ
ード・データ１およびワード・データ２が格納される。
また、マクロサービス・チャネルにおいては、各入出力
要求に対応してRAM13の内部に予め設定番地が定められ
ており、マクロサービスを行う入出力要求に対しては、
上記の設定番地にマクロサービス・チャネルが設定され
る。
ドレス・マップ図であり、アドレスＮのマクロサービス
・モードにおけるデータの転送先およびワード／バイト
等の区別が指定され、アドレス（Ｎ＋１）のチャネル・
ポインタによって、転送データの格納アドレスＭおよび
アドレス（Ｍ＋２）が指定される。転送データがワード
である場合には、アドレスＭ番地および（Ｍ＋１）番地
と、アドレス（Ｍ＋１）番地および（Ｍ＋２）番地にワ
ード・データ１およびワード・データ２が格納される。
また、マクロサービス・チャネルにおいては、各入出力
要求に対応してRAM13の内部に予め設定番地が定められ
ており、マクロサービスを行う入出力要求に対しては、
上記の設定番地にマクロサービス・チャネルが設定され
る。
第９図および第10図は、それぞれ本実施例はにおける
マクロサービス処理のフローチャートおよび割込処理の
フローチャートを示す図であるが、以下に、マクロサー
ビス処理について説明する。
マクロサービス処理のフローチャートおよび割込処理の
フローチャートを示す図であるが、以下に、マクロサー
ビス処理について説明する。
第３図において、コンべアレジスタ15には、パルス幅
変調同期に対応する数値が設定されており、コンペアレ
ジスタ16、17、18、19、20、21、22、23、24、25、26お
よび27には、それぞれ時刻t0からt7、t0からt6、t0から
t5、t0からt8、t0からt11、t0からt2、t0からt1、t0か
らt12、t0からt9、t0からt4、t0からt3、およびt0からt
10の各時間間隔に相応する数値が設定されている。
変調同期に対応する数値が設定されており、コンペアレ
ジスタ16、17、18、19、20、21、22、23、24、25、26お
よび27には、それぞれ時刻t0からt7、t0からt6、t0から
t5、t0からt8、t0からt11、t0からt2、t0からt1、t0か
らt12、t0からt9、t0からt4、t0からt3、およびt0からt
10の各時間間隔に相応する数値が設定されている。
既述のように、コンペアレジスタ15、16、17、18、1
9、20、21、22、23、24、25、26および27においては、F
RC14の計数値と上記の各設定値が比較され、それぞれの
コンペアレジスタにおける一致信号206a、206c、206e、
206g、206i、206kおよび206mが、それぞれ入出力要求信
号201a、201c、201e、201g、201i、201kおよび201mとし
てINTC11に送られる。従って、これらの入出力要求信号
は、それぞれ前記時間間隔設定値に対応して、それぞれ
の出力される時刻が制御される。
9、20、21、22、23、24、25、26および27においては、F
RC14の計数値と上記の各設定値が比較され、それぞれの
コンペアレジスタにおける一致信号206a、206c、206e、
206g、206i、206kおよび206mが、それぞれ入出力要求信
号201a、201c、201e、201g、201i、201kおよび201mとし
てINTC11に送られる。従って、これらの入出力要求信号
は、それぞれ前記時間間隔設定値に対応して、それぞれ
の出力される時刻が制御される。
入出力要求信号201aによりベクタ割込処理が指定さ
れ、入出力要求信号201c、201e、201g、201i、201kおよ
び201mによってマクロサービス処理が指定されると、RA
M13において予め定められている番地に、所定のマクロ
サービス・チャネルが設定される。マクロサービス・チ
ャネルのワードデータには、次のパルス幅変調同期にF/
F28〜33をセット・リセットするタイミングの数値がそ
れぞれ設定される。
れ、入出力要求信号201c、201e、201g、201i、201kおよ
び201mによってマクロサービス処理が指定されると、RA
M13において予め定められている番地に、所定のマクロ
サービス・チャネルが設定される。マクロサービス・チ
ャネルのワードデータには、次のパルス幅変調同期にF/
F28〜33をセット・リセットするタイミングの数値がそ
れぞれ設定される。
次に、パルス幅変調波形を介して行われるパルス制御
のタイミングについて、第７図（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、および（ｇ）に示さ
れるパルス幅変調信号のタイミンぐ図を参照して、ポー
トP1およびP2を対象として説明する。第７図（ａ）はFR
C14における計数値を示し、第７図（ｂ）、（ｃ）、
（ｄ）、（ｅ），（ｆ）および（ｇ）は、それぞれポー
トP1、P2、P3、P4、P5およびP6における出力パルスを示
している。
のタイミングについて、第７図（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、および（ｇ）に示さ
れるパルス幅変調信号のタイミンぐ図を参照して、ポー
トP1およびP2を対象として説明する。第７図（ａ）はFR
C14における計数値を示し、第７図（ｂ）、（ｃ）、
（ｄ）、（ｅ），（ｆ）および（ｇ）は、それぞれポー
トP1、P2、P3、P4、P5およびP6における出力パルスを示
している。
時刻t5においてはF/F29がセットされるため、ポートP
2の出力パルスはハイレベルになる。次の時刻t6におい
ては、F/F28がリセットされるため、ポートP1の出力パ
ルスはロウレベルになり、同時に入出力要求信号201c
（206c）がINTC11に送出される。
2の出力パルスはハイレベルになる。次の時刻t6におい
ては、F/F28がリセットされるため、ポートP1の出力パ
ルスはロウレベルになり、同時に入出力要求信号201c
（206c）がINTC11に送出される。
INTC11においては、入出力要求信号201cを受けて、PS
W7およびPC9の内容を保持したままの状態で、第９図に
フローチャートが示されるマクロサービス処理が開始さ
れる。以降、マクロサービスにおけるμプログラム命令
に従って処理が実行され、次のパルス幅変調周期T2にお
ける時刻tBに相当するデータが、コンペアレジスタ17に
転送されると同時に、時刻tAに相当するデータがコンペ
アレジスタ16に転送される。これらの転送が完了する
と、中央処理装置においては、保持されているPSW7およ
びPC9の内容に対応して、プログラムによる処理が再開
される。
W7およびPC9の内容を保持したままの状態で、第９図に
フローチャートが示されるマクロサービス処理が開始さ
れる。以降、マクロサービスにおけるμプログラム命令
に従って処理が実行され、次のパルス幅変調周期T2にお
ける時刻tBに相当するデータが、コンペアレジスタ17に
転送されると同時に、時刻tAに相当するデータがコンペ
アレジスタ16に転送される。これらの転送が完了する
と、中央処理装置においては、保持されているPSW7およ
びPC9の内容に対応して、プログラムによる処理が再開
される。
次いで、次の時刻t7においてF/F28がセットされてポ
ートP1の出力がハイレベルになり、時刻t8においては、
時刻t6における場合と同様に、F/F29がリセットされて
ポートP2の出力がロウレベルになると同時に、入出力要
求信号201c（206c）が出力され、マクロサービス処理が
実行される。そして、次のパルス幅変調周期T2における
時刻tDに相当するデータが、コンペアレジスタ19に転送
されると同時に、時刻tcに相当するデータがコンペアレ
ジスタ16に転送される。但し、ポートP2における出力波
形は、ポートP1における出力波形の逆相波形であるた
め、上記のマクロサービス処理が行われる。同様のマク
ロサービス処理は、ポートP3およびP4の間と、ポートP5
およびP6の間においても実行され、第７図においてT1で
示される一周期に対応するパルス幅変調信号が得られ
る。
ートP1の出力がハイレベルになり、時刻t8においては、
時刻t6における場合と同様に、F/F29がリセットされて
ポートP2の出力がロウレベルになると同時に、入出力要
求信号201c（206c）が出力され、マクロサービス処理が
実行される。そして、次のパルス幅変調周期T2における
時刻tDに相当するデータが、コンペアレジスタ19に転送
されると同時に、時刻tcに相当するデータがコンペアレ
ジスタ16に転送される。但し、ポートP2における出力波
形は、ポートP1における出力波形の逆相波形であるた
め、上記のマクロサービス処理が行われる。同様のマク
ロサービス処理は、ポートP3およびP4の間と、ポートP5
およびP6の間においても実行され、第７図においてT1で
示される一周期に対応するパルス幅変調信号が得られ
る。
上記のパルス幅変調周期の終了時には、コンペアレジ
スタ15から入出力要求信号201a（206a）が出力され、第
10図に示される割込処理が実行される。コンペアレジス
タ15には、次のパルス幅変調周期値を加算した数値が設
定されると同時に、全マクロサービスが禁止され、ベク
タ割込処理が開始される。次いで、次のパルス幅変調周
期に必要なセット・リセットのタイミングに相当する数
値がマクロサービス・チャネルの指定番地に設定され、
その設定後においては、全マクロサービス許可となり、
割込処理が修了する。
スタ15から入出力要求信号201a（206a）が出力され、第
10図に示される割込処理が実行される。コンペアレジス
タ15には、次のパルス幅変調周期値を加算した数値が設
定されると同時に、全マクロサービスが禁止され、ベク
タ割込処理が開始される。次いで、次のパルス幅変調周
期に必要なセット・リセットのタイミングに相当する数
値がマクロサービス・チャネルの指定番地に設定され、
その設定後においては、全マクロサービス許可となり、
割込処理が修了する。
以上の動作を繰返して行うことにより、それぞれ、第
８図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）に示されるパルス出力信号VU、VV、VW、VX、VYお
よびVZが得られる。これらの信号は、第１図におけるド
ライバ回路２の内部に設けられているホトカブラ（図示
せず）を通して、駆動ユニット３に入力されるため、第
６図に概略ブロック図が示されるように、実際に駆動ユ
ニット３に設けられているトランジスタU1、V1、W1、
X1、Y1およびZ1には、それぞれ前記パルス出力信号VU、
VV、VW、VX、VYおよびVZのハイレべルとロウレベルを反
転させた信号が入力される。従って、パルス出力信号VU
がロウレべルの時にはトランジスタU1はオンとなり、VU
がハイレべルの時にはトランジスタU1はオフとなる。ト
ランジスタU1とX1の両電孤による破壊と防止するため、
トランジスタU1およびX1の入力信号は、相互にハイレべ
ルが重畳しないように時間関係が設定されている。その
他のトランジスタV1、W1、X1、Y1およびZ1についても、
同様に駆動することにより、第８図（ｇ）、（ｈ）およ
び（ｉ）に示される三相疑似交流電圧VU-V、VV-W、およ
びVW-Uが得られ、第６図に示されるように、誘導電動機
４の巻線に供給されて、所望の回転制御が行われる。
８図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）に示されるパルス出力信号VU、VV、VW、VX、VYお
よびVZが得られる。これらの信号は、第１図におけるド
ライバ回路２の内部に設けられているホトカブラ（図示
せず）を通して、駆動ユニット３に入力されるため、第
６図に概略ブロック図が示されるように、実際に駆動ユ
ニット３に設けられているトランジスタU1、V1、W1、
X1、Y1およびZ1には、それぞれ前記パルス出力信号VU、
VV、VW、VX、VYおよびVZのハイレべルとロウレベルを反
転させた信号が入力される。従って、パルス出力信号VU
がロウレべルの時にはトランジスタU1はオンとなり、VU
がハイレべルの時にはトランジスタU1はオフとなる。ト
ランジスタU1とX1の両電孤による破壊と防止するため、
トランジスタU1およびX1の入力信号は、相互にハイレべ
ルが重畳しないように時間関係が設定されている。その
他のトランジスタV1、W1、X1、Y1およびZ1についても、
同様に駆動することにより、第８図（ｇ）、（ｈ）およ
び（ｉ）に示される三相疑似交流電圧VU-V、VV-W、およ
びVW-Uが得られ、第６図に示されるように、誘導電動機
４の巻線に供給されて、所望の回転制御が行われる。
以上、詳細に説明したように、本発明は、パルス幅変
調信号のパルス出力時における割込処理をを、マイクロ
サービス処理を介して実行することにより、割込処理に
対応して、PSW、PCおよび各種レジスタ等に格納されて
いる内容を待避させるために要する時間、および割込処
理より主たるプログラム処理に復帰するために要する時
間を大幅に短縮し、パルス幅変調周期を短縮してパルス
出力周波数を高くすることができるという効果があり、
更に、性能改善に要するLSIの増設を必要としないた
め、装置の低コスト化を計ることができるという効果が
ある。
調信号のパルス出力時における割込処理をを、マイクロ
サービス処理を介して実行することにより、割込処理に
対応して、PSW、PCおよび各種レジスタ等に格納されて
いる内容を待避させるために要する時間、および割込処
理より主たるプログラム処理に復帰するために要する時
間を大幅に短縮し、パルス幅変調周期を短縮してパルス
出力周波数を高くすることができるという効果があり、
更に、性能改善に要するLSIの増設を必要としないた
め、装置の低コスト化を計ることができるという効果が
ある。
第１図は本発明の一実施例を示す概念ブロック図、第２
図は前記本発明の一実施例に含まれるマイクロコンピュ
ータのブロック図、第３図および第４図は、それぞれ前
記マイクロコンピュータに含まれるパルス制御部および
INTCのブロック図、第５図はマクロサービス・チャネル
を示す図、第６図は前記一実施例に含まれる駆動ユニッ
トおよび誘導電動機の概略ブロック図、第７図はパルス
幅変調信号のタイミング図、第８図は三相疑似交流信号
の波形図、第９図はマクロサービスのフローチャートを
示す図、第10図は割込処理のフローチャートを示す図、
第11図は従来のマイクロコンピュータのブロック図、第
12図は、前記従来のマイクロコンピュータに含まれるタ
イマのブロック図、第13図は、従来のパルス幅制御にお
ける動作フローチャートを示す図である。 図において、1,42……マイクロコンピュータ、２……ド
ライバ回路、３……駆動ユニット、４……誘導電動機、
5,43……ALU、6,35〜41,44……レジスタ、7,45……PS
W、8,46……ROM、9,47……PC、10,48……実行制御部、1
0a……MSEQ……10b……μROM、11,49……INTC、12……
パルス制御部、13,51……RAM、14,53……FRC、15〜27,5
4……コンベアレジスタ、28〜33……F/F、34……割込・
入出力制御回路、50……タイマ、52……出力ポート、P1
〜P6……ポート、U1，V1，W1，X1，Y1，Z1……トランジ
スタ。
図は前記本発明の一実施例に含まれるマイクロコンピュ
ータのブロック図、第３図および第４図は、それぞれ前
記マイクロコンピュータに含まれるパルス制御部および
INTCのブロック図、第５図はマクロサービス・チャネル
を示す図、第６図は前記一実施例に含まれる駆動ユニッ
トおよび誘導電動機の概略ブロック図、第７図はパルス
幅変調信号のタイミング図、第８図は三相疑似交流信号
の波形図、第９図はマクロサービスのフローチャートを
示す図、第10図は割込処理のフローチャートを示す図、
第11図は従来のマイクロコンピュータのブロック図、第
12図は、前記従来のマイクロコンピュータに含まれるタ
イマのブロック図、第13図は、従来のパルス幅制御にお
ける動作フローチャートを示す図である。 図において、1,42……マイクロコンピュータ、２……ド
ライバ回路、３……駆動ユニット、４……誘導電動機、
5,43……ALU、6,35〜41,44……レジスタ、7,45……PS
W、8,46……ROM、9,47……PC、10,48……実行制御部、1
0a……MSEQ……10b……μROM、11,49……INTC、12……
パルス制御部、13,51……RAM、14,53……FRC、15〜27,5
4……コンベアレジスタ、28〜33……F/F、34……割込・
入出力制御回路、50……タイマ、52……出力ポート、P1
〜P6……ポート、U1，V1，W1，X1，Y1，Z1……トランジ
スタ。
Claims (1)
- 【請求項１】複数のパルス幅変調信号を出力するマイク
ロコンピュータを含み、前記複数のパルス幅変調信号を
制御信号として、所定の駆動手段を介して誘導電動機の
回転を制御するパルス幅変調インバータ制御装置におい
て、 前記マイクロコンピュータは、 プログラムおよびデータを格納するメモリと、前記プロ
グラムによる命令の実行を制御する実行制御手段と、前
記命令の実行アドレスを保持するプログラム・カウンタ
と、前記プログラムの実行状態を保持する手段と、各種
のデータを一時的に保持する汎用レジスタと、を含む中
央処理装置と、 所定の入出力要求信号を受けて、前記中央処理装置に対
する処理要求を発生する割込要求発生手段と、 所定の周期信号を受けて、前記駆動手段に対してパルス
幅変調信号を出力する所定のパルス制御手段と、 を含んで構成され、 前記パルス制御手段は、 所定の周期信号を入力して計数し、所定の計数値を逐次
出力する計数手段と、 前記計数値を入力して、予め設定されている所定のパル
ス幅変調周期に対応する設定値との比較照合により両者
間の一致を検出し、一致検出の時点において所定の処理
要求信号を発生して、前記割込要求発生手段に送出する
第１の比較手段と、 前記計数値を入力して、予めそれぞれにおいて設定され
ている設定値との比較照合により両者間の一致を検出
し、一致検出の時点においてそれぞれ所定の処理要求信
号を発生して、前記割込要求発生手段に送出するＮ（出
力パルス数）個の第２の比較手段と、 前記計数値を入力して、予めそれぞれにおいて設定され
ている設定値との比較照合により両者間の一致を検出
し、一致検出の時点においてそれぞれ所定のセット信号
を出力するＮ（出力パルス数）個の第３の比較手段と、 前記第２の比較手段よりそれぞれ出力される処理要求信
号を、リセット信号としてそれぞれ対応するリセット端
子に入力し、且つ、前記第３の比較手段よりそれぞれ出
力されるセット信号を、それぞれ対応するセット端子に
入力して、所定のパルス幅変調信号を出力するＮ（出力
パルス数）個のフリップフロップと、 を含んで構成されており、 前記処理要求信号に応じて、前記中央処理装置において
は前記プログラムの実行を中断し、前記プログラム・カ
ウンタおよび前記プログラムの実行状態を保持する手段
の双方の収容内容を、他の格納領域に待避させることな
く、予め前記メモリ内に設定されているデータを前記パ
ルス制御手段に転送して前記Ｎ（出力パルス数）個のフ
リップフロップを制御し、所定のパルス幅変調信号を出
力するように作用することを特徴とするパルス幅変調イ
ンバータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179240A JP2508845B2 (ja) | 1989-07-11 | 1989-07-11 | パルス幅変調インバ―タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179240A JP2508845B2 (ja) | 1989-07-11 | 1989-07-11 | パルス幅変調インバ―タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0345166A JPH0345166A (ja) | 1991-02-26 |
| JP2508845B2 true JP2508845B2 (ja) | 1996-06-19 |
Family
ID=16062394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179240A Expired - Fee Related JP2508845B2 (ja) | 1989-07-11 | 1989-07-11 | パルス幅変調インバ―タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508845B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1090459A2 (en) * | 1998-06-26 | 2001-04-11 | Color Kinetics Incorporated | Method for software driven generation of multiple simultaneous high speed pulse width modulated signals |
-
1989
- 1989-07-11 JP JP1179240A patent/JP2508845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0345166A (ja) | 1991-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 13 |
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| LAPS | Cancellation because of no payment of annual fees |