JP2506962B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2506962B2 JP2506962B2 JP63185943A JP18594388A JP2506962B2 JP 2506962 B2 JP2506962 B2 JP 2506962B2 JP 63185943 A JP63185943 A JP 63185943A JP 18594388 A JP18594388 A JP 18594388A JP 2506962 B2 JP2506962 B2 JP 2506962B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、LLD（Lightly Doped Drain）構造電界効果
トランジスタにおいて、低濃度拡散層領域と基板表面と
の間にすき間を設け、サイドウォール膜へのホットキャ
リアの注入を抑制すること、あるいはMOS型電界効果ト
ランジスタの一部に磁性体を設けることによりホットキ
ャリアの注入を制御することに関するものである。
トランジスタにおいて、低濃度拡散層領域と基板表面と
の間にすき間を設け、サイドウォール膜へのホットキャ
リアの注入を抑制すること、あるいはMOS型電界効果ト
ランジスタの一部に磁性体を設けることによりホットキ
ャリアの注入を制御することに関するものである。
従来の技術 従来、低濃度拡散層領域の下部に高濃度拡散層領域を
設け、ホットキャリア効果を抑制する構造例があるが、
磁性体を利用したホットキャリア効果の抑制の例はな
い。
設け、ホットキャリア効果を抑制する構造例があるが、
磁性体を利用したホットキャリア効果の抑制の例はな
い。
発明が解決しようとする課題 通常のLLD構造電界効果トランジスタは低濃度拡散層
領域からサイドウォール膜へのエレクトロンラップが多
く、そのため低濃度拡散層領域の抵抗が高くなり、電流
駆動能力が低下しやすい。
領域からサイドウォール膜へのエレクトロンラップが多
く、そのため低濃度拡散層領域の抵抗が高くなり、電流
駆動能力が低下しやすい。
微細構造の半導体デバイスにおいては、低濃度拡散層
領域の成分がよりデバイス特性を左右しやすくなる。
領域の成分がよりデバイス特性を左右しやすくなる。
本発明は以上のような従来の半導体装置の諸欠点に鑑
みてなされたもので、よりホットキャリア等による劣化
の少ない、高信頼性の半導体装置を提供することを目的
としている。
みてなされたもので、よりホットキャリア等による劣化
の少ない、高信頼性の半導体装置を提供することを目的
としている。
課題を解決するための手段 本発明は、MOS型半導体装置において、ドレイン領域
のソース領域と対向する面に磁性体領域を形成、この磁
性体領域により電流の方向を制御することを特徴とする
半導体装置である。
のソース領域と対向する面に磁性体領域を形成、この磁
性体領域により電流の方向を制御することを特徴とする
半導体装置である。
作用 低濃度拡散層入と半導体基板表面との間に絶縁層を設
けることにより、サイドウォール膜へのホットキャリア
注入を防止できる。
けることにより、サイドウォール膜へのホットキャリア
注入を防止できる。
実 施 例 第１図（ａ）は、ｐ型導電型半導体基板上にゲート酸
化膜２を介して設けられたポリシリコンゲート３をマス
クとして半導体基板１を浅くエッチングし、イオン注入
によりn-型拡散層４を形成したものである。
化膜２を介して設けられたポリシリコンゲート３をマス
クとして半導体基板１を浅くエッチングし、イオン注入
によりn-型拡散層４を形成したものである。
第１図（ｂ）は、半導体基板１のエッチングされた部
分に絶縁層５を設け、更にサイドウォール膜を形成した
ものである。
分に絶縁層５を設け、更にサイドウォール膜を形成した
ものである。
第１図（ｃ）はサイドウォール膜６をマスクとしてイ
オン注入によりn+型拡散層７を形成し、最終的にn-拡散
層４と半導体基板１表面とにすき間を形成したものであ
る。
オン注入によりn+型拡散層７を形成し、最終的にn-拡散
層４と半導体基板１表面とにすき間を形成したものであ
る。
第２図は、ポリシリコンゲート３の両側にシリコン溝
を掘ることにより、上記と同様にプロセスでn-拡散層４
と半導体基板１表面とにすき間を形成したものである。
を掘ることにより、上記と同様にプロセスでn-拡散層４
と半導体基板１表面とにすき間を形成したものである。
第３図は、ドレイン端部にシリコン溝を掘り、磁性体
10を埋め込み、その上に絶縁層11を設けたものであり、
これによりゲート酸化膜２の直下を走るエレクトロンを
基板内部にひっぱり込むことにより（同図（ｂ））、こ
のゲート酸化膜２へのホットキャリアの注入等によるト
ラップを抑制するものである。
10を埋め込み、その上に絶縁層11を設けたものであり、
これによりゲート酸化膜２の直下を走るエレクトロンを
基板内部にひっぱり込むことにより（同図（ｂ））、こ
のゲート酸化膜２へのホットキャリアの注入等によるト
ラップを抑制するものである。
第３図（ｃ）はこの平面図である。
又、第３図（ｃ）において磁性体10をポリシリコンゲ
ート３のゲート長方向の中央付近ｂあるいはａからｃ全
域にわたって埋め込むことによりフローティングゲート
構造を用いた記憶素子として用いることも可能である
（但しこの場合は磁界の向きは逆にする必要がある）。
ート３のゲート長方向の中央付近ｂあるいはａからｃ全
域にわたって埋め込むことによりフローティングゲート
構造を用いた記憶素子として用いることも可能である
（但しこの場合は磁界の向きは逆にする必要がある）。
発明の効果 本発明は以上のような構成からなるものであり、半導
体基板のエッチングと絶縁層を利用して低濃度拡散層を
半導体基板表面との間にすきまを作り、サイドウォール
膜へのホットキャリア注入を抑制することから微細半導
体デバイスのホットキャリア劣化の促進を防ぐものであ
る。
体基板のエッチングと絶縁層を利用して低濃度拡散層を
半導体基板表面との間にすきまを作り、サイドウォール
膜へのホットキャリア注入を抑制することから微細半導
体デバイスのホットキャリア劣化の促進を防ぐものであ
る。
又、磁性体を基板内部に埋め込むことにより、ホット
キャリアの基板内部にひっぱり込み、ホットキャリア劣
化の促進を防ぐものである。逆に、酸化膜の方に故意に
エレクトロンを注入することにより、記憶素子として利
用するものである。
キャリアの基板内部にひっぱり込み、ホットキャリア劣
化の促進を防ぐものである。逆に、酸化膜の方に故意に
エレクトロンを注入することにより、記憶素子として利
用するものである。
第１図は本発明の一実施例における半導体装置の製造工
程断面図、第２図は他の実施例における製造工程断面
図、第３図は他の実施例における断面構造図、動作概念
説明図および上面図である。 １……ｐ型導電型半導体基板、２……ゲート酸化膜、３
……ポリシリコンゲート、４……n-型拡散層、５……絶
縁層、６……サイドウォール膜、７……n+型拡散層。
程断面図、第２図は他の実施例における製造工程断面
図、第３図は他の実施例における断面構造図、動作概念
説明図および上面図である。 １……ｐ型導電型半導体基板、２……ゲート酸化膜、３
……ポリシリコンゲート、４……n-型拡散層、５……絶
縁層、６……サイドウォール膜、７……n+型拡散層。
Claims (3)
- 【請求項１】半導体基板と、前記半導体基板上にゲート
酸化膜を介して形成されたゲート電極と、前記半導体基
板に形成されたソース領域及びドレイン領域と、前記ド
レイン領域の前記ソース領域と対向する面に形成された
磁性体領域とを有し、前記磁性体領域により電流の方向
を制御することを特徴とする半導体装置。 - 【請求項２】磁性体領域上に絶縁層を形成したことを特
徴とする特許請求の範囲第１項に記載の半導体装置。 - 【請求項３】ゲート電極下を磁力線が通るように溝を設
け、エレクトロンをフローティングゲートにトラップさ
せて記憶素子とすることを特徴とする特許請求の範囲第
１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185943A JP2506962B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185943A JP2506962B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235779A JPH0235779A (ja) | 1990-02-06 |
| JP2506962B2 true JP2506962B2 (ja) | 1996-06-12 |
Family
ID=16179597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185943A Expired - Fee Related JP2506962B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506962B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2881267B2 (ja) * | 1991-01-11 | 1999-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US6683350B1 (en) | 1993-02-05 | 2004-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| JP3318384B2 (ja) * | 1993-02-05 | 2002-08-26 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及びその作製方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5388582A (en) * | 1977-01-14 | 1978-08-04 | Hitachi Ltd | Semiconductor device |
| JPS5478671A (en) * | 1977-12-05 | 1979-06-22 | Mitsubishi Electric Corp | Semiconductor device |
| JPS61226970A (ja) * | 1985-04-01 | 1986-10-08 | Matsushita Electronics Corp | 半導体装置 |
| JPS62293677A (ja) * | 1986-06-12 | 1987-12-21 | Oki Electric Ind Co Ltd | 高耐圧ｍｏｓ・ｆｅｔの製造方法 |
-
1988
- 1988-07-26 JP JP63185943A patent/JP2506962B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235779A (ja) | 1990-02-06 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |