JP2506366B2

JP2506366B2 - デ−タ処理装置

Info

Publication number: JP2506366B2
Application number: JP62103831A
Authority: JP
Inventors: 裕基石井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-04-27
Filing date: 1987-04-27
Publication date: 1996-06-12
Anticipated expiration: 2011-06-12
Also published as: JPS63269380A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、磁気カード，フロッピーディスク等の記録
媒体に記録されたビットデータを読取ってプログラム処
理するデータ処理装置に関する。

［従来の技術］一般に、磁気カードの磁気ストライプ部に記録される
文字，数字等の情報は“0"“１の２進数を組合わせたビ
ットデータで表現されており、磁気ストライプ部のタイ
ミングクロック間にデータビットの１ビットが記録され
る。そして、第６図に示す如く、磁気カード１をカード
リーダ２にかけると、カードリーダ２の磁気ヘッドによ
り磁気ストライプ部３のデータが読取られ、カードリー
ダ制御回路４に出力される。カードリーダ制御回路４で
は磁気ストライプ部３から読取ったデータをタイミング
クロックCKと“1",“0"のビットデータＤとに分離して
それぞれをCPU5に出力する。そうすると、CPU5では例え
ば第７図に示す如くタイミングクロックCKの立上がりに
同期してビットデータＤをビット単位で順次読込み、情
報ビットの単位（この場合６ビットb₀〜b₅）になると読
込んだデータ（情報ビット）をメモリ６へ一時格納す
る。ただし第７図中矢印はビットデータＤの読取り方
向，つまりは磁気カード１の進行方向を示している。次
いで、ビットデータに付随しているパリティビットVRC
と、先に入力した情報ビットとのパリティチェックを行
ない、正しいと判定したならばメモリ６に格納されてい
る情報ビットを取出して所定のプログラムにしたがって
処理するものとなっている。

［発明が解決しようとする問題点］しかるに、従来のこの種のデータ処理装置において
は、次のような欠点があった。すなわち、CPU5ではタイ
ミングクロックCKが入力される毎にビットデータＤを１
ビットずつ読込み、情報ビット単位で読込んでからパリ
ティチェックをソフトウェアのプログラム上で行なう。
そして、検証結果が正しいと判断できた時点で情報ビッ
トのプログラム処理を実行する。したがって、情報ビッ
トを読込んだ後にパリティチェックをプログラムの処理
ルーチンを介して行なわなければならず、高速処理化の
障害になっていた。

そこで本発明は、情報ビットとパリティビットとのパ
リティチェックを電気回路上のハードウェアで瞬時に処
理でき、データ処理部にて情報ビットの読取り後、直ち
にデータ処理を実行することが可能で、データ処理の高
速化を図ることができ、また、パリティビットが奇数パ
リティであっても偶数パリティであっても検証できると
共にデータの読取り方向が順方向であっても逆方向であ
っても検証でき、汎用性を向上できるデータ処理装置を
提供することを目的とする。

［問題点を解決するための手段］本発明のデータ処理装置は、第１図に示す如く、記録
媒体11に記録されたパリティビットと情報ビットとから
なるビットデータを双方向から読取るデータ読取り装置
12と、このデータ読取り装置12により読取られたビット
データについてパリティチェックの検証を行なうパリテ
ィチェック検証回路13と、データ読取り装置12によって
読取られたビットデータを取込み、パリティチェック検
証回路13の検証結果が正しいとき、取込んだビットデー
タを所定のプログラムにしたがって処理するデータ処理
部14とを具備し、パリティチェック検証回路13は、デー
タ読取り装置12におけるデータ読取り方向に応じて読取
ったビットデータからパリティビットを選択するパリテ
ィビット選択回路15と、この選択回路15により選択され
たパリティビットが奇数パリティか偶数パリティかによ
り、このパリティビットのレベルをそのまま出力させる
か反転して出力させるか設定するパリティビット出力回
路16と、ビットデータ内の情報ビットからパリティチェ
ック用の１ビット情報を発生させるチェックビット発生
回路17と、このチェックビット発生回路17から発生した
パリティチェック用ビットとパリティビット出力回路16
から出力したパリティビットとを比較してパリティチェ
ックを行なうパリティチェック回路18とから構成したも
のである。

［作用］このような手段を講じたことにより、データ処理装置
により読取られたビットデータはパリティチェック検証
回路によりハードウェアで瞬時にパリティチェックが行
なわれ、検証結果が正しいと、パリティチェック時間に
平行してデータ処理部に読込まれたビットデータのプロ
グラム処理が実行される。

［実施例］以下、本発明の実施例を図面を参照しながら説明す
る。

第２図は本発明の一実施例におけるデータ処理装置の
ブロック構成図である。CPU21は演算回路，メモリ制御
回路等を内蔵し、各種入力データを所定のプログラムに
したがって処理するとともに、アドレスバス22,データ
バス23,信号線24を介して処理プログラムなどの固定デ
ータを記憶するROM25と、入力データなどの可変的デー
タを記憶するRAM26とを動作させる。また、キーボード2
7からのキー信号を入力するキーボード入力回路28、表
示器29を駆動して表示データに対応する文字等を表示さ
せる表示器制御回路30、プリンタ31を駆動して印字デー
タに対応する文字等を記録紙に印字させるプリンタ制御
回路32、磁気カードへのデータ記録および磁気カードか
らのデータ読出しを行なうカードリードライター33を制
御するリードライター制御回路34、カードリードライタ
ー33により読取られたビットデータのパリティチェック
を検証するパリティチェック検証回路35等がデータバス
23および信号線24を介してCPU21に接続されている。

上記カードリードライター33は、第３図に示す如く、
正転および逆転が可能な搬送用モータ36と、この搬送用
モータ36により正転駆動または逆転駆動されて磁気カー
ド37を順方向（図中矢印Ａ方向）あるいは逆方向（図中
矢印Ｂ方向）に搬送する搬送ローラ38,38…と、上記搬
送ローラ38,38…によって搬送される磁気カード37の磁
気ストライプ部に当接するように設けられた書込みヘッ
ド39および読取りヘッド40とを備えている。そして、順
方向（Ａ方向）から送り込まれた磁気カード37の磁気ス
トライプ部に対しては書込みヘッド39によりデータが書
込まれ、書込まれたデータは読取りヘッド40により読取
られて、先に書込まれたデータとの比較チェックが行な
われる。一方、逆方向（Ｂ方向）から送込まれた磁気カ
ード37の磁気ストライプ部に対しては読取りヘッド40に
より記録データの読取りが行なわれる。

リードライター制御回路34は上記カードリードライタ
ー33の搬送用モータ36の正転または逆転を制御するとと
もに、CPU21から与えられる書込みデータに応じて書込
みヘッド39を駆動する。また、磁気カード37の磁気スト
ライプ部には前述したようにタイミングクロックCK間に
“1"または“0"のビットデータＤが１ビットずつ記録さ
れているので、リードライター制御回路34では読取りヘ
ッド40により読取ったデータを入力してタイミングクロ
ックCKとビットデータＤとに分離し、CPU21およびパリ
ティチェック検証回路35に送出するものとなっている。

なお、本実施例では説明の便宜上、第７図に示す如
く、１ビットデータＤを６ビットの情報ビット（b₀〜
b₅）と最下位１ビットの垂直パリティビットVRCとから
なるものとする。そして、カードリードライター33にお
いて順方向（Ａ方向）から磁気カードが送込まれた場合
にはビットデータＤは［b₀，b₁，b₂，……,VRC］の順で
読取られ、逆方向（Ｂ方向）から送込まれた場合には
［VRC,b₅，b₄，……，b₀］の順で読取られるものとす
る。

第４図はパリティチェック検証回路35の回路構成図で
あって、シフトレジスタ41と、パリティビット選択回路
42と、パリティビット出力回路43と、チェックビットと
発生回路44と、パリティチェック回路45とから構成され
る。シフトレジスタ41は、リードライター制御回路34か
ら与えられるビットデータＤをタイミングクロックCKの
立上がりに応じて１ビットずつシフトすることにより直
列信号から並列信号に変換するものであって、タイミン
グクロックCKが７パルス入力されると、シフトレジスタ
41の出力端子D₀〜D₆からビットデータＤが出力される。
ここで、カードリードライター33のデータ読取り方向が
順方向（Ａ方向）であるとD₀出力はb₀となり、D₆出力は
パリティビットVRCとなる。一方、逆方向（Ｂ方向）の
場合にはD₀出力はパリティビットVRCとなり、D₆出力はb
₀となる。

パリティビット選択回路42は、カードリードライター
33におけるデータ読取り方向に応じてビットデータＤか
らパリティビットVRCを選択するものであって、セレク
ト端子SELに印加されるCPU21からの読取り方向信号Ｓに
よりシフトレジスタ41におけるD₀出力とD₆出力とを入替
え、出力端子1Yからは情報ビットの最上位ビットb₅を出
力し、出力端子2YからはパリティビットVRCを出力する
データセレクタ42₁が配置されている。すなわち、デー
タ読取り方向が順方向（Ａ方向）であると入力端子Ａを
選択して1A端子と1Y端子,2A端子と2Y端子とを接続し、
データ読取り方向が逆方向（Ｂ方向）であると入力端子
Ｂを選択して1B端子と1Y端子,2B端子と2Y端子とを接続
する。

パリティビット出力回路43は、前記パリティビット発
生回路42におけるデータセレクタ42₁の出力端子2Yから
出力されるパリティビットVRCを奇数パリティと偶数パ
リティとについて設定出力するものであって、インバー
タ43₁，非反転ゲート43₂，反転ゲート43₃からなり、入
力端子43₄には奇数パリティの場合は“LOW"レベル，遇
数パリティの場合は“HIGH"レベルのパリティセレクト
信号ＰがCPU21から印加される。すなわち、ビットデー
タＤにおけるパリティビットVRCが奇数パリティに基い
て付随されている場合には“LOW"レベルのパリティセレ
クト信号Ｐが入力端子43₄に印加され、非反転ゲート43₂
が開となるので、パリティビット発生回路42からのパリ
ティビットVRCはそのままのレベルで出力される。これ
に対し、パリティビットVRCが偶数パリティに基いて付
随されている場合には“HIGH"レベルのパリティセレク
ト信号Ｐが入力端子43₄に印加され、反転ゲート43₃が開
となるので、パリティビット発生回路42からのパリティ
ビットVRCはレベルが反転されて出力される。

チェックビット発生回路44は、ビットデータＤ内の情
報ビットb₀〜b₅からパリティチェック用の１ビット情報
を発生させるものであって、５つの排他的論理和ゲート
44₁〜44₅から構成され、情報ビットの“1"ビットの数が
奇数であるとレベル“1"のパリティチェック用ビットＣ
を発生し、偶数であるとレベル“0"のパリティチェック
用ビットＣを発生する。

パリティチェック回路45は、チェックビット発生回路
44により発生されたパリティチェック用ビットＣとパリ
ティビット出力回路43から出力されるパリティビットVR
Cとを比較してパリティチェックを行なうものであっ
て、インバータ45₁，45₂と論理積ゲート45₃，45₄と論理
和ゲート45₅とからなり、パリティビットVRCが“1"であ
ると論理積ゲート45₄が開となり、パリティチェック用
ビットＣが“0"のとき論理和ゲート45₅から“1"ビット
が出力される。これに対し、パリティビットVRCが“0"
であると論理積ゲート45₃が開となり、パリティチェッ
ク用ビットＣが“1"のとき論理和ゲート45₅から“1"ビ
ットが出力される。

ところで、奇数パリティに基いてパリティビットVRC
が付随された場合、情報ビットb₀〜b₅の“1"ビットが奇
数であるとパリティビットVRCは“0"となり、このとき
パリティビット出力回路43から出力されるパリティビッ
トVRCはパリティセレクト信号Ｐが“LOW"レベルである
からレベル反転せず“0"となる。この場合、チェックビ
ット発生回路44の出力ビットは“1"となるので、論理積
ゲート45₃がONしてパリティチェック回路45からは“1"
ビットが出力される。一方、情報ビットb₀〜b₅の“1"ビ
ットが偶数であるとパリティビットVRCは“1"となり、
このときパリティビット出力回路43から出力されるパリ
ティビットVRCは“1"となる。この場合、チェックビッ
ト発生回路44の出力ビットは“0"となるので、論理積ゲ
ート45₄がONしてパリティチェック回路45からは“1"ビ
ットが出力される。

また、偶数パリティに基いてパリティビットVRCが付
随された場合、情報ビットb₀〜b₅の“1"ビットが奇数で
あるとパリティビットVRCは“1"となり、このときパリ
ティビット出力回路43から出力されるパリティビットVR
Cはパリティセレクト信号Ｐが“HIGH"レベルであるから
レベル反転して“0"となる。この場合、チェックビット
発生回路44の出力ビットは“1"となるので、論理積ゲー
ト45₃がONしてパリティチェック回路45からは“1"ビッ
トが出力される。一方、情報ビットb₀〜b₅の“1"ビット
が偶数であるとパリティビットVRCは“0"となり、この
ときパリティビット出力回路43から出力されるパリティ
ビットVRCは“1"となる。この場合、チェックビット発
生回路44の出力ビットは“0"となるので、論理積ゲート
45₄がONしてパリティチェック回路45からは“1"ビット
が出力される。

すなわち、パリティチェック回路45から“1"ビットが
出力されると、パリティチェックの検証結果がOKとな
り、“0"ビットが出力されるとNGとなる。このパリティ
チェック回路45の出力ビットはデータバス23を通ってCP
U21に与えられる。

しかして、上記CPU21は第５図の流れ図にしたがって
動作するようにプログラム構成されている。すなわち、
磁気カード37に記録されているビットデータＤのパリテ
ィビットVRCが奇数パリティか偶数パリティであるかを
判断し（ステップ（以下STと略称する）１）、奇数パリ
ティであれば“LOW"レベルのパリティセレクト信号Ｐを
パリティチェック検証回路35におけるパリティビット出
力回路43の入力端子43₄に出力し（ST2）、偶数パリティ
であれば“HIGH"レベルのパリティセレクト信号Ｐを上
記入力端子43₄に出力する（ST3）。次いで、カードリー
ドライター33からの磁気カード挿入検知信号等によりデ
ータ読取り方向を判断し（ST4）、順方向（Ａ方向）で
あればパリティチェック検証回路35におけるパリティビ
ット選択回路42のデータセレクト42₁がＡ入力端子を選
択すべく方向信号Ｓをデータセレクタ42₁のセレクト端
子SELに出力し（ST5）、逆方向（Ｂ方向）であれば上記
データセレクタ42₁がＢ入力端子を選択すべく方向信号
Ｓをデータセレクタ42₁のセレクト端子SELに出力する
（ST6）。

次に、リードライター制御回路34からのタイミングク
ロックCKの立上がりに同期してデータビットＤを１ビッ
トずつ入力し、タイミングクロックCKが７クロック分の
データビットＤを入力すると（ST7）、パリティチェッ
ク検証回路35からの入力待ちとなる（ST8）。パリティ
チェック検証回路35では前述したように７クロック分の
ビットデータＤを入力すると瞬時にパリティチェックが
検証され、正しければ“1"ビット，誤っていれば“0"ビ
ットが出力されるので、パリティチェック検証回路35か
らの出力を受けてパリティチェックの検証結果がOKかNG
かを判定する。そして、パリティチェックがOKであれ
ば、ST7にて読取ったデータビットＤを所定の処理プロ
グラムにしたがってデータ処理する（ST9）。これに対
し、パリティチェックがNGであれば磁気カード37の再投
入表示等のエラー報知を行なう（ST10）。

このように本実施例においては、CPU21により磁気カ
ード37に記録されたビットデータに付随するパリティビ
ットが奇数パリティであるか偶数パリティであるかを指
令し、かつカードリードライター33でのデータ読取り方
向を指令して、カードリードライター33により読取った
磁気カードデータをリードライター制御回路34によりタ
イミングクロックCKとビットデータＤとに分離し、両者
をパリティチェック検証回路35とCPU21とに分配出力す
る。そうすると、CPU21にてビットデータＤの読込みが
行なわれるとともにパリティチェック検証回路35により
瞬時にパリティチェックが行なわれ、検証結果がCPU2に
出力される。したがって、CPU21ではデータ読取り後に
ソフトウェアでパリティチェックを行なう必要がなく、
ビットデータの読取り後、パリティチェック検証回路35
からパリティチェックOKを入力したならば、速やかに当
該データのプログラム処理に移行できる。

このように、本発明はによれば、カードリードライタ
ー33のデータ読取りに応じてパリティチェック検証回路
35によりパリティチェックを瞬時に行なうことができ、
CPU21でのソフトウェアによるパリティチェックを必要
としないので、データ処理の高速化をはかり得る。ま
た、本実施例のパリティチェック検証回路35はパリティ
ビットが奇数パリティであっても偶数パリティであって
も検証可能であり、かつ、カードリードライター33にお
けるデータの読取り方向が順方向または逆方向のいずれ
であっても検証可能なので、汎用性に富んだものとな
る。

なお、本発明は前記実施例に限定されるものではな
い。例えば、前記実施例では記録媒体として磁気ストラ
イプ付の磁気カードを用いたが、磁気テープ，フロッピ
ーディスクなどのようにビット形式でデータ記録されて
いるものであればよいのは言うまでもない。また、パリ
ティチェック検証回路35の回路構成は前記実施例のもの
に限らず、前記実施例と同様な機能を有する回路であれ
ば適用可能である。さらに、前記実施例ではキーボード
27,表示器29,プリン31を接続したデータ処理装置につい
て説明したが、これらは削除してもよく、また、他の外
部機器を接続したデータ処理装置であっても問題はな
い。このほか、本発明の要旨を逸脱しない範囲で種々変
形実施可能であるのは勿論である。

［発明の効果］以上詳述したように、本発明によれば、情報ビットと
パリティビットとのパリティチェックを電気回路上のハ
ードウェアで瞬時に処理でき、データ処理部にて情報ビ
ットの読取り後、直ちにデータ処理を実行することが可
能で、データ処理の高速化を図ることができ、また、パ
リティビットが奇数パリティであっても偶数パリティで
あっても検証できると共にデータの読取り方向が順方向
であっても逆方向であっても検証でき、汎用性を向上で
きるデータ処理装置を提供できる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の機能ブロック図、第
２図ないし第５図は本発明の一実施例を示す図であっ
て、第２図は全体の構成を示すブロック図、第３図はカ
ードリードライターの構造を模式的に示す図、第４図は
パリティチェック検証回路の構成図、第５図はCPUの動
作を示す流れ図、第６図は従来装置を簡略して示すブロ
ック図、第７図はビットデータの読取り動作を示すタイ
ミング図である。 21……CPU、33……カードリードライター、34……リー
ドライター制御回路、35……パリティチェック検証回
路、41……シフトレジスタ、42……パリティビット選択
回路、43……パリティビット出力回路、44……チェック
ビット発生回路、45……パリティチェック回路。

Claims

(57)【特許請求の範囲】

【請求項１】記録媒体に記録されたパリティビットと情
報ビットとからなるビットデータを双方向から読取るデ
ータ読取り装置と、このデータ読取り装置により読取ら
れたビットデータについてパリティチェックの検証を行
なうパリティチェック検証回路と、前記データ読取り装
置によって読取られたビットデータを取込み、前記パリ
ティチェック検証回路の検証結果が正しいとき、取込ん
だビットデータを所定のプログラムにしたがって処理す
るデータ処理部とを具備し、前記パリティチェック検証回路は、前記データ読取り装
置におけるデータ読取り方向に応じて読取ったビットデ
ータから前記パリティビットを選択するパリティビット
選択回路と、この選択回路により選択されたパリティビ
ットが奇数パリティか偶数パリティかにより、このパリ
ティビットのレベルをそのまま出力させるか反転して出
力させるか設定するパリティビット出力回路と、前記ビ
ットデータ内の情報ビットからパリティチェック用の１
ビット情報を発生させるチェックビット発生回路と、こ
のチェックビット発生回路から発生したパリティチェッ
ク用ビットと前記パリティビット出力回路から出力した
パリティビットとを比較してパリティチェックを行なう
パリティチェック回路とからなることを特徴とするデー
タ処理装置。