JP2502959B2 - 線形時分割多重会議装置 - Google Patents

Description

【発明の詳細な説明】 本発明はメツセージのサンプルがフレーム内のタイム
スロツトで到来する場合に、入力においてメツセージサ
ンプルを受理するための回路に関する。

空間分割の手法によつてｎ個の電話線の間で会議接続
を設定することは通常行なわれることになつている。こ
の手法では第１の加入者と第２の加入者の間に電話接続
を設定するためにリレーの配列あるいはクロスバー形の
スイツチに含まれた金属接点を利用する。頻に空間分割
接続に追加の加入者が接続されると、接続された個々の
ラインの負荷のために接続の音声品質が劣化する。

接続される会議参加者の数を制限したりあるいは低イ
ンピーダンスの加算ブリツジを構成するために抵抗ネツ
トワークを持つた演算増幅器を使用することによつてこ
の問題は緩和される。

現在電話接続の場合にはある種の時分割多重回線すな
わちチヤネルを通して接続を行なうのが普通になつてい
る。

線路を多数の利用者の間で時分割使用し、多重化され
たタイムスロツトが通信接続を設定するために割当てら
れるようになつたデイジタル交換では時分割多重が行な
われているのである。

デイジタル時分割交換方式の技術にはタイムスロツト
入替（TSI）として知られる方式があり、これでは与え
られた入力タイムスロツトからのデイジタルメツセージ
のサンプルが異る出力タイムスロツトにスイツチされ
る。現在はTSIは２者間の接続を設定するのに使用され
ている。

“デイジタル時分割多重交換方式”と題する米国特許
4,119,807は会議接続に参加する会議者の数に関して制
約をおかずに会議接続を設定するように構成された時分
割デイジタルスイツチの例である。この特許は第１の時
間フレームの間に128タイムスロツトに関して接続され
た128本のラインからのデイジタルメツセージのサンプ
ルを順次に加算し、第２の時間フレームの間にその割当
てられたタイムスロツトに関して接続の各ラインに対し
て加算されたサンプルを出力する装置を示している。

この形のデイジタル交換装置は二つの加算メモリーを
使用し、これらではそれぞれの時間フレームごとに交互
に情報の出し入れが行なわれる。さらに、第３および第
４のメモリーには加算メモリーと同期して、ステツプ的
に交互に情報が与えられ、割当てられたタイムスロツト
のそれぞれのデイジタルサンプルの記憶に使用される。
各々の加算メモリーは加算されたメツセージサンプルの
新らしい系列の記憶の準備として、そのそれぞれの記憶
サイクルの開始時にクリアされる。

米国特許4,119,807を含む従来技術で明らかにされた
デイジタル交換方式は、多かれ少なかれ入力における12
8個のタイムスロツトと出力における128個のタイムスロ
ツトを処理するように構成されている。この構成は単一
の集積回路チツプには、特にタイムスロツトの数が256
に増大した場合には、単一の集積回路チツプには容易に
は集積化できない。この大きさの回路を単一のチツプに
集積化する問題は、メモリーの要求増大した結果であ
り、またこれに対応して回路素子の数が増加したためで
ある。もし会議放送およびモニタ装置のような追加の機
能がシステムに追加されると、この問題は特に大きくな
る。

さらに、デイジタル交換方式の規模を２倍にするに
は、デイジタル交換方式では縦続接続された回路素子に
起因する信号伝搬遅延についても考えなければならな
い。このような信号の伝搬遅延があると、もし適切なア
ドレスが付けられていなければ、入来デイジタル信号が
失なわれることがあり得る。デイジタル会議者のメモリ
ー要求はデイジタル符号化された音声信号に使用される
ビツトの数を減少することによつて比例的に減少するこ
とができる。しかし音声信号を符号化するのに使用する
ビツト数をこのように減少すると、これによつてアナロ
グ音声信号に最終的には戻されるべきデイジタル符号化
された音声の最終的な分解能が比例的に減少する。実際
に良く設計されたデイジタル会議回路では、デイジタル
符号化された信号をアナログ信号に戻すときの分解能を
改善するために、音声信号をデイジタル符号化するのに
８ビツト以上を使用する。

本発明に従えば、この問題はタイムスロツトのグルー
プからのメツセージのサンプルを選択的に加算する加算
器と；第１の時間フレームの間に受理された加算された
メツセージのサンプルを記憶し、記憶された和を次の第
２の時間フレームの間に供給するための複数個の記憶位
置を有する第１の記憶装置と；次の第２の時間フレーム
の間に受理された加算されたメツセージサンプルの各々
を記憶し、次の第３の時間フレームの間に記憶された和
を供給するための第２の記憶装置とを含む回路によつて
解決される。制御回路は先に記憶された加算されたメツ
セージサンプルを第１および第２の記憶装置から選択的
に予め取り出し、加算回路は任意のタイムスロツトある
いはタイムスロツトのグループに関して受信されたメツ
セージのサンプルをそのグループに関連する予め取り出
された先に記憶されていた加算されたメツセージのサン
プルと組合わせるようになつている。グループが隣接し
たタイムスロツトであるときには、すべての隣接したタ
イムスロツトのすべてに関して受信されたメツセージの
サンプルのすべてを同一の先に記憶されていたメツセー
ジのサンプルと加算するためにはラツチ回路が使用さ
れ、これによつてメモリーの要求が大きくない会議通話
装置が形成される。

従来の技術の問題点と不適切な点はメモリー要求を減
少するために二つのアキユミユレータメモリーの間でサ
ンプルメモリーを共用することによつて解決される。こ
のメモリー共用の手法によつて信号処理機能を低下させ
ることなく、実質的にメモリーの要求を30％減少させ
る。また入力と出力の両方でプリフエツチ（予め取り出
す）という名で知られた同期化メモリー手法を使用する
ことによつて、256タイムスロツトの会議者の伝搬遅延
の影響が相殺される。

メモリーからのプリフエツチは順次のタイムスロツト
のアドレスを２組発生することによつて実現される。第
１の組は実際の入来タイムスロツトアドレスより半タイ
ムスロツトだけ進んでおり、第２の組は実際の入来タイ
ムスロツトアドレスより２タイムスロツトだけ進んでい
る。この手法を与えられた会議すなわちタイムスロツト
のグループに使用することによつて、会議の各タイムス
ロツトは、それが新らしいメツセージによつて実際に更
新されるより１タイムスロツト前にプリフエツチされる
ことになる。

例えば、タイムスロツト３、６および９が特定の接続
において会議接続されていたものとしよう。このときに
はタイムスロツト８の間にタイムスロツト３および６に
よつて生じたメツセージサンプルの和はタイムスロツト
８についての会議の和を記憶する前にタイムスロツト９
のためにメモリーからプリフエツチされる。

この方法を用いたプリフエツチでは、同一のグループ
あるいは接続に関する２本の線が、フレーム内の隣接し
たタイムスロツトに割当てられているときには、潜在的
に問題を生じる可能性がある。この条件では第２の隣接
したタイムスロツトに関してプリフエツチされた和は第
１の隣接したタイムスロツトのメツセージサンプルに関
する情報を含んでいないことになる。時間フレーム内の
隣接性を認識し、第１の隣接したタイムスロツトに関す
るメツセージサンプルの和を直接に完全な和で置換する
ことによつて、この不都合を解決することができる。

また先に記憶されたメツセージのサンプルは新らしい
メツセージのサンプルを記憶する前にプリフエツチする
ことができるから、先のタイムスロツトのアドレスの発
生があるし、二つのアキユミユレータメモリーの間で、
単一のサンプルメモリーを共用することができる。さら
に、本発明では会議接続を設定する機能の他に放送およ
びモニタ接続を設定する機能を実現することができる。
さらにまた従来技術のシステムとは異つて、本発明では
入力回路と出力回路の両方で、代りのデイジタルメツセ
ージを選択的に挿入する機能を与えることも可能であ
る。

本発明の動作および実現法は図面に関する以下の説明
によつて、より完全に明らかになるものである。

次に第１図を参照して会議システム全体を簡単に述べ
ておこう。第１図は線形時分割多重会議装置100の例を
示しており、ここではタイムスロツト入力はまずバツフ
ア205を通つて、２の補数加算器310に与えられる。これ
は線形符号化された入来音声もしくはデータサンプルに
対して加算を実行し、後述するように加算されたサンプ
ルを、同一の会議接続のタイムスロツトごとにアキユミ
ユレータRAM510、あるいはアキユミユレータRAM520に記
憶するように伝送する。会議回路は第１および第２のタ
イムスロツトに関連して第１のアキユミユレータRAM510
のメモリーアドレスと第２のアキユミユレータRAM520の
メモリーアドレスを発生して保持する回路1600を含み、
第２のアドレスは第２の会議接続に関する加算されたメ
ツセージのサンプルをプリフエツチしてRAM選択ラツチ
に保持するのに使用され、第１のアドレスは第１の会議
接続に関連してアキユミユレータRAM510あるいはRAM520
に加算されたメツセージのサンプルを記憶するのに使用
される。第１および第２のタイムスロツトが同一の接続
に割当てられた隣接したタイムスロツトである場合に
は、第１のタイムスロツトに関連した加算されたメツセ
ージサンプルはその代りにRAM選択ラツチ620に格納され
る。このようにして、アキユミユレータRAM510あるいは
RAM520からプリフエツチされた加算されたメツセージの
サンプルは第１のタイムスロツトのメツセージの寄与分
を含み、第２のタイムスロツトに関する入来メツセージ
サンプルに関連して適切に加算されることになる。

会議回路100はまた入力加算器310から出力される加算
されたメツセージの代りにアキユミユレータRAM510ある
いはRAM520に記憶するために多数の代りにデイジタルメ
ツセージのひとつを選択することができる。接続データ
回路1400から出力される接続モードビツトCMBTおよびCM
BRの論理状態に応動して、加算プロセスから生ずる正あ
るいは負のオーバフロー条件に応動して、それぞれのタ
イムスロツトの間の接続に関連するアキユミユレータRA
M510あるいはRAM520に対する第１のアクセスに応動し
て、あるいは加算プロセスの間に検出されるパリテイ誤
り（図示せず）に応動して代りのメツセージを選択する
ことができる。２の補数の出力加算器640はデータバス7
50を経由した出力の前に加算されたメツセージからある
タイムスロツトの寄与分を実効的に減算する。会議回路
100はまたその会議（タイムスロツト）に関して出力す
るための適切な代りのデイジタルメツセージサンプルを
選択することができる。この代りのデイジタルメツセー
ジサンプルは会議接続の各々のタイムスロツトに外部的
に割当てられたモード（モード制御ビツトCMBTあるいは
CMBR）によつて決定される。

タイムスロツトはまた外部的に会議モードに割当てる
こともでき、これによつて、タイムスロツトはメツセー
ジサンプルを送受することができる。放送モードにセツ
トするとタイムスロツトは会議接続に対してメツセージ
サンプルを送信することだけができる。モニタモードに
セツトすると、タイムスロツトは会議接続からメツセー
ジサンプルを受信することだけができる。加算されたメ
ツセージの代りに代替メツセージを与えるには、割当て
られたモードに応動してサンプル選択回路1700を使用す
るか、タイムスロツトモードに応動する出力制御回路18
00で制御するか、あるいは出力加算器640で実行される
減算プロセスで検出された誤りに応動してこれを実行す
る。

各々の会議接続にはそれぞれのタイムスロツトフレー
ムの間の接続の各タイムスロツトによつて、それに対し
て加算された累積メツセージサンプルの寄与分として使
用するために、一義的なアキユミユレータRAM510あるい
はRAM520の記憶位置（アドレス）が割当てられる。割当
てられたアキユミユレータRAM510あるいはRAM520の記憶
位置とモード情報はタイムスロツトごとに接続データ回
路1400に記憶される。接続データ回路1400はタイムスロ
ツトに関するアドレス発生回路320によつて順次にアド
レスされる。

接続データを記憶するための接続データ回路1400に関
連した記憶位置は直列入力BUSDATに応動してサービスイ
ンタフエース回路241を経由して格納され変更される。

接続データはモードビツトCMBTとCMBRおよび会議接続
に割当てられたアキユミユレータRAM510あるいはRAM520
の記憶位置を含んでいるが、これはそれぞれの入来タイ
ムスロツトを出力バス750に接続するために識別する手
段となつている。

タイムスロツトに関する符号化された音声サンプルは
タイムスロツトアドレスに関するサンプルRAM610の記憶
位置に記憶されている。順次のメモリーアドレスは各々
の入来タイムスロツトに関連したアドレス発生回路320
によつて与えられ、アドレスバスDRADを経由してサンプ
ルRAM610に与えられる。

アキユミユレータRAM510および520には交互に入力制
御回路1500から加算されたメツセージサンプルが格納さ
れ、出力に対して加算されたメツセージサンプルを供給
するために情報が読み出される。RAM制御回路1600は時
間フレームパルスTSYNCとクロツク発生回路220からのク
ロツク信号に応動するが、これはアキユミユレータRAM5
10とアキユミユレータ520が第１および第２の時間フレ
ームの各々で記憶サイクルと供給サイクルを交互に実行
するための手段となつている。例えば第１の時間フレー
ムの間では、接続の各タイムスロツトのアドレスが順次
に与えられ、そのメツセージサンプルが（IBDATを経由
して）入力加算器310によつて、第１の時間フレームの
間の会議接続のための先にアドレスされた線から受信さ
れたメツセージの和と加算される。入力制御回路からの
新らしい和は次にアキユミユレータRAM510に記憶され
る。これと同時に、先の時間フレームの間にアキユミユ
レータRAM520に記憶されていた加算されたメツセージサ
ンプルが読み出され、RAMラツチ630および出力加算器64
0を経由して出力に与えられる。

次の時間フレームの間には、加算されたメツセージサ
ンプルはアキユミユレータRAM520に記憶され、それと同
時に前の時間フレームでアキユミユレータRAM510に記憶
されていた先の加算されたメツセージサンプルが読み出
されて出力に供給される。

伝搬遅延を補償し、接続に割当てられた第１のタイム
スロツトに関する入来メツセージサンプルの加算プロセ
スを便利にするために第２のタイムスロツトに関連した
加算されたメツセージサンプルはアキユミユレータRAM5
10あるいはRAM520からプリフエツチされ第１のタイムス
ロツトに関する加算されたメツセージサンプルを格納す
る前にRAM選択ラツチ620に記憶される。RAM選択回路540
および550は、RAM制御回路1600の制御によつて、第１の
加算されたメツセージサンプルの格納の前に第２の加算
されたメツセージサンプルをプリフエツチするために使
用される。

RAM510あるいは520をアクセスするための第２および
第１のタイムスロツトに関する読み／書きのアドレスは
アドレスバスRARADおよびアドレスバスWARADを経由して
接続データ回路1400からRAMSEL540およびRAMSEL550に供
給される。次にRAM制御回路1600が第２のタイムスロツ
トに関する読み出しアドレス（RARAO）をRAM選択回路54
0あるいはRAM選択回路550を通して第１のタイムスロツ
トの前半の間にアキユミユレータRAM510あるいは520に
ゲートして第２のタイムスロツトに関する加算されたメ
ツセージサンプルをプリフエツチする。第１のタイムス
ロツトの後半ではRAM制御回路1600はアキユミユレータR
AM510あるいは520を動作して第１のタイムスロツトに関
する書き込みアドレス（WARAD）をRAM選択回路540ある
いはRAM選択回路550を通してゲートし、第１のタイムス
ロツトに関する加算されたメツセージサンプルをアキユ
ミユレータRAM510あるいはRAM520に記憶する。このよう
にして、記憶サイクルの間にアキユミユレータRAM510あ
るいはRAM520は各タイムスロツトで交互にアクセスさ
れ、第２のタイムスロツトに関する加算されたメツセー
ジサンプルをプリプリフエツチし、第１のタイムスロツ
トに関する加算されたメツセージサンプルを記憶する。
これと同時に、アキユミユレータRAM520あるいはRAM510
は各タイムスロツトごとにアドレスされ出力バス750に
対して加算されたメツセージサンプルを供給する。

RAM選択ラツチ620に保持されているプリフエツチされ
た加算されたメツセージサンプルはそれぞれの入来メツ
セージサンプルと加算するために、PSDATバスを経由し
て入力加算器310に入力される。会議接続の入来タイム
スロツトが、その時間フレームについての接続でまずア
キユミユレータRAM510あるいはRAM520のいずれかにアク
セスするかを決定するためにリセツトビツト（PSDATの
ビツト16）はRSBプロセツサ回路260によつて処理され
る。もし入来タイムスロツトがアキユミユレータRAM510
あるいはRAM520にアクセスするときには、RSBプロセツ
サ回路260が入力制御回路1500を動作してアキユミユレ
ータRAM510あるいはRAM520の入力加算器310から出力さ
れる加算されたメツセージサンプルの場所に、第１のア
クセスタイムスロツトに関するメツセージサンプルを格
納する。このようにして、アキユミユレータRAM510ある
いはRAM520は新らしい会議和を開始することによつて、
各々のそれぞれの記憶サイクルでリフレツシユされ、各
時間フレームの開始時に無音が生ずるのを防止する。

入力制御回路1500はモード制御ビツトCMBTおよびCMBR
に応動して、あるいは加算プロセスの誤りに応動して、
アキユミユレータRAM510あるいはRAM520に記憶するため
に適切な交互のデイジタルメツセージサンプルを選択す
る。例えば、モニタモードに割当てられた入来タイムス
ロツトについては、そのタイムスロツトに関する入来デ
イジタルメツセージサンプルの代りにアキユミユレータ
RAM510あるいはアキユミユレータRAM520に代替デイジタ
ルメツセージサンプルが選択されて記憶される。このよ
うにして、モニタモードに割当てられたタイムスロツト
が会議接続に対して送信するのを防止する。

入力制御回路1500は入力加算器310によつてメツセー
ジサンプルの加算をしたときに正あるいは負のオーバフ
ローが生じたときには、アキユミユレータRAM510あるい
はアキユミユレータRAM520に記憶するために適切な代替
デイジタルメツセージサンプルを選択する。

詳細な説明 第２図および第３図は第６図に示すように配列され、
本発明の種々の構成要素が協同して、線形時分割多重会
議ネツトワークを実現するかを示している。種々の回路
要素は第１図に示したのと類似の方法で第２図および第
３図のように相互に配置される。

第２図および第３図を参照すれば、ｎ個のタイムスロ
ツトを持つデイジタル入力時間フレームは入力210（第
２図）に対して会議回路で処理するために２の補数のフ
オーマツトで線形符号化されたデータあるいは音声のサ
ンプルの並列入力を与える。そのあとで、割当てられた
接続モードに従つて、接続に割当てられたタイムスロツ
トが出力データバス750（第３図）に拡張される。

時間フレームは代表的には125マイクロ秒のT1キヤリ
ヤのフレームであり、こゝでは時間フレームはリード23
0（第２図）を経由して外部から供給される時間フレー
ム信号（第４図のTSYNC）によつて表わされる125マイク
ロ秒であると仮定する。入力および出力経路をひとつの
クロツク信号で同期的に動作し、リード2Tを経由して出
力される2MHzのクロツク信号2T（第２図）に逓降するた
めに約4.096MHzのクロツク信号（SCK4T）がクロツク発
生器220に対してリード200を経由して外部から与えられ
る。クロツク発生器220はまたリード2Fを経由して出力
される第２の2MHzのクロツク信号2F（第４図）を供給
し、これは信号2Tの反転された重なり合わない写しであ
る。またリード4Fを経由して第２の4MHzのクロツク信号
4Fを出力し、これはクロツク信号4Tの反転された重なり
合わない写しである。クロツク発生器220はまたクロツ
クウインドウを形成するために隣接したタイムスロツト
の最後の1/4と最初の1/4に重なり合う論理“1"を持つ第
３の2MHzのクロツク信号LTCをリードLTCを経由して出力
する。クロツクLTCはウインドウの間に、後述するよう
にLTCウインドウの間に生ずるクロツク信号4Tの次の前
縁でそれぞれラツチを更新するために、ラツチ回路62
0、630および735（第３図）のＤ入力に新らしいデータ
を付勢する。

アドレスカウンタ 順次アドレス発生器320（第２図）はクロツク信号2T
の後縁に応動して、アドレスバス317を経由して制御RAM
430をアドレスするために、タイムスロツト０乃至255を
表わす８ビツトのタイムスロツトアドレス（CRAD）を発
生する。クロツク信号2Tの前縁に応動して、アドレス発
生器320はサンプルメモリー610（第３図）をアドレスす
るためにタイムスロツトアドレス（DRAD）０乃至255を
発生する。TSYNCは入来タイムスロツト（IBDAT）に関し
てカウンタを同期するための手段である。

第４図を簡単に参照すれば、図にはタイムスロツトア
ドレスCRADおよびDRADのタイミング表示が示されてい
る。この図の中でタイムスロツトアドレスDRADは入力デ
ータバスIBDATに関連した入来タイムスロツトから半タ
イムスロツト分進んでおり（早く開始しており）、タイ
ムスロツトアドレスCRADは入来タイムスロツトより２タ
イムスロツトだけ進んでいる。このシーケンスによつて
さらに以下の詳細な説明でより明らかになるようにサン
プルRAM610およびアキユミユレータRAM510あるいはRAM5
20からメツセージサンプルをプリフエツチできるように
なる。

制御RAM 第２図に戻つて、制御RAM430は入来タイムスロツトご
とに256個の記憶位置を有している。アドレス発生器320
によつて順次に発生されるタイムスロツトアドレス（CR
AD）はアドレスバス317を経由して制御RAM430のアドレ
ス入力に延長される。制御RAM430はそれによつて入力バ
ツフア205からの選択された入来タイムスロツトが出力7
50における出力タイムスロツトに接続される方法を示し
ている。この点において、会議接続に参加している各タ
イムスロツトにはアキユミユレータRAM510あるいはアキ
ユミユレータRAM520（第３図）の中で（外部的に）同一
の記憶位置が割当てられる。アキユミユレータRAM510あ
るいはRAM520の接続、モード制御ビツトCMBTおよびCMB
R、プラスパリテイビツトに割当てられた記憶位置のア
ドレスは会議接続のそれぞれのタイムスロツトについて
制御RAM430（第２図）に記憶される。

タイムスロツトのアドレスとアキユミユレータRAM510
あるいはRAM520の記憶位置の間の対応は中央制御ユニツ
ト（図示せず）によつて会議回路によつて外部的に実行
される。例えば、２者間の接続がタイムスロツト８およ
び15を使用して行なわれたものとしよう。またアキユミ
ユレータRAM510あるいは520の記憶位置のアドレス20が
接続に割当てられたものと仮定する。会議回路による接
続の処理を制御するために、アドレス20の７ビツトの２
進表示と２ビツトのモード制御ビツトとパリテイビツト
が制御RAM430の記憶位置８と記憶位置15に記憶される。

外部の中央処理装置がバス同期パルス（図示せず）の
制御下に接続制御データとサービスインタフエース回路
241に対するタイムスロツトアドレスをBUSDATリード240
を経由して直列に送信する。インタフエース回路241は
ラツチされた直並列変換回路であり、これはタイムスロ
ツトアドレスをバス242を経由してアドレス比較回路330
に延長し、バス243を経由して接続制御データを制御RAM
430に延長する。

インタフエース回路241はまたリード240を経由して受
信された多ビツトの動作コードを付加した接続データを
復合するための復合回路を含んでいる。動作コードはリ
ード240を経由して伝送されたデータが制御RAM430に記
憶されるべきかどうか（新らしい接続データ）、あるい
は監査と保守の目的に使用されるべきかどうか（図示し
ていない保守データ）を決定する。サービスインタフエ
ース回路241は、制御RAM430を書き込むことを指定する
動作コードをデコードすると、選択ラツチ440へのWCリ
ードの論理状態を論理０から論理１に変更する。この論
理１の状態は新らしい会議情報を処理回路に延長し、そ
れぞれの制御RAM430の記憶位置を後述するように更新す
る。

アドレス比較回路330は、バス317に含まれるタイムス
ロツトアドレスCRAD（制御RAMアドレス）とバス242上の
タイムスロツトアドレスを比較する。バス242とバス317
のタイムスロツトアドレスを比較したときには、アドレ
ス比較器330はリード331を経由してR/W制御回路340を動
作して、さらにリード343を経由して制御RAM430を読み
出し状態から書き込み状態に切替える。クロツクパルス
2Fの後縁において、バス243の接続制御データはアドレ
スバス317上のタイムスロツトアドレスに関して制御RAM
430に書き込まれる。

上述の例では、タイムスロツト８および15がアキユミ
ユレータRAM510あるいはRAM520の記憶位置20に割当てら
れ、外部の中央制御ユニツトが以下のように接続制御を
設定する。まず、タイムスロツトアドレス８とアキユミ
ユレータRAM510あるいはRAM520のアドレス20がモード制
御ビツトおよびパリテイビツトと共にリード240を経由
して外部プロセツサによつて直列に送出されて、インタ
フエース回路241によつて受理される。インタフエース
回路241はこのデータを変換して、バス242上の第１の並
列出力（タイムスロツトアドレス）とバス243上の第２
の並列出力（アキユミユレータRAMアドレス20、モード
ビツトプラスパリテイ）とする。第２にアドレスカウン
タ320がタイムスロツトアドレス８を発生したときに、R
/W制御回路340は比較回路330に応動してバス243上の接
続制御データを、2Fパルスの後縁で制御RAM430のアドレ
ス８に書き込む。第３に同一の手順がタイムスロツト15
で実行されて、接続のための会議接続データを設定する
シーケンスを完了する。

上述したように、ある接続のタイムスロツトの各々で
制御RAM430に記憶されている接続制御データには、接続
に割当てられたアキユミユレータRAM510あるいはRAM520
のアドレス、２ビツトのモード制御ビツトおよびパリテ
イビツトが含まれている。前述の図示の実施例におい
て、２ビツトのモード制御ビツトCMBTおよびCMBRは以下
の定義に従うものとする。

第１表 CMBR CMBT 機能 ０ ０ データ接続 ０ １ 放送接続 １ ０ 監視接続 １ １ 会議接続 第１表に述べた定義に従えば、モード制御ビツトCMBT
が論理“1"の状態にセツトされているということは放送
あるいは送信接続を宣言していることになり、この状態
ではタイムスロツトは会議接続に対してメツセージを送
信する許可を得ていることになる。モード制御ビツトCM
BRが論理“1"にセツトされているということは、監視あ
るいは受信制御を宣言していることになり、この状態で
はタイムスロツトは会議接続からメツセージを受信する
許可を得ているということになる。

単一のモード制御ビツトが論理“0"にセツトされてい
れば、タイムスロツトがそれぞれの機能にアクセスする
ことが禁止される。例えば、それぞれのタイムスロツト
でモード制御ビツトの状態が論理“0"であれば、そのと
きには、そのタイムスロツトは残りの接続に対して放送
することしかできない。両方のモード制御ビツトが共に
論理“1"にセツトされていれば（11）、それぞれのタイ
ムスロツトはその接続について放送と受信の両方の許可
を得ていることになる。モード制御のデフオールトの状
態（00）は特殊な接続のタイプについて予約しておくこ
とができる。

第２図および第３図を再び参照すれば、制御メモリー
RAM430はリード343を経由してR/W制御回路340によつて
通常は読み出し状態に保持される。2Tクロツク信号の各
々の後縁に応動して、アドレス発生器320によつて制御R
AM430のそれぞれの位置をアクセスする順次のタイムス
ロツトのアドレス（CRAD）が発生され、バス317を経由
して出力される。

2Fクロツク信号の後縁において、バス317を経由して
制御RAM430のアドレス入力に与えられた８ビツトのタイ
ムスロツトのアドレス（CRAD）は制御RAM430によつて内
部的にラツチされ、タイムスロツトアドレスCRADによつ
て表わされる記憶位置が読み出される。その内容は2Fの
次の前縁（図示せず）によつて制御RAM出力ラツチ（内
部）にラツチされる。タイムスロツトに関する接続制御
データは制御RAM430からデータバス441を経由して選択
ラツチ回路に与えられる。

選択ラツチ 選択ラツチ440はその後にＤ形のフリツプフロツプか
ら成る２段のダイナミツクレジスタの付いたセレクタで
あり、データバス343あるいはデータバス441のいずれか
からデータを選択する10ビツトのセレクタを含んでい
る。通常の処理の間に、選択ラツチ440はバス441からデ
ータを受理する。そうでない場合にはタイムスロツトの
初期化において、サービスインタフエース回路241を経
由してデータはバス243から受理される。

前述したように、タイムスロツトの初期化の間には、
サービスインタフエース回路241のデコーダ回路は選択
ラツチ440に接続されたwcリードを論理“1"の状態にし
て、制御RAM430への書き込みを示す。またアドレスCRAD
とバス242上の初期化されたタイムスロツトのアドレス
の比較によつて、r/w制御340からのリード343は強制的
に論理“0"の状態となる。wcリード上の論理“1"の状態
とリード343上の論理“0"の状態が一致すると、その両
方は選択ラツチ440に接続されているから、2Fのクロツ
クの次の前縁で、選択ラツチ440によつて再びクロツク
によつて同期され、選択ラツチ440がデータバス243から
のデータを選択するためのウインドウ形成できるように
する。バス243上の新らしい接続データは７ビツトのア
キユミユレータRAMのアドレスと２ビツトのモードビツ
ト（およびパリテイ）を含んでいる。選択ラツチ440は
アキユミユレータRAMのアドレスをRARADのアドレスバス
442に延長し、アキユミユレータRAMのアドレスとモード
ビツト（それにパリテイ）を２段のダイナミツクレジス
タの第１段に延長する。2Tのクロツクの前縁でデータは
２段のダイナミツクレジスタ440の第１段にクロツクに
よつて入れられるが、この前縁はそれぞれのタイムスロ
ツトの中央で生ずる。その後で接続データの10ビツトが
2Fのクロツクの前縁で２段のダイナミツクレジスタの第
２段にクロツクによつて入れられる。

このようにして、ある接続に割当てられた初期化タイ
ムスロツトに関する新らしい接続データは制御RAM430に
記憶され、これと同時に会議回路によつて直接使用する
ために選択ラツチによつて受理される。そうでないとき
には新らしい接続に対する会議回路のアクセスは１時間
フレームだけ遅延されることになる。

メツセージのサンプルを処理するためには、選択ラツ
チ440はその第２のすなわち出力レジスタにバス443を経
由して与えられるべきアキユミユレータRAM510あるいは
アキユミユレータRAM520の接続書き込みアドレス（WARA
D）と、リード444および445を通してゆくその特定のタ
イムスロツトに関するモード制御ビツトを保持する。こ
れと同時に、次のタイムスロツトに関してバス442を通
して与えられるべき接続読み出しアドレス（RARAD）が
バス441を経由して制御RAM430から出力され、選択ラツ
チはこれを保持する。この方法によつて、第２のタイム
スロツトに関する加算されたメツセージサンプルはアキ
ユミユレータRAM510あるいはアキユミユレータRAM520の
第１のタイムスロツトに関する加算されたメツセージサ
ンプルを記憶する前にプリフエツチされる。

バス441を経由して選択ラツチ440に与えられた接続制
御データのアキユミユレータRAM510あるいはRAM520のア
ドレス部はバス442上に与えられるアキユミユレータRAM
510あるいはRAM520の読み出しアドレス（RARAD）として
選択ラツチ440によつてまず出力される。これより後
で、クロツク信号2Fの前縁で、バス441を経由して制御R
AM430から出力された接続制御データは選択ラツチ440に
クロツクに同期して与えられ、選択ラツチ440の第２の
レジスタ段に保持される。次に接続制御データはバス44
3上のアキユミユレータRAM510あるいはRAM520の書き込
みアドレスとして選択ラツチ440の第２のレジスタ段に
よつて出力される。モード制御ビツトCMBTおよびCMBRは
それぞれリード444および445に出力される。

入力選択バツフア 入力選択バツフア420（第２図）はパリテイ（図示せ
ず）を検査し、制御回路410の制御下にアキユミユレー
タRAM510あるいはRAM520に記憶するために多数の代替デ
イジタルワードのひとつを選択するための組合せゲート
回路である。入力PSDAT、IBDATおよびSMDATはそれぞれ
先に定義したように、アキユミユレータRAM510あるいは
RAM520から移動された加算されたメツセージサンプル、
入来タイムスロツトのそれぞれの入力メツセージサンプ
ルおよび入力加算器310によつて発生されたPSDATとIBDA
Tの和である。代替デイジタルメツセージPFS、NFSおよ
びIDLECODE（IC）は入力選択バツフア420の中に内部的
に布線され、アキユミユレータRAM510あるいはRAM520に
記憶するために入力選択制御410の指示によつて選択さ
れる。PFSは加算されたメツセージサンプルの符号を含
む正の最大値の２の補数によるデイジタル表示であり、
NFSは加算されたメツセージサンプルの符号を含む負の
最大値の２の補数によるデイジタル表示である。IDLECO
DE（IC）は０の値を持つメツセージサンプルの２の補数
によるデイジタル表示である。

入力選択バツフア420はまたアキユミユレータRAM510
あるいはRAM520に記憶するためにSELDATバス450に対し
て出力されるデータのビツト16（リセツトビツト）の状
態を付加（初期化のとき）あるいは変更する組合せ論理
回路を含んでいる。リセツトビツトRSBの機能について
はこの説明でさらに詳細に後述する。

入力加算器 入力加算器310はバス206を経由して入力された入来メ
ツセージサンプル（IBDAT）を選択ラツチ620からPSDAT
バス311を経由して入力加算器310に出力されたアキユミ
ユレータRAM510あるいはRAM520中の先に加算されたメツ
セージサンプル（PSDAT）と加算するための、２の補数
の組合せ回路による加算器である。入力加算器310は周
知の方法で和が正あるいは負にオーバフローしていない
かを検査するための組合せ回路による飽和論理回路を含
み、また外部の中央処理装置（図示せず）の指示によつ
て回路の保守機能を実行する組合せ回路を含んでいる。

入力制御 入力加算器310に含まれた飽和論理回路がメツセージ
サンプルの加算の結果正のオーバフローあるいは負のオ
ーバフローを検出したときには、入力選択回路410はリ
ードPOFLOあるいはNOFLOを経由して入力加算器310によ
つて変更される。入力選択制御回路410は入力加算器310
からのPOFLOあるいはNOFLOが付勢されたことに応動し
て、リードPOFあるいはNOFを経由して入力選択バツフア
に指示して、バス450に出力するためにオーバフロー条
件に応動して布線されたデイジタルメツセージPFSある
いはデイジタルメツセージNFSのいずれかを選択する。
この方法によつて、過剰に加算されたメツセージサンプ
ルはアキユミユレータRAM510あるいはRAM520に記憶され
る前に設定された最大の正の値（PFS）あるいは最大の
負の値（NFS）にクランプされる。

モード制御ビツトCMBTおよびCMBRは第１表に詳細に示
した許可条件に従つて入力選択バツフア420の入力機能
を制御するために、それぞれリード444および445を経由
して、選択ラツチ440から入力選択制御410に与えられ
る。

モード制御ビツトCMBRとCMBTの重み付けした２進値が
“01"（放送）あるいは“11"（会議）であるときには、
入力制御回路410はリードSMDを経由して。入力加算器31
0からの加算されたメツセージサンプル（SMDAT）が、入
力バツファ選択回路420を経由してSELDATデータバス450
にゲートされるようにする。放送されるべきタイムスロ
ツトのメツセージサンプルはその接続に割当てられた残
りのタイムスロツトによるメツセージサンプルの寄与分
と加算されているから、この順序はモードビツトの機能
に従つて実行される。

会議接続を監視することだけを許されたタイムスロツ
ト（CMBR、CMBT＝01）では入力選択回路410はリードPSD
を経由して先に加算されたメツセージのサンプル（PSDA
T）を入力選択バツフア420を経由してSELDATデータバス
450にゲートすることだけを許可する。会議接続を監視
することだけを許可されたタイムスロツトはそのセツシ
ヨンに送信する許可を否定されているから、この動作は
第１表に従つたものである。

タイムスロツトが会議セツシヨンを監視するだけの許
可を持ち、そのタイムスロツトがその時間フレームの間
にアキユミユレータRAM510あるいはRAM520をアクセスす
る最初のタイムスロツトである場合には、選択制御回路
410はRSB回路260から延びたINITリードに応動して、リ
ードIDLECを経由して、PSDATではなく０の値を持つデイ
ジタル値を持つシンボル入力IDLECODE（IC）（空きコー
ド）が入力選択回路420を経由して入力バツフア選択回
路420を経由してSELDATデータバス450にゲートされるよ
うにする。その接続に割当てられるアキユミユレータRA
M510あるいはRAM520の記憶位置は最初にアクセスしたタ
イムスロツトのメツセージサンプルを格納することによ
つて初期化され、割当てられたアキユミユレータRAM510
あるいはRAM520の記憶位置には０の値を持つデイジタル
メツセージサンプルがあるから、この動作順序も監視機
能に従つたものになる。第１にアクセスしたタイムスロ
ツトに放送の許可が与えられているときには、バス450
に出力を出すために選択回路410からバツフア回路420に
リードIBDを経由して、IBDATが選択される。

第２表は周知の真理値表の形式で、SELDATバス450に
ゲートするために入力選択バツフア420に対するデイジ
タル入力の対応するものの選択を制御する入力選択制御
回路410の入力の状態をシンボルによつて図示してい
る。

リセツトビツトの処理 入力選択バツフア420はアキユミユレータRAM510ある
いはRAM520に記憶する前に、バス450に出力されたデー
タの第17ビツトのリセツトビツト（ビツト16）を変更し
たり追加したりする。

加算されたメツセージのサンプルのリセツトビツト
（ビツト16）はアキユミユレータRAM510あるいはRAM520
へのある会議接続に関する最初の記憶アクセスを認識す
る手段である。

RSBプロセツサ回路260はリード261上に参照信号RSB′
を発生するためのエツジトリガ形フリツプフロツプを使
用した順序回路である。第５図は三つの連続した時間フ
レームＮ、Ｎ＋１、Ｎ＋２の中で生ずる入来タイムスロ
ツト255および０のシンボル的な表示を表わしている。
第５図はまたタイムスロツト255の最後の1/4の間のクロ
ツク信号4Fの第２の前縁によつてクロツク同期される信
号RAMSELOを示している。

RAMSELOの発生方法については後に詳述する。第５図は
さらにRSBプロセツサ260の内部にあり、クロツク信号RA
MSELOの前縁でクロツク同期される信号RSBIを図示して
いる。信号RSBIは信号RAMSELOの周波数の半分の周波数
を実質的に有している。信号RSB′は内部参照信号RSBI
の遅延された写しであり、タイムスロツト０の中央で再
クロツクされる。信号RSB′はこのようにして遅延さ
れ、入力選択バツフアによるその印加が、タイムスロツ
ト255の発生後充分時間が経過してから行なわれるよう
にし、これによつて、タイムスロツト255の間のリセツ
トビツトの状態を乱さないようになつている。

第２図および第３図に戻つて、RSBプロセツサ260は信
号RSB′の論理状態を、アキユミユレータRAM510あるい
はRAM520と選択ラツチ620を経由してPSDATデータバス31
1に入れられている各々の加算されたメツセージサンプ
ルについて、リード265を経由して入力されたビツト16
（リセツトビツト）とを比較する。

第５図を参照すれば、信号RSB′の論理状態はタイム
スロツト０の間に２時間フレーム（Ｎ、Ｎ＋２）ごとに
変化することに気付かれるであろう。アキユミユレータ
RAM510および520には第１のフレームと第２のフレーム
で交互に値が格納されるから、信号RSBの周波数によつ
て、アキユミユレータRAM510あるいはRAM520に記憶され
た各々の加算されたメツセージサンプルのリセツトビツ
ト（ビツト16）が２つの時間フレームにわたつてRSBの
論理状態を追及することが保証される。従つて、時間フ
レームＮおよびＮ＋１（第５図）において、アキユミユ
レータRAM510および520に記憶された各々の加算された
メツセージサンプルのリセツトビツトはそれぞれの時間
フレームの間に信号RSB′の論理状態に対応することに
なる。

時間フレームＮ＋２（第５図）の間で、タイムスロツ
ト０の間にリセツト信号RSB′は論理“0"の状態に切替
えられ、時間フレームＮ＋２およびＮ＋３（図示せず）
の間その状態のままとなつている。

再初期化のために、フレームＮとＮ＋１の間に処理さ
れる各々の加算されたメツセージサンプルのビツト16
（リセツトビツト）は信号RSB′の状態に対応して論理
１にセツトされる。リセツトされたビツトと加算された
サンプルはアキユミユレータに記憶される。フレームＮ
＋２の間に、各々の記憶されたメツセージサンプルの和
（PSDAT）のビツト16はRSBプロセツサ260によつて信号R
SB′と比較される。それぞれの加算されたメツセージサ
ンプルのビツト16の論理状態と信号RSB′の論理状態が
一致しないときには、そのときには、それぞれのタイム
スロツトはそれぞれの接続に対するアキユミユレータRA
M510あるいはRAM520への最初のアクセスとなる。このフ
レームに対するこの前のアクセスがあれば、記憶された
リセツトビツトは信号RSB′に一致することになるか
ら、このようなことが生ずるのである。RSBプロセツサ2
60はアキユミユレータRAM510あるいはRAM520への最初の
アクセスを検出したあと、入力選択制御410に対するINI
Tリードを論理“1"の状態に変化する。次に入力選択制
御410は第２表に従つて、IBDATあるいはIDLECODEを選択
し、これを入力選択バツフア420を経由してRSB′（ビツ
ト16）と共にアキユミユレータRAM510あるいはRAM520に
記憶する。このようにして、それぞれの割当てられたア
キユミユレータRAM510あるいはRAM520の記憶位置をリセ
ツトするために第１のアクセスしたタイムスロツトに関
する新らしい入力メツセージIBDATあるいはIDLECODE
（監視モード）が使用され、これによつてアキユミユレ
ータRAM510あるいはRAM520をクリアするために各々の時
間フレームのはじめにポーズを入れる必要がなくなる。

ある接続に関する256個の加算されたメツセージサン
プルのビツト16のそれぞれの状態と信号RSB′の論理状
態が一致すれば、それぞれのタイムスロツトはアキユミ
ユレータRAM510あるいはRAM520に対するこのフレームで
の最初のアクセスではないことになる。この場合には、
INITリードの論理状態は“0"であり、入力選択回路410
の制御によつて、入力選択バツフア420からの出力は第
２表に従うようになる。

本発明については一例を挙げて説明することもでき
る。第５図では３本の電話線を含む会議接続に対して、
外部の中央処理ユニツトによつて、タイムスロツト０、
４および８（４と８は図示せず）がそれぞれ割当てられ
ているものとしている。また会議接続の接続のための加
算メツセージサンプルの記憶のためにはアキユミユレー
タRAM510あるいはRAM520の記憶位置96が割当てられてい
るものとする。またさらに、アキユミユレータRAM510は
偶時間フレーム（Ｎ、Ｎ＋２）の間に蓄積のためにアク
セスされ、アキユミユレータRAM520は奇時間フレーム
（Ｎ−１、Ｎ＋１）の間に蓄積のためにアクセスされる
ものとしておく。また、信号RSB′の状態に対応して、
時間フレームＮ−２（図示せず）とＮ−１の間にアキユ
ミユレータRAM510および520に記憶された加算されたメ
ツセージサンプルの各々のビツト16（リセツトビツト）
は論理“0"にセツトされるものとする。

上に略述した仮定に従い、第５図および第７図を参照
すれば、時間フレームＮ−１のタイムスロツト255（タ
イムスロツト０の前）の間に、偶アキユミユレータRAM5
10の記憶位置96に先にフレームＮ−２（図示せず）で格
納された加算されたメツセージサンプルがプリフエツチ
される。フレームＮのタイムスロツト０においては、ラ
ツチ620が動作して、加算されたメツセージサンプルをP
SDATバスに出力し、入力加算器310によつて、タイムス
ロツト０に関する入来メツセージサンプル（IBDAT）と
加算する。また時間フレームＮの間に、参照信号RSB′
は先に述べたように論理“1"の状態に切替えられる。先
に述べたように、選択バツフア420におけるその入力が
正しく生ずるのを保証するために、RSB′信号の切替は
遅延される。（すなわち対応する現在のフレームで切替
が行なわれるようにする。）PSDATバス上のそれぞれの
加算されたメツセージサンプルのリセツトビツト（ビツ
ト16）は規準信号RSBと比較するためにリード265を経由
してRSBプロセツサ260に延長される。ビツト16の論理状
態は“0"であり、信号RSB′の論理状態は“1"であるか
ら、フレームＮの間にはアキユミユレータRAM510の記憶
位置96に対する最初のアクセスであることを示す不一致
が生ずる。

この不一致の結果としてRSBプロセツサ260からの入力
選択制御410へのINITリードは論理“1"の状態となり、
アキユミユレータRAM510の位置96に記憶して旧データを
新データに入替えるために入力メツセージサンプルIBDA
Tあるいはシンボル的入力IDLECODEのいずれかが入力選
択バツフア420を経由してSELDATバス450にゲートされる
ように指示する。入力選択バツフア420への入力の内の
選択されたもののリセツトビツト（ビツト16）はバス45
0に出力される前に信号RSBの現在の論理状態に対応する
ように入力バツフア420回路によつて更新される。この
ようにして、RSBプロセツサ260によつて最初のアクセス
が認識されあたとでは、リセツトビツトは信号RSB′に
等しくなる。

フレームＮのタイムスロツト３の間には、アキユミユ
レータRAM510の位置96の内容は再びプリフエツチされ、
RAM選択ラツチ620に与えられる。タイムスロツト４のは
じめで、RAM選択ラツチ620の内容は入力加算器310でタ
イムスロツト４に関する入力メツセージサンプルと加算
するためにPSDATバスに出力される。PSDATバスのビツト
16は信号RSB′と比較するためにリード265を経由してRS
Bプロセツサ260によつてサンプルされる。しかしこの例
ではメツセージサンプルのビツト16はタイムスロツト０
の間に入力選択制御410によつて、信号RSB′と等しくな
るように変更されているから、RSBプロセツサ260は不一
致を検出することはない。このような理由で、タイムス
ロツト４は最初のアクセスであるとは認識されず、入力
加算器310からの加算されたメツセージサンプルSMDATは
入力選択バツフア420を経由してバス450に出力され、ア
キユミユレータRAM510の位置96に記憶される。タイムス
ロツト４に与えられた認識プロセスはまたタイムスロツ
ト８にも与えられる。

次の時間フレームＮ＋１の間で、タイムスロツト０は
奇のアキユミユレータRAM520における位置96への最初の
アクセスであると認識される。

タイムスロツト０をアキユミユレータRAM520の位置96
の最初のアクセスであると認識するのは、位置96に記憶
された加算されたメツセージサンプルのビツト16の状態
にもとずくものである。アキユミユレータRAM520への最
後のアクセスは時間フレームＮ−１の間に生じ、このと
き信号RSB′は“0"であつた。先に述べたように、タイ
ムスロツトＮ−１の間は信号RSB′の状態は論理“0"で
あり、入力選択バツフア420（第２図）はビツト16を信
号RSB′の状態に等しいように変更するのである。従つ
て、RSBプロセツサ260はアキユミユレータRAM520の位置
96に記憶された加算されたメツセージサンプルのビツト
16を信号RSB′の状態と比較したときに、不一致を検出
する。この不一致によつて先に述べたように最初のアク
セスであることが示される。タイムスロツト４および８
をＮ＋１タイムフレームの間の最初のアクセスであるこ
とを上述したように認識する必要をなくすために、タイ
ムスロツト０における処理では加算されたメツセージサ
ンプルのビツト16を信号RSB′に対応するようにする。

アキユミユレータRAM 第３図を参照すれば、アキユミユレータRAM510とRAM5
20は各々が128個の17ビツトの記憶位置を有し、4Tのク
ロツク信号によつて駆動される同等のダイナミツク・ラ
ンダム・アクセス・メモリーである。アキユミユレータ
RAM510あるいはRAM520の記憶位置に記憶された加算され
たメツセージサンプルは次のような17ビツトを含んでい
る。14ビツトの値ビツトと符号ビツトを持つ加算された
メツセージサンプルと、パリテイビツトとリセツトビツ
トである。

第４図はタイムスロツトの各期間におけるクロツク4T
の４個の変化を表わしている。クロツク4T（Ａ）の最初
の後縁はアキユミユレータRAM520あるいはRAM510の読み
出しもしくはプリフエツチを開始する。4Tクロツク信号
の次の（第１の）前縁の間に、プリフエツチされたデー
タはクロツクによつてアキユミユレータRAM520あるいは
RAM510の出力レジスタ（内部図示せず）にクロツクによ
つて入力する。4Tのクロツク信号の第２の後縁（Ｃ）の
間に、PSDATバス311からの加算されたメツセージサンプ
ルはアキユミユレータRAM520あるいはRAM510に書き込ま
れる。このシーケンスはタイムスロツト253に関するAR1
ADのアキユミユレータRAM520のアドレスシーケンス（第
４図）に示されているが、この図はタイムスロツトが二
つの別別の部分、すなわち第２のタイムスロツト（25
4）に関する加算されたメツセージサンプルをプリフエ
ツチする部分と、第１のタイムスロツト（253）に関す
る加算されたメツセージサンプルをRAMSELOが論理０で
ある間に記憶する部分から成ることを示している。

TS−255（タイムスロツト）検出器 第３図のTS−255検出器はシステムのフレーム同期信
号TSYNC（第４図）に関して入来タイムスロツト255の生
起を検出するための回路装置である。TSYNCは各々の時
間フレームに１回生起し、これはそれぞれの時間フレー
ムの終りに近付いたことを知らせる手段としてタイムス
ロツト253および254と重なり合つている。リード230に
与えられた信号TSYNCはタイムスロツト253の終りで生ず
るクロツク信号2Tの後縁で、検出器450の第１のＤ型フ
リツプフロツプにより、切替えられ、クロツクと同期し
て与えられる。次にTSYNCはIBDATタイムスロツト255の
始めで生じ、リード451を通して信号TS255′として出力
されるクロツク信号2Tの後縁で、TS検出器の第２のＤ形
フリツプフロツプにクロツクによつて入れられる。リー
ド451上の信号TS255′は入来タイムスロツト255を表わ
す時刻信号である。

RAM選択回路 アキユミユレータRAM510あるいはRAM520の選択回路46
0はリード461にクロツク信号RAMSEL0を、リード463にク
ロツク信号LRS0を発生するための順序回路である。リー
ド462上のクロツク信号RAMSEL1とリード464上のクロツ
ク信号LRS1はそれぞれRAMSEL0とLRS0の反転したもので
ある。

リード461および462上のRAMSEL0とRAMSEL1のクロツク
信号は第１の時間フレームの間の記憶サイクルと第２の
時間フレームの供給サイクルの間でアキユミユレータRA
M510とRAM520を切替えるための手段である。リード463
でRAMr/w回路470に出力され、第１の時間フレームの間
に論理“1"の状態（高レベル）にある誘導RAM選択信号L
RS0によつて、入力選択バツフア420からSELDATバス450
を経由して出力された加算されたメツセージサンプルが
記憶されるように選択される。

RAM選択信号LRS0が論理“0"の状態にあると、加算され
たメツセージサンプルをデータバス750を経由して出力
するようにRAM510を選択する。RAM選択信号LRS1はリー
ド464を通してRAMr/w回路470に出力され、論理“1"の状
態にあると、メツセージサンプルの蓄積のためにアキユ
ミユレータRAM520を選択し、論理“0"の状態にあると、
加算されたメツセージサンプルをリード750に供給する
ようにアキユミユレータRAM520を選択する。

リード461におけるクロツク信号 RAMSEL0はリード451を経由してTS−255の検出器450から
延長された信号TS255′の発生と、タイムスロツト255の
間に生起するクロツク信号4Fの第２の前縁によつて切替
えられる。次に、制御信号LRS0は信号RAMSEL0に関して1
/4タイムスロツトだけ遅延され、切替えられたRAMSEL0
とクロツク信号4Tの第１の前縁によつで切替えられて、
タイムスロツト０が開始する。切替えられた選択信号LR
S0はタイムスロツト０と一致して時間フレームの最初に
生ずる。選択信号LRS0とLRS1は各々のTSYNCパルスの生
起の後にこのようにして切替えられ、アキユミユレータ
RAM510および520を交互に選択するために第１の時間フ
レームの間でそれぞれ論理“1"および論理“0"状態をと
り、第２の時間フレームの間でそれぞれ論理“0"および
論理“1"の状態をとるようになる。

RAMの読み／書き 第４図特にAR1ADの時間シーケンスを参照すれば、各
々のタイムスロツトは第２のタイムスロツトに関する加
算されたメツセージサンプルを第１にプリフエツチする
ための読み出し（Ｒ）サイクルと第１のタイムスロツト
に関する加算されたメツセージサンプルをアキユミユレ
ータRAM520に記憶するための書き込み（Ｗ）サイクルに
分割されていることがわかる。信号RRM0とRRM1はそれに
よつてタイムスロツトを読み出しサイクルと書き込みサ
イクルとに分割する手段となる。

第３図に戻つて、RAM読み／書き回路470はそれぞれリ
ード471および472におけるアキユミユレータRAM510およ
びRAM520の読み書き信号RRM0およびRRM1を発生するため
のANDゲートとNANDゲートを含んでいる。それぞれリー
ド471および472に存在する信号RRM0とRRM1はアキユミユ
レータRAM510と520を記憶サイクルにするためのクロツ
ク信号2Tの反転された写しである。選択信号LRS0（LRS
1）が論理“0"状態にあれば、リード473を通して入力す
ると、RAM読み／書き回路470に関連した回路を消勢し、
リード471あるいはリード472の出力を強制的に論理
“1"、供給サイクルにおいてアキユミユレータRAM510あ
るいはRAM520用のRAMを読み出し状態とする。逆に選択
信号LRS0（LRS1）が論理“1"の状態にあると、RAM読み
書き回路470を動作して、これにより、この回路がリー
ド471あるいはリード472にクロツク信号2Tの反転された
写しを出力するようにする。選択信号LRS0とLRS1は論理
的補数になつているから、それぞれの時間フレームでは
信号RRM0あるいは信号RRM1のいずれか一方（両方でな
い）が付勢される。読み／書き制御信号RRM0とRRM1はま
たそれぞれリード471および472を経由してアキユミユレ
ータRAM510および520に接続される。

アキユミユレータRAM510あるいはRAM520の７ビツトの
読み出しアドレス（RARAD）と書き込みアドレス（WARA
D）は信号RRM0およびRRM1の制御下にあるアドレスバス5
15あるいはアドレスバス525と選択回路RS0（540）およ
びRS1（550）を経由してアキユミユレータRAM510あるい
はRAM520に延長される。

例えば、第１の時間フレームの間ではSELDATバスを経
由して入力されたメツセージサンプルの記憶のためにア
キユミユレータRAM520が動作し、同時に、アキユミユレ
ータRAM510は前のフレームで各々のタイムスロツトに記
憶されたメツセージサンプルを出力750に出していると
しよう。この例では第１の時間フレームの間クロツク2T
の反転された写しとなつているRRM1は選択回路550とア
ドレスバス525を経由して読み出しアドレスRARADをタイ
ムスロツトの前半の間にアキユミユレータRAM520にゲー
トし、また書き込みアドレスWARADをタイムスロツトの
後半の間にアドレスバス525を経由してアキユミユレー
タ（アキュームレータ）RAM520にゲートする。これと同
時に、仮定された時間フレームの間常に論理“1"にある
信号RRM0は、読み出しアドレスRARADだけを選択回路540
とアドレスバス515を経由してそれぞれの時間フレーム
の間にアキユミユレータRAM510にゲートする。

第２の（次の）時間フレームの間では、リード472上
の信号RRM1は全体の時間フレームの間論理“1"状態に保
持され、これによつて読み出しアドレスをアドレスバス
525を経由して選択回路550からアキユミユレータRAM520
にゲートできるようにする。同時に信号RRM0は付勢され
ており、タイムスロツトの前半では論理“1"状態を有
し、タイムスロツトの後半では論理“0"状態となつてい
るから、タイムスロツトの前半では読み出しアドレスRA
RADを選択回路540でゲートし、タイムスロツトの後半で
はWARADをアキユミユレータRAM510にゲートする。この
ようにして各々のアキユミユレータRAM510あるいはRAM5
20は記憶サイクルと供給サイクルの間で切替えられ、第
１のタイムスロツトの間に第２のタイムスロツトに関す
る加算されたメツセージサンプルをプリフエツチするこ
とができるようになる。

RAM選択ラツチ 第３図のRAM選択ラツチ620はアキユミユレータRAM510
あるいはRAM520から出力された先に加算されたメツセー
ジサンプルプリフエツチして入力加算器310によつてそ
れぞれの入来メツセージサンプル（IBDAT）と加算する
ために、ホールドする17ビツトのマスタースレーブＤ型
フリツプフロツプの配列である。RAM選択ラツチ620はRA
MSEL0のクロツクの制御の下にアキユミユレータRAM510
あるいはRAM520から加算されたメツセージサンプルを受
信するように切替えられる。加算されたメツセージサン
プルは4Fクロツクの第２の前縁でRAM選択ラツチ620のマ
スターフリツプフロツプにクロツクによつて与えられ、
そこからクロツクによつてスレーブフリツプフロツプに
移され、クロツク信号LTCが論理“1"である期間の間4T
クロツク信号の前縁でPSDATデータバス311に出力され
る。

第３図を参照すれば、RAM選択ラツチ620はRAMSEL0リ
ード461が論理“1"であるときにアキユミユレータRAM51
0からデータバス621を経由して加算されたメツセージサ
ンプルを受信して保持し、RAMSEL0リード461が論理“0"
であるときには、アキユミユレータRAM520からの加算さ
れたメツセージサンプルをデータバス622を経由して受
信して保持する。選択ラツチ620に記憶されたメツセー
ジサンプルはバス206上の入来メツセージサンプル（IBD
AT）と加算するためにバス311を経由して入力加算器に
与えられ、同時に前述したように入力選択バツフア420
に与えられる。

隣接タイムスロツト ある時間フレーム中の隣接したタイムスロツトが同一
の会議に割当てられ、従つて、両方共に同一のアキユミ
ユレータRAM510あるいはRAM520の記憶位置が割当てられ
た場合には、隣接したタイムスロツトの内の第１のもの
に関して、入力バツフア420から出力された加算された
メツセージサンプルは、隣接タイムスロツト検出器480
によつて、アキユミユレータRAM510あるいはRAM520に格
納される他に選択ラツチ620にも格納される。このよう
にして、隣接したタイムスロツトの内の第２のもので処
理するためにプリフエツチされた加算されたメツセージ
サンプルは、隣接したタイムスロツトの内の第１のもの
によつて与えられたメツセージサンプルを含むことにな
る。このようにしなければ、前のタイムスロツトの間に
メモリーから読み出されたプリフエツチされた和には、
前のタイムスロツトのサンプル成分を含まないことにな
る。

第３図を参照すれば、隣接タイムスロツト検出器480
は組合せ比較回路と同一の会議接続に割当てられたタイ
ムスロツトが隣接していることを検出するためのレジス
タ回路とから成る。隣接タイムスロツト検出器480は、
入来タイムスロツト255を表わす信号TS255が検出器450
からリード451を経由して入力されたときに消勢され
る。検出器480を消勢することによつて、タイムスロツ
ト255とタイムスロツト０の場合のように、隣接した時
間フレームの境界を越えたタイムスロツトの隣接性の検
出を防止する。

先に述べたように、第２のタイムスロツトに関するア
キユミユレータRAM510あるいはRAM520の読み出し（プリ
フエツチ）アドレスRARADは選択ラツチ540、すなわちア
ドレスバス442、443におけるアキユミユレータRAM510あ
るいはRAM520の書き込みアドレスWARADと同時に生ず
る。従つて、隣接したタイムスロツトの第２のものに関
する読み出しアドレス（RARAD）は、これと同時に生ず
る隣接タイムスロツトの第１のものに関する書き込みア
ドレス（WARAD）と一致する。

読み出しアドレスRARADと書き込みアドレスWARADは隣
接タイムスロツト検出器480に対して、それぞれアドレ
スバス442および443を経由して延長される。検出器480
に関連した組合せ比較回路はアドレスRARADとWARADの間
に一致を検出したときに、リード481を経由して論理
“1"を出力する。隣接タイムスロツトの第１のものの終
りの1/4の時点で、検出器480の比較回路から出力された
論理“1"は、クロツク信号4Fの前縁でクロツク信号によ
り検出器480に入れられ、リード481に出力される。与え
られた次に続くタイムスロツトが隣接していないとすれ
ば、隣接したタイムスロツトの第２のもののはじめの1/
4の間に生ずるクロツク信号4Fの前縁で、検出器480の出
力レジスタはクリアされる。

検出器480のレジスタから出力された論理“1"はリー
ド481を経由してラツチ620に延長され、これは、PSDAT
バス311上の隣接したタイムスロツトの第１のものに関
する加算されたメツセージサンプルを選択ラツチ620に
強制的にラツチし、これによつて隣接したタイムスロツ
トの第２のものに関するプリフエツチされた加算された
デイジタルメツセージサンプルを移動する。

RAM出力ラツチ RAM出力ラツチ630（第３図）は出力750にデータを供
給すべく選択されたアキユミユレータRAM510あるいはRA
M520から出力されたプリフエツチされたメツセージサン
プルを保持する。RAM出力ラツチ630は選択ラツチ620と
同様であり、これは4Fおよび4T信号をクロツクとしてい
るが、リード462上のRAMSEL1のクロツク信号の制御によ
つてアキユミユレータRAM510あるいはRAM520からのメツ
セージサンプルを受信し、保持する操作をくりかえして
実行している。

リード462のRAMSEL1のクロツクが論理“1"であるとき
は、RAM出力ラツチ630はバス621を経由してアキユミユ
レータRAM510から受信された加算されたメツセージサン
プルを保持して、CSDATデータバス635を経由して、出力
加算器640に出力する。論理０状態のRAMSEL1のクロツク
信号はRAM出力ラツチ630の入力をアキユミユレータRAM5
20にスイツチし、データバス622を経由した加算された
メツセージサンプルを受信する。

サンプルRAMメモリー 第４図に示すように、アドレス発生器320によつて、
バス319上に発生されたタイムスロツトのアドレスDRAD
は夫々の入来IBDATタイムスロツトにより1/2タイムスロ
ツト分だけ進んでおり、サンプルRAM610（第３図）のメ
モリーアドレス入力に与えられて、前の時間フレームに
関する入来タイムスロツトに関する先に記憶されたメツ
セージサンプルを、現在のフレームの入来デイジタルメ
ツセージサンプルの蓄積の前にプリフエツチする。2Tク
ロツク信号はクロツク信号4Tに関して、サンプルRAM610
の読み／書きサイクルを指示する。

第４図の説明を続ければ、タイムスロツトアドレス
（DRAD）254は入来タイムスロツト（IBDAT）より前にあ
つて、1/2タイムスロツトだけ重なつており、バス319を
経由してサンプルメモリーRAM610に与えられる。クロツ
ク信号2Tが論理“1"となり、クロツク信号4Tの第２の後
縁がIBDATタイムスロツト253で生ずると、記憶位置254
が読み出され、4Tの次の前縁（図示せず）でサンプルRA
M610の出力ラツチ（内部で図示せず）に記憶されていた
内容が、読み出され、メツセージサンプルゲート（MS
G）625を経由して出力加算器640によつて処理される。I
BDAT入来タイムスロツト254の間では、クロツク信号2T
が論理“0"であり、クロツク4Tの第１の後縁が生ずる
と、バス206を経由して与えられたタイムスロツト254に
関する新らしいメツセージサンプルがサンプルメモリー
RAM610の記憶位置254に記憶される。タイムスロツト254
に関してプリフエツチされ、サンプルRAM610の出力ラツ
チに保持されていたメツセージサンプルは、タイムスロ
ツト254の間にデータバス616を経由してメツセージサン
プルゲート625に与えられる。

メツセージサンプルゲート メツセージサンプルゲート625はサンプルRAM610から
出力されたメツセージサンプルあるいはメツセージサン
プルゲート625によつて内部的に発生されたデイジタル
メツセージIDLECODEのいずれかを反転してバス626にゲ
ートする16ビツトの組合せ論理回路である。

サンプル制御回路 サンプル制御回路645はそれぞれリード444および445
を経由して入力されるモード制御ビツトCMBTおよびCMBR
の論理状態によつて行なわれる許可に従つてメツセージ
ゲート625を制御するための入力制御回路410に類似した
組合せ論理回路である。保守信号（図示せず）もまた会
議の実行のためにサンプル制御回路645に入力される。

サンプル制御回路645は発生されるべき代替メツセー
ジIDLECODEを選択し、ゲート625を経由して監視モード
に割当てられたタイムスロツトにゲートする。監視モー
ドのタイムスロツトは会議接続を監視するための許可だ
けを持つているから、それぞれのタイムスロツトによつ
て送信されたメツセージサンプルは750における会議和
メツセージ出力に作用することは許可されない。

タイムスロツトに関してリード444および445を経由し
て入力されたモード制御ビツトCMBRおよびCMBTが01（放
送）あるいは11（会議）のいずれかであれば、サンプル
制御回路645はゲート625を経由してデータバス626にゲ
ートする信号としてバス616上のメツセージサンプルを
選択するように動作する。放送あるいは会議モードのい
ずれかでタイムスロツトに寄与したメツセージサンプル
は入力において、入力加算器310でその接続に割当てら
れた他のタイムスロツトの寄与分でありアキユミユレー
タRAM510あるいはRAM520に記憶されていたメツセージサ
ンプルと加算される。従つて、そのメツセージサンプル
は出力メツセージサンプルに対して作用することにな
る。一方監視タイムスロツトは静かであり、そのメツセ
ージの寄与分は入力加算器310によつて会議和メツセー
ジサンプルと加算されることはない。従つて、監視タイ
ムスロツトのメツセージサンプルは出力750に与えられ
た加算されたメツセージサンプルに作用することは許可
されない。

出力加算器 出力加算器640は入力加算器310と類似した２の補数の
論理回路である。出力加算器640は出力ラツチ630からデ
ータバス635を経由して入力された加算メツセージサン
プルをバス626を経由してゲート回路625から与えられた
反転されたメツセージサンプルと加算した結果として生
じた結果として正あるいは負のオーバフローが生じたと
きに、それを検出する飽和論理回路を含んでいる。バス
626を経由して入力されたメツセージサンプルはサンプ
ルRAM610に先に記憶されていたメツセージサンプルを反
転した写しであるから、これは本質的に出力加算器640
によつてバス635を経由して入力された加算されたメツ
セージサンプルから２の補数加算によつて、本質的に減
算される。タイムスロツトに関するメツセージサンプル
はこのようにして加算されたメツセージサンプルから実
質的に減算され、加算されたメツセージサンプルが出力
750において、それぞれのタイムスロツトに出力される
前に加算メツセージサンプルのそのメツセージの寄与分
を除去する。この回路の順序によつて、側音はそれぞれ
の電話機で与えられるので、それ以上の側音がそれぞれ
のタイムスロツトによつて与えられないように保証する
ことになる。

バス635から入力された加算されたメツセージサンプ
ルをバス626から入力から入力されたそれぞれのメツセ
ージサンプルと加算した結果として正あるいは負のオー
バフローが生じた場合には、出力加算器640はリードPOO
RあるいはNOORを経由して、これを出力選択回路710に知
らせる。

出力バツフア 出力選択バツフア720は入力選択バツフア420の回路に
似た組合せ論理回路であり、出力制御回路710の制御下
にある。出力選択バツフア720は選択された入力につい
てパリテイ（図示せず）を発生し、データバス734を経
由して出力バツフア735に出力する回路（図示せず）を
含み、また外部の中央処理ユニツト（図示せず）の指示
によつて、回路の保守機能（図示せず）を実行する組合
せ回路を含んでいる。

出力選択バツフア720に対する入力 DFDATとCSDATはそれぞれバス641を経由した出力加算器6
40からの出力とラツチ630からの出力を表わしている。C
SDATはアキユミユレータRAM510あるいはRAM520からの累
算された会議メツセージであり、それぞれのタイムスロ
ツトのメツセージサンプルを含んでいる。DFDATは累積
会議メツセージサンプルから、それぞれのタイムスロツ
トのメツセージサンプルの寄与分を減算したものであ
る。代替デイジタルメツセージPMAX、NMAXおよびIDLECO
DEはまた出力バツフア720によつて内部的に発生される
が、これについては先に定義した。出力選択バツフア72
0は回路の保守要求に応動して追加の代替デイジタルメ
ツセージ（図示せず）を発生する。

出力制御回路 出力制御回路710は入力の内の選択されたものを出力
選択バツフア720に与えることを制御する入力制御回路4
10に似た組合せ論理回路である。出力選択制御710から
の出力は出力選択バツフア720へのそれぞれの入力に対
応している。

第３表は真理値表として周知の形式に似た形式で、出
力選択制御710への入力の状態を示している。これはま
たバス734にゲートするための出力バツフア720の入力の
内の対応するものの選択の制御に用いられる。

出力加算器640からのそれぞれリードPOORあるいはNOO
Rを経由した正あるいは負のあふれに応動して、出力選
択制御回路710は出力選択バツフア720にそれぞれリード
PFSおよびNFSを経由して指示し、それぞれバス734に対
して代替出力メツセージPFS（PMAX）あるいはNFS（NMA
X）を出力する。それぞれのタイムスロツトが会議セツ
シヨンに対して放送するだけの許可しか持つていない
（モード制御ビツト＝01）ときにはいつでも、リードID
LCを経由した出力制御回路710の指示によつて、出力バ
ツフア選択回路720によつてIDLECODEが出力される。IDL
ECODEはその例ではそれぞれの放送専用タイムスロツト
が会議セツシヨンからデイジタルメツセージを受信しな
いことを保障するために、第３表に従つて、送出のため
にIDLECODEが選択される。出力選択制御710は、リードD
FDを経由して出力バツフア720を動作し、DFDATデータバ
ス641を経由して出力バツフア720に延びた出力加算器64
0の出力（DFDAT）を通してオーバフローのない場合に
は、会議セツシヨンからの加算されたメツセージサンプ
ルを受信する許可を持つ（CMBR＝１）タイムスロツトに
対してゲートするようになつている。

出力バツフア 出力選択バツフア720はバス734を経由して、出力バツ
フア735に対して選択されたデイジタルメツセージサン
プルを延長する。

出力バツフア735はマスタースレーブ形フリツプフロ
ツプとして構成されたフリツプフロツプであり、この中
でバス734上のデータはLTC付勢ウインドウの中の4Tクロ
ツクの後縁によつて出力バツフア735のマスター段にク
ロツクによつて入れられるようになつており、マスター
レジスタの内容は、16本の並列ビツトバス750を出力す
るためにLTC付勢ウインドウの中のクロツク信号4Tの第
１の前縁でスレーブレジスタに移される。

出力ラツチ735を通るデイジタルメツセージサンプル
の歩進はクロツク信号4Tに従つており、タイムスロツト
の一部ではなく、タイムスロツトの全期間にわたつて出
力されたメツセージサンプルが利用できるようになつて
いる。従つて、この構成に従えば、データバス750を経
由する出力メツセージサンプルは入来した（次の）タイ
ムスロツト（IBDAT）より、１タイムスロツトだけ通れ
ていることになる。例えば、タイムスロツト254に関す
る加算されたメツセージサンプルは入力タイムスロツト
255の開始時点で出力750で利用できる。

標準のフリツプフロツプでマスタスレーブレジスタを
代替すれば、それぞれのタイムスロツトの間にデータバ
ス750を経由して出力が利用できるようになる。

結論 こゝに開示した発明は添付の図面で示し上述した実施
例に限定されるものでないことは当業者には明らかであ
る。本発明の精神と範囲を逸脱することなく、その構成
要素を置換したり、追加したり、あるいはまた削除した
りすることによつて再構成することができる。

例えば、加算されたメツセージサンプルのデイジタル
値を規定するビツトの数を増大したり、減少したりする
ことによつて、種々のデータバスの構成を変更すること
ができる。また、アキユミユレータRAMあるいはサンプ
ルRAMはデータビツトの数の対応する変化を反映するよ
うに調整することができる。さらにここに開示されたこ
とから容易にモード制御ビツトの数を容易に規定しなお
すことができるし、あるいはハイブリツド接続や特定の
加算されたメツセージサンプルを出力する間に遅延を挿
入するような他の機能のために数を増大することも容易
である。さらにここに開示した本発明の精神と範囲を逸
脱することなく、代替シンボルメツセージサンプルを他
の値に変更することは容易である。さらにまたインタフ
エース回路を直列入力から当業者には周知の並列入力に
変更することも容易である。

ここに示した線形時分割多重交換装置は回路素子に関
連して監査および診断を実行する保守機能を持つのが普
通である。回路はまた典型的にはパリテイ検査を行な
い、データにパリテイビツトを付加するようになつてい
る。これらの保守機能は極めて重要であるが、その実現
法は当業者には周知である。

以上説明したように、本発明の会議電話回路では、先
に記憶されつ合計されたメッセージサンプルが、次の第
２のタイムスロットの間の使用のために、第１のタイム
スロットの間にプリフェッチされる。メッセージサンプ
ルのプリフェッチされたメッセージサンプルは第２のタ
イムスロットの間、入力210のバスから受信されたメッ
セージサンプルと合計される。例えば、もしタイムスロ
ット８、15、22が会議電話接続に割り当てられると仮定
すると、その会議電話接続のために音声メッセージサン
プルの合計は各フレームのタイムスロット８、15、22の
各々直前の第１のタイムスロット７、14、21の間にプリ
フェッチされる。具体的には、第１フレームの第１のタ
イムスロット７の間において、会議電話接続に割り当て
たアドレスのアキュームレータRAM510（RAM520）へ記憶
された音声サンプルの合計は無負荷に（プリフェッチ）
され、ラッチ620へ記憶される。第１フレームの第２の
タイムスロット８の間にラッチ620の内容は入力210のバ
スを介して受信された新しい音声サンプルと合計するた
めに加算器310へ供給される。次いで、その合計は会議
電話接続に割り当てられた、アキュームレータRAM510
（RAM520）のアドレスへ記憶される。同時に、第１のフ
レームの第１のタイムスロット14の間に会議電話接続へ
割り当てられた、アキュームレータRAM510（RAM520）の
アドレスに記憶された合計は無負荷に（プリフェッチ）
され、ラッチ620に記憶される。そして、次の第２のタ
イムスロット15の間に、ラッチ620の内容は入力210のバ
スを介して受信された新しい音声サンプルと加算器310
において合計され、この新しい合計は会議接続に割り当
てられた、アキュームレータRAM510（RAM520）のアドレ
スに記憶される。したがって、本発明の会議電話回路に
よれば、一部の各第１のタイムスロットは次の第２のタ
イムスロットの会議合計を得るために予約され、それに
よって本発明は従来技術システムよりも早く動作させる
ことができる。

また、本発明の会議電話回路によれば、プリフェッチ
されて先に合計されたメッセージサンプルすなわち会議
電話接続に割り当てたグループのタイムスロットに関連
した合計を該グループに関連した隣接タイムスロットの
間に入力されるサンプルと合計できる。具体的には、タ
イムスロット９、11、12は同じ会議接続に割り当てら
れ、同一のアキュームレータRAM510（RAM520）のアドレ
スに割り当てられると仮定すると、上述の態様にて第２
のタイムスロット10の間に割り当てられたアキュームレ
ータRAM510（RAM520）の記憶場所の内容はプリフェッチ
されてラッチ620に記憶される。次の第３のタイムスロ
ット11の間に入力210のバスを介して入力された新しい
音声サンプルはラッチ620の内容と加算器310にて合計さ
れる。隣接タイムスロット検出器480（第３図）は次の
第４のタイムスロット12もまた会議電話接続に割り当て
られることを認識し、合計を直接、ラッチ620に記憶
し、それによって第３のタイムスロット11においてプリ
フェッチ工程を行う必要がなく、さらに会議電話回路10
0の動作の速度を上げることができる。

ここで、上記プリフェッチ動作を、第３図及び第４図
を参照して説明する。第４図の例では、ある時間フレー
ムのタイムスロット、例えば第１の時間フレームのタイ
ムスロット253から開始される。この時間フレームでは
アキュームレータRAM520は入力210からの入来メッセー
ジを記憶する記憶サイクルを行い、一方アキュームレー
タRAM510は記憶したサンプルメッセージを出力750へ出
力する出力サイクルを行う。

（１）まず、第１のタイムスロットとして会議電話用に
指定されたタイムスロット253が指定される場合、第４
図に示すように、第１のタイムスロット253の前半で
は、記憶サイクル状態にあるRAM520は、まず読み出し動
作（Ｒ）を行う（第４図のアドレス信号ARIADの各タイ
ムスロットの前半部分に“R"を付す）。この動作では、
RAM520から読み出すアドレスは、次の第２のタイムスロ
ット254の書き込み動作（Ｗ）において使用されるアド
レス（254）が指定される。また、RAM選択回路550はこ
のアドレス（254）に前もって記憶した合計メッセージ
サンプルをRAM選択ラッチ620へプリフェッチして記憶す
る。次に、第１のタイムスロット253の後半ではアキュ
ームレータRAM520は書き込み動作（Ｗ）を行う（第４図
においてアドレス信号ARIADの各タイムスロットの後半
部分に“W"を付す）。RAM520の書き込みアドレスには
［253］が指定され、RAM選択回路550は第１のタイムス
ロット253の直前のタイムスロット252（図示せず）の前
半においてRAM選択ラッチ620へプリフェッチして記憶し
た合計メッセージサンプルを入来するメッセージサンプ
ルと加算器310にて合計し、これをRAM520のアドレス［2
53］に書き込み記憶する。

（２）第２のタイムスロットとして、タイムスロット25
4が指定されている場合、上述のように、記憶サイクル
状態にあるアキュームレータRAM520は、その前半におい
て読み出し動作（Ｒ）を、その後半において書き込み動
作（Ｗ）をRAM520の指定されたアドレス（255）、［25
4］に関して行う。この時、第２及び次の第３タイムス
ロット254、255が会議電話用に指定された隣接タイムス
ロットである場合は、第２のタイムスロット254の後半
の書き込み動作において、隣接タイムスロット検出器48
0は第２タイムスロット254、第３タイムスロット255が
隣接することを検出し、RAM520のアドレス（254）に書
き込まれる合計メッセージサンプルをRAM選択ラッチ620
に対しても直接、記憶する。

（３）第３のタイムスロット255が指定されている場
合、同様に読み出し動作／書き込み動作がその動作の指
定アドレス（０）、［255］に関して各々行い、第３の
タイムスロット255の後半に書き込み動作において、RAM
選択ラッチ620にプリフェッチして記憶した合計メッセ
ージサンプル及び入来するメッセージサンプルを加算器
310にて合計してアキュームレータRAM520の指定アドレ
ス［255］に記憶する。

（４）一方、出力サイクル状態にあるこの第１の時間フ
レームでは、RAM510は読み出し動作（Ｒ）を行う（第４
図において各タイムスロットの前半及び後半に各々“R"
を付す）。この動作では、第１の時間フレームの直前の
時間フレームにおいて、RAM510に記憶した合計メッセー
ジサンプルを各タイムスロットのアドレス指定に従って
RAM出力ラッチ630を通して出力750へ出力する。

（５）第３のタイムスロット255の後、第１の時間フレ
ームは終了し、次の第２の時間フレームが開始する。第
２の時間フレームにおいては、アキュームレータRAM51
0、520は各々、出力サイクル、記憶サイクルに切り替わ
り、各サイクル動作を行う。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図； 第２図および第３図は本発明の有利な実施例の詳細なブ
ロツク図； 第４図は主クロツク信号に対する種々のクロツク信号、
制御信号およびタイムスロツトアドレスの時間を表わす
シーケンス図； 第５図はリセツト信号を発生するための方法を示す時間
を表わすシーケンス図； 第６図は第２図と第３図の配置法の図； 第７図はアキユミユレータRAMのメモリー位置にグルー
プあるいはタイムスロツトを割当てる方法を示す図であ
る。 〔主要部分の符号の説明〕 加算器…310 第１の記憶装置…510 第２の記憶装置…520 制御回路…1600 ラツチ回路…620 入力制御回路…1500 接続データ回路…1400 読み／書き回路…470 第３の記憶装置…610 サンプル選択回路…1700

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨン・ロバ−ト・コルトン アメリカ合衆国07728ニユ−ジヤ−シ イ・モンマウス・フリ−ホ−ルド・バ− ナイス・ドライヴ75 (72)発明者 マイケル・ステヘン・レ−ン アメリカ合衆国07722ニユ−ジヤ−シ イ・モンマウス・コルツ・ネツク・エイ コ−ン・プレイス34 (72)発明者 ト−マス・パトリツク・ソスノウスキ− アメリカ合衆国01178マサチユ−セツ ツ・ミドルセツクス・ウエイランド・シ ア−ズ・ロ−ド58 (56)参考文献 特開 昭57−89369（ＪＰ，Ａ) 特開 昭56−122567（ＪＰ，Ａ) 特開 昭56−42491（ＪＰ，Ａ) 特開 昭54−12506（ＪＰ，Ａ) 特開 昭49−60409（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】時分割したメッセージサンプルを入力（21
   0）にて受信する会議電話回路（100）において、該メッ
   セージサンプルは予め定められたタイムスロット中に到
   来しかつ時間フレーム内にてタイムスロットの各グルー
   プを形成しており、該回路は 該グループのタイムスロット中の該メッセージサンプル
   を合計する手段（310）と、 第１の時間フレームの間に受信した各々の該合計メッセ
   ージサンプルを記憶しかつ次の第２の時間フレームの間
   に該記憶した第１の時間フレームの合計を出力するため
   の複数の記憶位置を有する第１記憶手段（510）と、 該次の第２の時間フレームの間に受信した各々の該合計
   メッセージサンプルを記憶しかつ次の第３の時間フレー
   ムの間に該記憶した第２のフレームの合計を出力するた
   めの複数の記憶位置を有する第２記憶手段（520）と、 第２のタイムスロットの前の第１のタイムスロットの間
   に該第１（510）または第２（520）の記憶手段から、該
   第１のタイムスロット及び該第２のタイムスロットを含
   むグループのために前もって記憶した合計メッセージサ
   ンプルをプリフェッチする手段（1600、620、540（55
   0））とを備え、該メッセージサンプル合計手段（310）
   は該第２のタイムスロットの間に受信したメッセージサ
   ンプルと該プリフェッチされ前もって記憶した合計メッ
   セージサンプルとを合計するための、該記憶手段に記憶
   するための該時間フレームにおいて動作する手段（62
   0、1500）を含んでおり、 さらに該回路は、 該グループが第３のタイムスロットに隣接する第４のタ
   イムスロットも含む時に該隣接する第３及び第４のタイ
   ムスロットに関して受信したすべてのメッセージサンプ
   ルとプリフェッチされ前もって記憶した同じ合計サンプ
   ルメッセージとを合計するために動作する隣接タイムス
   ロット検出手段（480）を備えることを特徴とする会議
   電話回路。
2. 【請求項２】特許請求の範囲第１項記載の回路におい
   て、該合計手段（310）は該メッセージサンプルの合計
   から生ずる正のオーバフローまたは負のオーバフローを
   検出する手段（410）を含むことを特徴とする回路。
3. 【請求項３】特許請求の範囲第２項記載の回路におい
   て、更に各タイムスロット毎に送信モードまたは受信モ
   ードのいずれかを設定する手段（420）と、 該オーバフロー手段およびモード設定手段に応動してタ
   イムスロットのグループに関して該合計メッセージサン
   プルの代わりに多数の交替メッセージサンプルの１つを
   該第１または第２の記憶手段へ選択的に記憶する手段
   （410）とを備えることを特徴とする回路。
4. 【請求項４】特許請求の範囲第１項記載の回路におい
   て、該プリフェッチ手段は第１のタイムスロットに関す
   る一義的なアドレスを登録しかつ同時に第２のタイムス
   ロットに関する一義的なアドレスを登録する手段（48
   0）を含むことを特徴とする回路。
5. 【請求項５】特許請求の範囲第４項の回路において、該
   プリフェッチ手段はタイムスロットを読み出しサイクル
   及び書き込みサイクルへ割り当てる手段（470）を含む
   ことを特徴とする回路。