KR910008404B1 - 시분할 다중음성 담화장치 및 데이타 스위치 - Google Patents

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바란 예 로렌스
로버트 콜튼 죤
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웨스턴 일렉트릭 캄파니 인코포레이티드
오레그 이. 엘버
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Abstract

내용 없음.

Description

시분할 음성 담화장치 및 데이타스위치
제1도는 블록선도 형태인 본 발명의 한 실시예도.
제2도 및 제3도는 본 발명의 더 좋은 실시예의 상세한 블록선도.
제4도는 다양한 클럭신호와 제어신호와 주 클럭신호에 대한 시간 슬로트 어드레스의 시간을 나타내는 연속선도.
제5도는 리세트신호가 발생되는 방식으로 시간을 나타내는 연속선도.
제6도는 제2도 및 제3도가 배열되어져야 하는 방식도.
제7도는 시간 슬로트의 군이 어큐뮬레이터 랜덤엑세스 메모리(RAM) 영역에서 지정되는 방식도.
* 도면의 주요부분에 대한 부호의 설명
100 : 담화장치 800, 900 : 시간슬로트 교환기
850 : 중앙처리장치 310 : 입력가산기
220 : 클럭발생기 420 : 입력 선택 완충기
640 : 출력가산기 660 : 출력 리세트 비트 프로세서
710 : 출력 제어회로 720 : 출력 선택완충기
735 : 출력 완충기 래치
본 발명은 프레임내에서 메시지 표본을 받아들이기 위한 시분할 다중 음성 담화 및 데이타 스위치에 관한 것이다.
시분할 다중화는 선이 다수의 사용자 사이에서 시분할되고 다중시간 슬로트가 통신시간을 설정하도록 할당되는 디지탈 스위칭 형태이다.
디지탈 시분할 스위칭의 기술은 또한 시간 슬로트 교환기(TSI)로써 알려진 시스템을 구비하는데 이 시스템은 주어진 입력시간 슬로트로부터의 디지탈 메시지 표본이 교체 출력시간 슬로트로 스위치된다. TSI는 담화연결을 설치하기 위해서 현재 사용되어진다.
"디지탈 시분할 다중 스위칭 시스템"이란 논문으로 기사화된 미합중국 특허 제4,119,807호는 담화시간동안 참여하는 다수의 담화자에 대해서 제한없이 담화연결을 설치하도록 배열되는 시분할 디지탈 스위치의 예이다. 이 특허에서는 제1시간 프레임 동안은 128개 시간슬로트에 각각 연결되고 제2시간프레임 동안은 지정된 시간 슬로트에 각각 연결되어진 128개 선으로부터 디지탈 메시지 표본을 순차적으로 합하고 합해진 표본을 연결된 각선에다 순차적으로 출력하기 위한 배열을 발표하였다.
이러한 형의 디지탈 스위칭배열은 두개의 합 메모리를 사용하는데 이 메모리는 시간 프레임에 각각 교체적으로 로드되고 로드되지 않는다. 또한, 제3 및 제4메모리는 합메노리와, 협조하여 교체적으로 로드되고 지정된 시간 슬로트에 각각 디지탈 메시지 표본의 기억장치로 사용된다. 각 합메모리는 새로운 일련의 합해진 메시지 표본의 기억에 대비하여 그것의 기억주기 또는 시간 프레임을 시작할 때 클리어된다.
현재, 발신단말로 구성되어 있는 방송 폴링분지 연결 및 하나 또는 그 이상의 원격단말은 아나로그 담화브릿지를 사용하여서 전형적으로 설치된다. 발신단말 또는 분지의 2차 래그에 대한 호스트 방송폴링정보 또는 담화연결과 2차 레그로 전송은 호스트단말에 의해서만 수신된다.
전형적인 동작에서는, 4선식 채널이 필요하기 때문에 호스트단말은 폴드(polled)단말에 의해서 알게 되는 유일한 어드레스를 전송함에 의해서 각각의 2차 레그를 폴(poll)한다. 만일 폴드단말이 호스트에 관계하여서 사무를 갖지 않는다면 그것은 부 또는 응답없이 되돌려지고 호스트 단말은 다른 원격단말을 폴한다, 만일 폴드단말이 호스트에 관계하여서 사무를 가지고 있다면 폴드단말은 정응답으로 되돌아가고 처리는 호스트가 다른 단말을 폴하기 전에 완전해진다. 원격단말 사이에서 모든 데이타처리는 호스트단말을 통하여 이루어지는데 이것은 분지 담화 회로망이 서로 원격단말을 분리하도록 설계되어지기 때문이다. 이러한 요구는 폴되지 않은 단말로부터 폴드단말 또는 잡음으로부터의 데이타가 다른 원격단말을 혼동하는 것을 방지하기 위해서 필요하다.
방송 폴링분지연결은 전송과 수신 경로에서 아나로그 브릿지를 가지는 4선식 회로를 사용하여 전형적으로 설치되어진다. 또한, 각 원격단말은 원격단말이 서로 분리되어지도록 반전이득없이 전향이득을 가지는 증폭기회로를 통하여 수신브릿지에 연결되어진다.
상기에서 기술된 데이타분지연결을 가지는 문제는 설치하는데 비용이 많이 들뿐만 아니라 유지하는데도 비용이 많이 드는 것이다. 특별히 증폭기인 아나로그 회로는 증폭기의 이득을 조정하기 위해서 예정된 유지가 요구되어지는데 이것은 시간 기간에 대하여 이동하고 채널 사이에서 혼신을 방지한다. 또한 각 담화회로망은 회로망에 연결되어지는 다수의 담화자에 대해서 사용자의 요구를 만족하게 하기 위해서 특히 설계되어져야만 한다. 특별히 설계되어진 담화 회로망은 값비싼 사무이다.
미합중국 특허 제4,119,807호를 포함하는 대부분 종래의 디지탈 담화용장치는 디지탈 음성표본을 처리해서 기억시키기 위한 역량을 가지며 디지탈 데이타를 전향시킨다. 그러나, 이러한 시스템에서 고유의 중요한 단점은 방송 폴링 분지 연결과 같은 상위 컴퓨터와 2차 컴퓨터 사이에서 통과하는 데이타 열을 적절히 처리 또는 제어하기 위한 역량을 가지지 못한다. 종래의 기술 시스템에서는 폴드 컴퓨터에서 상위 컴퓨터까지 전송되는 데이타는 담화 회로망에서 다른 컴퓨터로 전향되어지는데 이것은 회로망에서 각 단말로부터 데이타 또는 잡음표본이 합해지고 읽기주기 동안은 기억되고 공급주기 동안은 각 단말(시간슬로트)에 공급되어지기 때문이다. 그러므로 데이타는 폴드 컴퓨터와 상위컴퓨터 사이에서만 통과되지 않고 비폴드 컴퓨터에서는 통과된다. 또한 이전의 폴드 컴퓨터로부터 마지막 데이타열은 지령이 틀려짐에 의해서 상위 컴퓨터에서 새로운 폴드 컴퓨터까지 지령과 합해진다. 지령이 합해진 데이타열에서 끼워넣기 때문에 그것은 새로운 폴드 컴퓨터에 의해서는 인식되지 않을 수 있다. 동시에 새로운 폴드단말은 지령을 무시하고 유휴상태로 남아 있다.
종래 기술의 디지탈 담화용 시스템은 2차 단말을 서로 분리하는 역량이 부족하며 음성과 데이타연결을 통합하는 데도 역량이 부족하다.
이러한 문제의 해결은 담화 및 데이타스위치가 입력된 시간슬로트중 특정한 슬로트와 교체시간 슬로트를 선택적으로 교환하기 위한 수단과 교환된 시간 슬로트의 그룹과 메시지 표본을 선택적으로 합하기 위한 수단과 제1시간 프레임 동안은 합해진 메시지 표본의 각각을 기억하고 다음번 제2시간 프레임 동안은 기억된 합을 공급하기 위한 다수의 메모리 영역을 가지는 제1기억장치와 제2시간 프레임 동안에 수신된 합해지 메시지 표본의 각각을 기억하고 다음번 제3시간 프레임 동안 기억된 합을 공급하기 위한 다수의 메모리 영역을 가지는 제2기억장치와 시간 슬로트의 그룹중 제1시간 슬로트에다 합해진 메시지 표본만을 공급하고 시간 슬로트의 그룹중 다른 시간슬로트에다 제1시간 슬로트로부터 수신된 메시지 표본을 공급하도록 동작하는 제어회로를 구비하는 본 발명에 따라서 해결되어진다.
본 발명의 목적은 음성과 데이타연결을 통합시키고 아나로그 브릿지나 증폭기를 필요로 하지 않고 폴드단자와 비폴드 단자를 서로 분리시키는 것이다. 분리를 이루기 위해서, 시스템은 데이타 연결의 호스트 단자가 데이타 연결의 2차 단자에서 지정되는 시간슬로트와 관계하여 가장 낮은 순서로 되는 시간 슬로트에서 지정되는 것을 확실하게 하는 시간슬로트 교환기를 통하여 들어오는 시간슬로트 지정을 재조정한다. 교환된 시간슬로트는 출력 시간슬로트 교환기를 통하여 출력에서 그들의 시간 슬로트 지정으로 복원되어진다. 이런 방법으로 호스트 단자는 각 공급주기동안 담화 합해진 메지지 표본의 제1억세스로 인식되어진다.
담화합의 제1억세스를 인식함에 의해서 일반목적용 디지탈 담화용 시스템은 각각의 시간 슬로트(호스트단자)에다 합을 분배하고 이전의 읽기주기 또는 프레임 동안에 수신된 시간 슬로트의 메시지 표본과 어큐뮬데이터 메모리에 기억된 합을 대치한다. 이후, 같은 공급 프레임 동안은 데이타 연결에서 지정된 각각 계속되는 시간슬로트는 변경된 담화합 또는 호스트 단자에 의해서 전송된 방송을 수신한다.
일반 목적용 디지탈 담화용 시스템은 또한 각 시간슬로트의 전송(방송)과 수신(모니터) 양상을 제어한다.
이와 같이 시스템은 음성과 분지 데이타연결을 쉽게 혼합할 수 있는데 이것은 본 발명의 또 다른 목적이고 종래기술에 대해서는 진보된 것이다.
담화용 시스템의 개략이 제1도에 관하여 주어졌는데 제1도는 음성과 데이타 연결을 통합하는 방송 폴링분지 담화용 시스템(1000)의 예를 나타낸다. 담화용 시스템(1000)은 시간슬로트교환기(800 및 900)와 일반 목적용 선형시분할 다중 담화장치(100)와 중앙처리장치(850)로 구성되어 있다. 담화용 시스템(1000)은 입력단자(825)에서 출력단자(950)까지 선형 부호화된 음성 및 데이타 표본을 확장한다. 담화용 시스템(1000)은 전형적으로 잘 알려진 "T1" 반송 시스템과 같은 시분할 다중 전송 채널 사이에 위치되어지는데 이 반송 시스템은 시분할 다중 스위칭 시스템이다.
T1반송 채널에서 시적되는 디지탈 반송 폴링 분지 연결에서는 호스트 단자 시간 슬로트가 2차 단자 시간슬로트에 대해서 때를 맞춰 가장 빠른 순서가 된다는 보장이 없다. 이것은 특히 전형 분지 연결이 다른 T1반송 채널에서 시작될 수 있다는 것을 고려한 것이다. 이런 상황을 제거하기 위해서, 데이타 분지 연결을 시스템(1000)에 연결되는 T1반송 채널 시간 슬로트 지정은 중앙처리장치(850)에 의해서 분석되어져 담화시간슬로트의 상대시간위치를 결정한다. 이러한 경우에 상위 컴퓨터는 가장 낮은 순서로된 상대 시간슬로트를 지정하지 않게 되어서 중앙처리장치는 분지 연결의 2차 레그를 지정한 시간슬로트를 발생하는 각각의 시간슬로트 프레임 동안에 때를 맞춰 제1순서인 교체시간슬로트를 지닌 시간슬로트를 교환하기 위하여 리드 BUSDATO를 통하여 시간슬로트 교환기(TSI)(800)를 제어한다. 중앙처리장치(850)는 상위컴퓨터에 낮은 순서로된 상대시간 슬로트 지정을 보장하기 위해서 TSI(800)를 통하여 필요하다면 모든 시간 슬로트를 재배열한다.
차례로, 중앙처리장치는 시간 지정에다 각각 교환된 시간 슬로트 복원하기 위해서 리드 BUSDATI을 통하여 TSI(800)를 제어한다. 이와 같은 방법에서, 시스템이 시분할다중전송채널 사이에 위치되어질때 명확해진다.
일반 목적용 담화장치(100)는 데이타 분지연결의 2차 레그가 완전히 서로 분리되어지는 것을 확실하게 한다. 일반 목적용 담화장치(100)는 음성과 데이타 연결을 처리하는 역량을 가지는 256개 시간슬로트의 선형시분할 스위치이다. 분리를 하기 위해서 담화장치(100)는 각 시간슬로트의 전송(반송)과 수신(모니터)양상을 제어한다.
담화장치(100)는 IDAT 버스(210)를 통해서 TSI(800)에 의해 출력되는 부호화된 음성 또는 데이타 표본을 선형적으로 합하고 기록주기동안에 똑같은 담화연결의 시간슬로트에 각각 어큐뮬레이터 RAM(510,520)(제3도에서 도시)에 기억시키도록 이 합해진 표본들을 통과시킨다. 이후에, 다음 공급 주기동안에는 담화장치(100)는 수신시간슬로트에 의해 합해지는 보급모드보다 적은 이전의 합해진 메시지 표본은 TSI(900)를 통하여 담화연결의 각 시간슬로트에 공급된다. 분지데이타연결에 대해서, 공급주기는 데이타 연결에 대해서 각각 합해진 메시지 표본에 제1억세스를 인식하도록 하기 위해서 담화장치(100)에 의해서 변경된다.
분지 데이타 연결의 상위 컴퓨터는 가장 낮은 순서로된 시간 슬로트를 지정하기 때문에, 각 주기동안 데이타 합을 억세스 하는 것은 제1시간 슬로트이다. 데이타 합에 제1억세스를 인식함에 의해서 담화장치(100)는 TSI(900)를 통하여 상위컴퓨터에 합을 분배하고 먼저번 기록 또는 기억주기동안 상위컴퓨터로부터 수신된 데이타 표본을 사용하여 어큐뮬레이터 RAM(510)(520)에 기억된 합을 겹쳐쓴다. 이후에, 같은 공급주기동안에 담화장치(100)는 상위 컴퓨터로부터 수신된 데이타 메시지 표본 연결의 각 2차 레그 또는 2차시간 슬로트를 분배한다. 이와 같은 방법으로, 분지 데이타 연결의 각 2차 레그는 상위컴퓨터로부터 전송 또는 방송만을 수신해서 나머지 2차 레그와 분리된다.
논의될 것에 따라서, 중앙처리장치(850)는 각각의 BUSDAT 리드를 통하여 담화장치(100) 및 TSI(800,900)와 직렬로 통신한다.
제1도에서 도시된 바와 같은 TSI(800 및 900)는 전형적으로 256개의 들어오는 시간슬로트가 256개의 나가는 시간 슬로트에 운송되는 선형 시분할 시간 슬로트 교환기이다. TSI(800 및 900)은 전형적으로 미합중국 특허 제4,298,977호에 발표된 시간슬로트 교환기 형인데 이것에서 제1 또는 기록주기 동안에는 들어오는 시간슬로트에 대해서 각각의 메시지 또는 데이타 표본은 지정되어 나가는 시간슬로트에 대하여 각각의 어큐뮬레이터 RAM(도시되지 않음)메모리 영역에 기억된다. 제2 또는 공급 주기 동안에는 기억된 메시지 표본은 어큐뮬레이터 RAM 에 의해서 제거되고 교환 또는 운송 시간 슬로트 동안은 출력된다. TSI(800 및 (900))의 경우에 있어서 메시지 표본은 병렬 16비트형 버스(210(950))을 통하여 각 시간 슬로트에 출력되고 TSI(800(900))는 전형적으로 각 시간 슬로트 프레임을 교체적으로 주기되는 16비트형 매워드 데이타 RAM에 의해서 두개의 256워드를 사용한다. 이와 같은 방법으로, 제1시간 슬로트 프레임동안 TSI(800(900))는 순차 시간 슬로트 어드레스에 대하여 메모리 영역에서 제1데이타 RAM(도시되지 않음)에서 버스(825(759))를 통하여 받아들여져 들어오는 시간슬로트에 대해서 메시지 표본을 기억한다. 일치하여 TSI(800(900))는 먼저번 기록주기동안에 제2데이타 RAM(도시되지 않음)에 기억된 메시지 표본을 출력버스(210(950))에다 공급한다. 다음번 주기동안에 데이타 RAM은 제2데이타 RAM이 들어오는 메시지 표본을 기억하기 위해 사용되어지고 제1데이타 RAM은 출력에다 메시지 표본을 공급하기 위해 사용되어져 역으로 된다.
순서교환 시간 슬로트에서, TSI(800(900))는 교환된 시간 슬로트 어드레스를 기억하기 위한 11비트형 제어 RAM(도시되지 않음)에 의해 256을 사용한다. 예를 들어, 버스(210)를 통하여 나가는 시간슬로트 63와 들어오는 시간 슬로트 5를 교환하기 위해서 중앙처리장치(850)는 TSI(80)제어 RAM의 영역 5안으로 간접어드레스 63과 영역 63안으로 간접 어드레스 5를 로드하기 위해 TSI(800)에다 버스명령을 통해서 직렬로 전송한다. 들어오는 시간 슬로트 5동안에 TSI(800)는 기억주기에서 데이타 RAM의 영역 5안으로 각각의 메시지를 로드한다. 또한 시간슬로트 63에 대해서 들어오는 메시지 표본은 기억주기에서 데이타 RAM의 순차 영역 63에 기억된다. 다음번 공급주기 동안에 기억된 메시지를 출력버스(210)에다 공급하기 위하여 지정된 데이타 RAM은 시간슬로트 5 및 63에 각각 어드레스된다. 시간슬로트 5가 공급주기동안에 발생될때 그것의 어드레스는 공급 RAM 판독어드레스를 인출하기 위한 제어 RAM을 순차적으로 어드레스 하기 위하여 사용되어지는데 이것은 이 예제에서는 간접 어드레스 63이다. 데이타 공급 RAM의 영역 63은 어드레스되고 그 영역에 기억된 메시지 표본은 (210)에서 출력으로 공급된다.
같은 방법에 있어서, 시간슬로트 63이 나타날 때 공급 RAM의 영역 5는 어드레스되고 그 영역에 기억된 메시지 표본은 (210)에서 출력으로 공급된다. 이와 같이, (825)에서 입력된 시간슬로트 5 및 63에 대해서 메시지 표본은 (210)에서 TSI(800)의 출력으로 교환된다.
계속해서 예제를 들면, 시간슬로트 63 및 5는 그들의 시작 시간슬로트 위치로 메시지 표본을 복원하기 위해서 시스템(1000)의 출력(950)에서 다시 교환된다. TSI(800)의 경우에 있어서 중앙처리장치(850))는 TSI(800)에 대해서 상기 기술된 방법으로 TSI(900)제어 RAM(도시되지 않음)의 영역 63에다 어드레스 5를 로드하고 영역 5에다 어드레스 63을 로드하기 위하여 BUSDATI을 통하여 TSI(900)을 제어한다. 교환된 시간슬로트 5에 대해서 버스(750)를 통하여 TSI(900)에 있는 메시지 표본은 시간슬로트 63동안은 (950)으로 출력된다. 교환된 시간슬로트(63)에 대해서 TSI(900)에 의해서 받아들여진 메시지 표본은 시작시간슬로트 5가 발생하는 동안 출력된다.
시간슬로트 프레임이 발생하는 시스템(1000)을 동기화하기 위해서 중앙처리장치는 매 125 마이크로초마다 리드 TSYNC를 통해서 담화장치(100) 및 TSI(800(400))에다 프레임 펄스를 분배한다. 중앙처리장치(850)는 또한 프레임 펄스에다 256열의 시간슬로트를 발생하도록 리드 SCK4T를 통해서 4메가헤르쯔 클럭신호와 리드 SCK2T를 통해서 TSI(800(900))에다 2메가헤르쯔 클럭신호를 담화장치(100)로 전송한다. 간단히 검토해보면, 담화장치(100)는 TSI(800(900))와 보조를 맞추기 위해 4메가헤르쯔 클럭신호로 둘로 분할한다.
중앙처리장치(850)는 전형적으로 판독전용메모리(ROM) 및 RAM과 같은 메모리로 조합한 마이크로프로세서와 내부 버스와 마이크로버스 인터페이스와 클럭과 버스(875)를 통하여 외부단자와 통신하기 위한 수단과 시스템 동기장치와 시스템(1000)의 소자와 통신하기 위한 주변버스 인터페이스를 구비한다.
중앙처리장치(850)는 음성 또는 데이타 분지연결을 설치하도록 하기 위해서 원격 또는 국부 데이타 단자(도시되지 않음)을 가진 담화장치(100)를 인터페이스하곤 한다. 여러가지 다른 영역을 가지는 큰 코포레이션(corporation)은 중앙영역과 하나 또는 그 이상의 원격영역 사이에서 데이타의 전송을 하도록 분지연결이 필요하다. 종점(단말)은 "T1" 반송자와 같은 전송상호 연결을 통하여 담화용 시스템(1000)에 경로를 지시한다. 능숙한 사람은 중앙 또는 호스트 단말과 2차 단말에서 지정되는 "T1" 반송자 시간슬로트에 대해서 데이타 단말을 통하여 중앙처리장치(850)를 제어한다.
중앙처리장치(850)는 만약에 상기에서 기술된 방법으로 TSI(800)를 통한 교환이 필요하다면 명령과 담화장치(100)로 향한 입력에서 2차레그에서 지정된 시간슬로트와 관계하여 프레임에서 시간슬로트가 먼저 발생하는 것을 확실하게 하기 위한 호스트 시간 슬로트를 분석하도록 프로그램된다. 상기에서 기술된 것처럼, 중앙처리장치(850)는 출력(950)에서 시작지정에다 모든 교환된 시간 슬로트를 복원하기 위해 리드(850)를 통해서 TSI(900)를 제어하는 잘 알려진 방법으로도 프로그램 된다.
중앙처리장치(850)는 분지 연결의 단말 사이에서 담화연결을 설치하기 위해서 담화장치(100)를 제어하는 잘 알려진 방법으로도 프로그램된다. 중앙처리장치(850)가 담화연결을 설치하기 위해서 담화장치(100)를 제어하는 방법이 다음에 나오는 부분에서 기술되었다.
제6도에서 도시된 바와 같은 각각을 배역할때 제2도 및 제3도는 어떻게 담화장치(100)의 여러가지 소자가 선형 시분할 다중 담화용 회로망을 공급하기 위해서 조합되었는가를 도시한다.
제2도 및 제3도를 참조하면, TSI(800)로부터 나온 7시간 슬로트를 가지는 디지탈 입력시간 프레임은 담화장치(100)에 의해서 처리되는 2의 보수형식으로 선형적으로 부호화된 데이타 또는 음성표본의 병렬형 입력을 입력(210)(제2도)에서 공급한다. 이후 지정된 연결모드에 따라서 연결을 하기 위해 지정되는 시간슬로트는 출력데이타버스(750)(제3도)를 통하여 TSI(900)까지 확장된다.
시간프레임은 전형적으로 125마이크로초 T1반송자 프레임이어서 시간프레임은 중앙처리장치(850)로부터 리드(230)(제2도)를 통하여 공급되는 프레임 sync 신호(제4도에서 TSYNC)로 나타나는 125마이크로초가 되는 것으로 가정한다. 중앙처리장치(850)는 한 클럭신호와 동기적으로 입력 및 출력 담화장치(100) 경로를 동작하기 위하여 리드 4T를 통하여 출력되고 리드 2T를 통하여 출력되는 2MHz 클럭신호 2T(제4도)를 분할하도록 리드(200)를 통하여 클럭발생기(220)에다 4.096메가헤르쯔 클럭신호(SCK 4T)를 공급한다. 클럭 발생기(220)는 또한 신호 2T의 반전된 비오버랩핑 복사인 리드 2F를 통하여 출력되는 제22MHz 클럭신호 2F(제4도)와 클럭신호 4T의 반전된 비오버랩핑 복사인 리드 4F를 통하여 출력되는 제24MHz 클럭신호 4F를 공급한다. 클럭발생기(220)는 클럭 윈도우를 형성하기 위해서 근접한 시간슬로트의 마지막 쿼터와 첫번째 쿼터를 오버랩하는 한 논리상태를 가지는 리드 LTC를 통하여 출력되는 제32MHz 클럭신호 LTC를 공급한다. 클럭신호 LTC는 윈도우동안에 LTC 윈도우에서 나타나는 클럭신호 4T의 다음 증가단에서 래치를 변경하도록 하기 위해서 래치회로(620,630,735)로 향하는 "b" 입력을 설정하게 되는 새로운 데이타를 인에이블 한다. 클럭신호 2T의 하강단에 응답하는 순차 어드레스 발생기(320)(제2도)는 어드레스버스(317)를 통해서 제어 RAM(430)을 어드레스 하기 위해서(255)를 통해서 시간슬로트 0를 나타내는 8비트형 시간 슬로트 어드레스(CRAD)를 발생한다. 클럭신호 2T의 상승단에 응답하여서 어드레스 발생기(320)는 표본 메모리(610)(제3도)를 어드레스 하기 위해 (255)를 통해서 시간슬로트 어드레스 CARD 0를 발생한다. 중앙처리장치(850)에 의해 공급되는 TSYNC는 카운터가 들어오는 시간 슬로트(IBDAT)에 관하여 동기화되는 수단이다.
제4도를 간단히 참조하면, 시간슬로트 어드레스 CRAD와 DRAD의 타이밍 묘사를 도시하는데 시간슬로트 어드레스 DRAD는 2분의 1시간슬로트에 의해 입력 데이타 버스 IBDAT와 관련되는 들어오는 시간슬로트를 리드(전에 시작)하고 시간슬로트 어드레스 CRAD는 두개의 시간슬로트에 의해 들어오는 시간슬로트 IBDAT를 리드한다. 이러한 순서는 상세한 기술에 따라 더욱 명백하게 되는 것에 따라 표본 RAM(610) 및 어큐뮬레이터 RAM(510(520)으로부터 나온 메시지 표본을 미리 인출하는 것을 허용한다.
제2도를 참조하면, 제어 RAM(430)은 들어오는 시간슬로트에 대해서 256개의 메모리영역을 가진다. 어드레스 발생기(320)에 의해서 순차적으로 발생되는 시간슬로트 어드레스(CARD)는 어드레스 버스(317)를 통하여 제어 RAM(430)의 어드레스 입력가지 확장된다. 제어 RAM(430)은 입력완충기(205)로부터 선택된 들어오는 시간슬로트가 출력(750)에서 출력시간슬로트에 연결되는 수단이다. 이러한 점에서 담화 또는 분지연결에 참여하는 각 시간슬로트는 어큐뮬레이터 RAM(510) 또는 어큐뮬레이터 RAM(520)(제3도)에서 똑같은 메모리 영역을 지정한다. 연결하기 위하여 지정된 어큐뮬레이터 RAM(510(520))메모리 영역 어드레스와 모드 제어비트CMBT 및 CMBR과 패리티 비트는 담화연결의 각 시간슬로트를 제어 RAM(430)(제2도)에서 기억된다.
시간슬로트 어드레스와 어큐뮬레이터 RAM(510,520)메모리 영역 사이에서 중앙처리장치(850)(제1도)에 의하여 담화장치는 외부에서 일치된다. 예를 들어 두개의 파티(party)호출은 시간슬로트 8및 15로 구성되어 있다고 가정하고 어큐뮬레이터(510(520)) 메모리영역 어드레스 20은 연결을 하기 위해서 지정되어지는 것으로 가정한다. 담화장치에 의해서 연결처리를 제어하기 위하여 어드레스 20의 7비트형 2진과 정 모드 제어 2비트 정 패리티 비트는 제어 RAM(430)의 메모리영역 8 및 15에 기억된다.
외부 중앙처리장치(850)는 직렬로 버스 동기펄스(도시되지 않음)의 제어하에서 BUSDAT 리드(240)를 통하여 서비스 인터페이스 회로(241)에다 연결 제어 데이타와 정 시간 슬로트 어드레스를 전송한다. 인터페이스 회로(241)는 래치된 직렬/병렬 변환기 회로인데 이 회로는 버스(242)를 통하여 어드레스 비교기 회로(330)까지 시간슬로트 어드레스를 전송하고 버스(243)을 통하여 제어 RAM(430)까지 연결되어 데이타를 전송한다,
또한 인터페이스 회로(241)는 리드(240)를 통해서 수신된 연결데이타에 부가된 다비트 동작코드를 해독하기 위한 해독기 회로를 구비한다. 동작코드는 리드(240)를 통해서 보내진 데이타가 제어 RAM(430)(새로운 연결데이타)에 연결되어 있는지 또는 청강 혹은 유지목적(유지데이타, 도시되지 않음)을 하는데 사용되어지는지를 지정한다.
제어 RAM(430)에다 쓰기를 지정하는 동작코드에 의한 서비스 인터페이스 회로(241)는 논리 0에서 논리 1까지 선택 래치(440)에다 WC 리드의 논리 상태를 변화시킨다. 논리 1상태는 제어 RAM(430)메모리 영역이 수정되고 있는동안 처리회로에다 새로운 담화정보를 전송한다.
RAM 어드레스 비교기 회로(330)는 버스(317)상의 시간슬로트 어드레스(CARD)(제어 RAM 어드레스)와 버스(24)상의 시간슬로트 어드레스를 비교한다. 버스(242)와 버스(317)상의 시간슬로트 어드레스가 비교될때 어드레스 비교기(330)은 리드(331)를 통하여 R/W 제어회로(340)가 리드(343)을 통하여 읽기 상태에서 쓰기 상태까지 제어 RAM을 스위치한다. 버스(243)상의 연결 제어 데이타중 클럭펄스 2F의 하강단에서는 어드레스 버스(317)상의 시간 슬로트 어드레스를 제어 RAM(430)에 쓰여지도록 한다.
상기 예제에 관하여 시간슬로트 8 및 15는 어큐뮬레이트 RAM(510(520))메모리영역 20에서 지정되고 외부 중앙처리장치(850)는 다음과 같은 연결제어를 설치하는데 첫째로 시간슬로트 어드레스 8 및 어큐뮬레이트 RAM(510(520))어드레스 20과 함께 모드제어비트와 패리티 비트는 인터페이스 회로(241)에 의해 수신되는 리드(240)를 통하여 프로세서(850)에 의해서 직렬로 전송된다. 인터페이스 회로(241)는 데이타를 버스(242)상의 제1병렬 출력(시간슬로트 어드레스)외 버스(243)상의 제2병렬 출력(어큐뮬레이터 RAM어드레스 20, 정패리티 모드비트)로 변화시킨다. 두번째로 어드레스 카운터(20)과 시간슬로트 어드레스 8을 발생시킬때 비교기회로(330)에 응답하는 R/W제어회로(340)는 버스(243)상의 연결 제어 데이타가 2F펄스의 하강단에서 제어 RAM(430)의 어드레스 8에다 쓰여지도록 한다. 세째로 똑같은 순서가 연결을 하기 위해 담화 연결 데이타를 설치하도록 순서를 완전하게 하는 시간슬로트 15에 대해서 실행된다.
상기에서 논의된 바와 같은, 연결시간슬로트에 대하여 제어 RAM(430)에 기억된 연결 제어 데이타는 연결을 하기 위해 지정된 어큐뮬레이터 RAM(510(520))내의 영역 어드레스와 두개의 모드제어비트와 패리티비트를 포함한다. 여기서 나타난 예증된 실시예에서는 두개의 모드제어비트와 CMBT(CMBR)은 다음에 나오는 표 규정에 따른다.
[표 1]
Figure kpo00001
표 1에 의해서 나타난 규정에 따라서 논리 1상태로 세트되는 모드제어비트 CMBT는 시간슬로트가 메시지를 전송한는데는 방송 또는 담화로 표시한다. 논리 1상태로 세트되는 모드제어비트 CMBR은 시간슬로트가 메시지를 수신하는데는 모니터 또는 담화로 표시된다.
논리 0로 세트되는 단일 모드제어비트 때문에 시간슬로트가 각각의 기능을 억세스를 갖지 못한다. 예를들어 만일 모드제어비트의 상태가 각각의 시간슬로트에 대하여 01이면 2시간슬로트는 연결의 나머지 만을 방송한다. 양쪽 모드제어비트가 논리 1(11)로 세트되어 질때는 각각의 시간슬로트는 연결로부터 방송과 수신메시지를 허용한다. 0으로 세트된 양쪽 모드제어비트는 데이타 연결 모드에 대하여 결정이 있고 간단히 기술된 것에 따라서 처리된다.
제2도 및 제3도를 참조하면, 제어메모리 RAM(430)은 리드(343)를 통하여 R/W제어회로(340)에 의하여 읽기 상태로 되어진다. 제어 RAM(430) 각각의 영역을 억세스하는 순차시간슬로트 어드레스(CRAD)는 2T클럭신호의 각 하강단에 응답하여 어드레스 발생기(32)에 의해서 발생되고 버스(317)를 통하여 출력된다.
2F클럭신호의 하강단에서, 버스(317)를 통해서 제어 RAM(430)의 어드레스 입력에 인가된 8비트형 시간슬로트 어드레스(CRAD)는 제어 RAM(430)에 의해서 내부에서 래치되고 시간슬로트 어드레스 CRAD에 의해서 표시되는 메모리 영역이 읽혀진다. 그 다음의 2F의 상승단(도시되지 않음)의 출력래치는 제어 RAM(430)에서 내용을 래치한다. 시간슬로트에 대한 연결 제어 데이타는 데이타버스(441)를 통하여 제어 RAM(430)에서 선택래치회로(440)까지 통과되어진다.
선택래치(440)는 D형 플립-플롭의 2개단 동적 레지스터 선택기로 되어 있고 데이타버스(343)이나 데이터 버스(441)로부터 데이타를 선택하기 위한 10비트형 선택기를 구비한다. 정상적인 처리 선택래치(440) 동안에는 버스(441)로부터 데이타를 수신한다. 만약 그렇지 않다면 데이타는 서비스 인터페이스 회로(241)를 통하여 시간슬로트의 초기화에 의해서 버스(243)로부터 수신되어진다.
상기에서 기술된 것과 같이 서비스 인터페이스 회로(241)의 해독기회로의 시간슬로트의 초기화동안은 선택래치(440)에 연결된 WC리드가 제어 RAM(430)에 쓰기를 표시하는 논리 1상태가 되도록 한다. 또한 어드레스 CRAD와 버스(242)상의 초기화된 시간슬로트 어드레스의 비교는 R/W제어(340)로부터 나온 리드(343)이 논리 0상태가 되도록 한다. WC리드상의 논리 1상태와 리드(343)상의 논리 0상태의 동시 발생과 선택래치(440)를 연결하는 양쪽 모드는 버스(243)로부터 나온 선택기래치(440)가 데이타를 선택하도록 하는 윈도우를 형성하는 2F클럭의 다음 상승단의 선택래치(440)에 의해서 재클럭된다. 버스(243)상의 새로운 연결 데이타는 7비트형 어큐뮬레이터 RAM어드레스와 두개의 모드 비트(패리티)를 포함한다. 선택래치(440)는 어큐뮬레이터 RAM어드레스를 RARAD어드레스 버스(442)로 전송하고 어큐뮬레이터 RAM어드레스와 모드비트(패리티) 모두를 두개단 동적 레지스터(440)의 제1단에다 전송한다. 데이타는 2F클럭의 상승단에서 2개의 단 동적 레지스터(440)의 제1단에 클럭되고 이것은 각각의 시간슬로트의 중간에서 나타난다. 이후 연결데이타의 10비트는 2T클럭의 상승단의 2개단 동적 레지스터(440)의 제2단에 클럭된다.
이러한 방법에 있어서, 연결을 하기 위해 지정된 초기화된 시간슬로트에 대한 새로운 연결 데이타는 제어 RAM(430)에 스토아되고 동시에 담화장치에 의해 즉시 사용하도록 선택래치(440)에 의해 수신된다. 만약 그렇지 않으면 새로운 연결 데이타에 대한 담화장치의 억세스는 하나의 시간 프레임만큼 지연된다.
처리 메시지 표본에 대해서, 선택래치(440)는 버스(443)상의 어큐뮬레이터 RAM(510(520))연결 쓰기 어드레스(WARAD)와 특별한 시간슬로트에 해하여 리드(444 및 445)상의 모드제어비트를 그것의 제2 또는 출력 레지스터에 보유하고 동시에 다음 시간슬로트에 대하여 버스(441,442)를 통하여 제어 RAM(430)으로부터 출력되는 어큐뮬레이터 RAM(510(520)) 연결 읽기 어드레스(RARAD)를 보유한다. 이러한 방법을 사용하여 제2시간슬로트에 대한 합해진 메시지 표본은 제1시간슬로트에 대한 합해진 메시지 표본을 어큐뮬레이터 RAM(519(520))에 기억시키는 것보다 먼저 미리 인출되어진다.
버스(441)를 통하여 선택래치(440)에 나타나는 연결 제어 데이타의 어큐뮬레이터 RAM(510(520)) 어드레스부는 버스(442)에 어큐뮬레이터 RAM(510(520)) 읽기 어드레스(RARAD)로 선택래치(440)에 의해서 제일 먼저 출력된다. 이후, 버스(441)을 통하여 제어 RAM(430)으로부터 출력되는 연결 제어 데이타의 클럭신호 2F의 상승단에서는 선택래치(440)에서 클럭되고 선택래치(440)의 제2레지스터단에서 보유된다. 연결 제어 데이타는 버스(443)에 어큐뮬레이터 RAM(510(520)) 쓰기 어드레스(WARAD)로 선택래치(440)의 제2레지스터단에 의해서 출력되어진다. 모드제어비트와 CMBT 및 CMBR은 리드(444 및 445)를 통하여 출력된다.
입력 선택 완충기(420)(제2도)는 패리티(도시되지 않음) 검사와 선택하기 위한 조합게이트회로이고 입력 선택 제어(410)의 제어하에 있고 어큐뮬레이터 RAM(510(520))에 기억하기 위한 다수의 교체 디지탈 워드중 하나이다. 입력 PSDAT, IBDTA와 SMDAT는 어큐뮬레이터 RAM(510(520))으로부터 이동된 미리 합해진 메시지 표본으로 규정되는데 이 메시지 표본은 들어오는 시간슬로트에 대하여 (206)에서 출력되는 메시지 표본이고 인(in) 가산기(310)에 의해 발생되는 PSDAT 와 IBDAT의 합이다. 교체 디지탈 메시지 PFS, NFS와 IDLECODE IC는 입력 선택 완충기(420)에서 내부적으로 도선으로 되어지고 어큐뮬레이터 RAM(510(520))에 기억하기 위한 입력 선택 제어(410)의 방향에서 선택된 고정코드이다. PFS는 합해진 메시지 표본의 부호를 포함하는 최대의 정값을 나타내는 디지탈 2의 보수이고 NFS는 합해진 메시지 표본의 부호를 포함하는 최대의 부값을 나타내는 디지탈 2의 보수이고 IDLECODE IC는 0값의 2의 보수 디지탈 메시지 표본을 나타낸다.
또한 입력 선택 완충기(420)는 어큐뮬레이터 RAM(510(520))에 기억하기 위한 SELDAT버스(450)에다 출력된 데이타의 비트 16의 상태(리세트 비트)를 부가하거나 변화하기 위한 조합논리회로를 구비한다. 리세트 비트 RSB'의 기능은 또다른 기술에 의햐여 상세해질 것이다.
입력 가산기(310)는 버스(206)를 통하여 입력되는 들어오는 메시지 표본(IBDAT)와 PSDAT버스(311)를 통하여 선택래치(620)로부터 출력되는 어큐뮬레이터 RAM(510(520))에서 미리 합해진 메시지 표본(PSDAT)를 합하기 위한 2의 보수 조합회로 가산기이다. 입력 가산기(310)는 잘 알려진 방법에서 정 또는 부 넘침에 대해서 합을 검사하기 위한 조합 포화 논리회로를 구비하고 외부 중앙처리장치(도시되지 않음)의 지시에서 회로유지기능(도시되지 않음)을 수행하기 위한 조합회로를 구비한다.
입력 선택제어(410)는 메시지 표본의 합으로부터 생겨난 정 넘침 또는 부 넘침을 검출하는 입력가산기(310)에 포함된 포화논리회로의 경우에 리드 POFLO 또는 리드 NOFLO를 통하여 입력가산기(310)에 의해서 변경된다. 입력가산기(310)로부터 능동 POFLO 또는 NOFLO리드에 응답하는 입력 선택 제어회로(410)는 버스(450)에다 출력하기 위한 넘침조건에 대한 도선 디지탈 메시지 PFS나 디지탈 메시지 NFS를 선택하기 위하여 리드 POF 또는 NOF를 통하여 입력선택 완충기(420)를 제어한다. 이런 방법에서 초과합해진 메시지 표본은 어큐뮬레이터 RAM(510(520))에 기억보다 먼저 설정된 최대정(PFS) 또는 최대부(NFS)값으로 클램프된다.
모드제어비트, CMBT와 CMBR은 표 1에서 기술된 허용에 따라 입력선택 완충기(420)에서 입력 기능을 제어하기 위하여 리드(444 및 445)를 통하여 선택래치(440)에서 입력선택제어(410)까지 확장한다.
모드제어비트 CMBR 및 CMBT에 대하여 0-1(01)(방송) 또는 1-1(11)(담화)의 웨이티드 2진값은 입력선택 제어(410)가 리드 SMD를 통하여 SELDAT데이타버스(450)에다 입력 완충기 선택회로(420)를 통해서 게이트되어지는 입력가산기(310)로부터 합해진 메시지 표본(SMDAT)를 허용하도록 한다. 이런 결과는 모드비트의 기능에 따른 것인데 이것은 방송을 혀용하는 시간슬로트가 연결을 하기 위해 지정된 나머지 시간 슬로트에 의해 주어지는 메시지 표본과 합해진 메시지 표본이다.
담화 연결(CMBR 및 CMBT=01)을 모니터에서만 허용하는 시간슬로트는 입력 선택제어(410)가 SELDAT데이타버스(450)에다 입력 선택 완충기(420)를 통해서 게이트되어지는 미리 합해진 메시지 표본(PSDAT)를 리드 PSD를 통해서 허용하도록 한다. 이런 결과는 표 1에 따른 것인데 이것은 담화연결을 모니터에서만 허용하는 시간슬로트가 연결로 확장되는 것을 인정하지 않기 때문이다.
시간슬로트가 담화시간동안 모니터에서만 허용하는 경우에 그 시간슬로트는 시간 프레임동안 어큐뮬레이터 RAM(510(520))을 억세스하기 위해 연결의 제1시간슬로트이어서 RSB회로(260)로부터 확장된 INIT리드에 응답하는 선택제어회로(410)는 상징 입력 IDLECODE(IC)를 리드 IDLEC를 통하여 허용되는데 이것은 PSDAT보다 SELDAT데이타버스(450)에 입력완충기 선택회로(420)를 통하여 게이트되는 0인 디지탈값을 가진다. 이런 결과는 모니터 기능에 따른 것인데 이것은 연결을 하기 위해 지정된 어큐뮬레이터 RAM(510(520))메모리 영역은 제1억세스 시간슬로트로부터 메시지 표본을 로딩함에 의해서 초기화되는데 모니터 모드에서 시간슬로트는 지정된 어큐뮬레이터 RAM(510(520))메모리 영역에 있고 0값의 디지탈 메시지 표본이다. 제1억세스 시간슬로트인 경우에는 분지 연결의 호스트 단자에서 지점되거나 방송을 허용하여서 IBDAT는 선택회로(410)에서 완충기회로(420)까지 리드 IBD를 통하여 버스(450)에다 출력하도록 선택되어진다.
[표 2]
Figure kpo00002
표 2는 잘 알려진 진리표의 형식과 같은 형식과 SELDAT버스(450)를 게이트하기 위한 입력 선택 완충기(420)에 디지탈 입력중 대응하는 것의 선택을 제어하는 선택제어(410)에 속한 입력상태를 상징적으로 도시한다.
입력 선택완충기(420)는 어큐뮬레이터 RAM(510(520))에 기억되기전에 버스(450)에 출력된 데이타의 17비트중 리세트 비트(비트(16)를 부가하거나 변화시킨다. 합해진 메시지 표본의 리세트 비트(비트 16)는 어큐뮬레이터 RAM(510(520))이 특정한 담화 연결에 관해서 인식되는 수단이다.
RSB프로세서회로(260)는 리드(261)상에 기준신호 RSB'를 발생하도록 엣지 트리거된 플립-플롭의 순차논리회로이다. 제5도는 3개의 연속적인 시간프레임 N, N+1, N+2에서 나타나는 들어오는 시간 슬로트 255 및 0을 나타낸다. 또한 제5도는 시간슬로트 255의 제4쿼터동안 클럭신호 4T의 제2상승단에 의해서 클럭된다. RAMSELD의 발생은 이 기술상에서 더 상세해질 것이다. 제5도는 내부 RSB프로세서(260)이고 클럭신호 RAMSELD의 상승단에서 클럭되어지는 신호 RSBI를 나타낸다. 신호 RSBI는 신호 RAMSELO 주파수의 2분의 1이다. 신호 RSB'는 내부기준신호 RSBI의 지연복사이고 시간슬로트 0의 한 가운데에서 재클럭되어진다. 신호 RSB'는 입력 선택 완충기(420)에 의한 적용이 시간슬로트 255동안 리세트 비트의 상태를 방해하지 않도록 하기 위해서 시간슬로트 255가 발생한 후에 충분히 나타나는 것이 확실한 이와 같은 방법으로 지연된다.
제2도 및 제3도를 참조하면 RSB프로세서(260)는 신호 RSB'의 논리상태와 어큐뮬레이터 RAM(510(520))과 선택래치(620)를 통하여 PSDAT데이타버스(311)상에 있는 각각 합해진 비데이타 모드 메시지 표본을 리드(265)를 통하여 입력되는 비트 16(리세트 비트)를 비교하기 위한 회로를 구비한다.
제5도를 참조하면, 신호 RSB'의 논리상태가 시간 슬로트 0 동안 매 두개의 신간 프레임(N,N+2)을 변화시킨다는 것을 주목해야 한다. 신호 RSB'의 주파수는 어큐뮬레이터 RAM(510(520))에 기억된 각각 합해진 비데이타 모드 메시지 표본의 리세트 비트(비트 16)가 두개의 시간 프레임에 대해서 RSB의 논리상태를 트랙되는 것을 확실하게 하는데 이것은 어큐뮬레이터(510 및 520)가 교체적으로 제1 및 제2시간 프레임 사이에서 로드 되어지기 때문이다. 그러므로, 시간프레임 N 및 N+1(제5도)에 대해서 어큐뮬레이터 RAM(510 및 520)에 기억된 각각 합해진 변복조 모드 메시지 표본의 리세트비트는 각각의 시간 프레임동안 신호 RSB의 논리상태와 일치한다.
시간프레임 N+2(제5도)동안은 리세트 신호 RSB'는 시간슬로트 0동안 논리 0상태로 토론되고 시간프레임 N+2 및 N+3(도시되지 않음) 동안은 그 상태로 계속 남아있는다.
반복해서 시간프레임 N 및 N+1동안 처리된 각각 합해진 변복조 모드 메시지 표본의 비트 16(리세트 비트)은 신호 RSB'의 상태와 일치하는 논리 1로 세트된다. 리세트 비트 및 합해진 표본은 어큐뮬레이터에스토아 된다. 신간 프레임 N+2동안은 각각 기억된 합 메시지 표본(PSDAT)의 비트 16은 신호 RSB'를 RSB 프로세서(260)에 의해서 비교되어진다. 만일 각각의 합해진 변복조 모드 메시지 표본의 비트 16의 논리상태와 신호 RSB'의 논리상태가 비교되지 않는다면 각각의 시간 슬로트는 각각의 연결을 하기 위해서 어큐뮬레이터 RAM(510(520))에 제일 먼저 억세스 되어진다.
이것에 따라서 만일 이 프레임에 대한 전의 억세스가 나타나면 기억된 리세트 비트는 신호 RSB'와 배합된다. 어큐뮬레이터 RAM(510(520))로 향하는 제1억세스를 검출하는 것에 의해서 RSB프로세서(260)는 입력선택제어(410)로 향하는 INIT리드가 논리 1 상태가 되도록 한다. 차례로, 표 2에 따라 입력 선택제어(410)는 RSB'(비트 16)와 함께 어큐뮬레이터 RAM(510(520))에 기억하기 위하여 입력 선택 완충기(420)를 통하여 게이트되어지는 IBDAT 또는 IDLECODE를 선택한다. 이와 같은 방법에서, 제1억세스시간 슬로트 또는 IDLECODE(모니터모드)에 대하여 새로운 입력메시지 IBDAT는 어큐뮬레이터 RAM(510(520))를 클리어하기 위해서 각 시간 프레임의 시작에서 중지해야 하는 것을 회피함에 의해서 각각 지정된 어큐뮬레이터 RAM(510(520)) 메모리 영역을 리세트하곤 한다.
만일 연결에 대한 합해진 메시지 표본의 265에서 비트 16의 논리상태와 신호 RSB'의 논리상태가 비교되어지면 각각의 시간 슬로트는 어큐뮬레이터 RAM(510(520))으로 이 프레임에 제일 먼저 억세스 되지 않는다. 이런 경우에, INTI리드의 논리상태는 0이고 입력선택(420)의 제어하에 있는 입력선택완충기(420)로부터의 출력은 표 2에 따를 것이다.
본 발명은 예를 통해서 예증되어질 수 있다. 제5도를 참조하면, 담화연결을 구비하는 세개의 전화선은 시간슬로트 0, 4 및 8(4 및 8)은 도시되지 않음)를 외부 중앙처리장치에 의해서 지정되는 것으로 한다. 또한 담화연결은 연결의 합해진 메시지 표본을 기억하기 위한 어큐뮬레이터 RAM(510(520))의 메모리 영역 96으로 지정되는 것으로 한다. 어큐뮬레이터 RAM(510)는 짝수 시간 프레임(N,N+2)동안 기억하도록 억세스되고 어큐뮬레이터 RAM(520)은 기수시간프레임(N-1,N+1)동안 기억하도록 억세스 되어지는 것으로 한다. 또한 시간프레임 N-2(도시되지 않음) 및 N-1동안 어큐뮬레이터 RAM(510및 520)에 기억되는 각각 합해진 변복조 모드메시지 표본의 비트 16(리세트 비트)는 신호의 상태와 일치하는 논리 0로 세트되는것으로 한다.
윤곽된 가정에 따라 제5도 및 제7도를 참조하면 시간 프레임 N-1(시간슬로트 0에 앞섬)의 시간슬로트 255동안 합해진 변복조 모드 메시지표본은 미리 짝수 어큐뮬레이터 RAM(510)의 영역 96에 로드되고 시간 프레임 N-2(도시되지 않음)동안은 RAM선택래치(620)(제3도)를 미리 인출하고 나타낸다. 프레임 N의 시간슬로트 0의 시작에서, RAM선택래치(620)는 시간슬로트 0에 대한 들어오는 메시지 표본(IBDAT)와 더불어 입력가산기(310)에 의해 합해지는 PSDAT 버스에다 합해진 메시지 표본을 출력한다. 또한 시간프레임 N동안, 기준신호 RSB'는 논리 1상태로 토글(toggle)된다. 미리 기록되어진것에 따라 RSB'신호의 토글은 선택완충기(420)에서 그것의 입력이 정확히 나타내지는 것을 확실하게 하기 위해서 지연된다(즉 상응하는 현재의 프레임에서 토글된다). PSDAT버스상의 각각의 합해진 복조 모드 메시지 표본의 리세트 비트(비트 16)는 기준 신호 RSB와 비교하기 위해서 리드(265)를 통하여 RSB프로세서(260)로 전송된다. 비트16의 논리상태가 0이고 신호 RSB'의 논리상태가 1이기 때문에 시간프레임 N동안 어큐뮬레이터 RAM(510)의 메모리영역 96에 제1억세스를 나타나는 불일치이다.
RSB프로세서(260)로부터 입력선택 제어(410)로 향하는 INIT리드는 불일치의 결과로 논리 1상태로 되고 새로운 데이타와 원래의 데이타를 겹쳐 쓰는 것에 의해 어큐뮬레이터 RAM(510)의 메모리영역 96에 기억하기 위하여 SELDAT버스(450)에다 입력선택완충기(420)를 통하여 게이트 되어지는 입력되는 메시지 표본 IBDAT 또는 상징 입력 IDLECODE를 제어한다. 입력 선택 완충기(420)로 들어오는 입력중 선택된 리세트비트(비트16)는 버스(450)에 출력하기전에 신호 RSB의 나타난 논리상태와 일치하기 위해서 입력완충기(420)회로에 의해서 수정된다. 이런 방법에서 초기 억세스가 RSB프로세서(260)에 의해서 인식되어진 후에 리세트비트는 신호 RSB'와 동일하다.
프레임 N의 시간 슬로트 3동안 어큐뮬레이터 RAM(510)의 영역 96의 내용이 다시 미리 인출되고 RAM선택래치(620)에 나타난다. 시간 슬로트 4의 시작에서 RAM선택 래치(620)의 내용은 입력 가산기(310)에 의해 시간슬로트에 대한 들어오는 메시지 표본과 함께 합하기 위해 PSDAT버스에 출력된다. PSDAT버스의 비트 16은 신호 RSB'와 비교하기 위해서 리드(265)를 통하여 RSB프로세서(260)에 의해서 표본되어진다. 그러나, 이런 예에서 RSB프로세서(260)는 불일치를 검출하지 못하는데 이것은 합해진 메시지 표본의 비트 16이 신호 RSB'와 동등하도록 하기 위해서 입력선택베어(410)에 의해서 시간 슬로트 0동안 변화되어진다. 시간슬로트 4는 제1억세스로 인식되어지지 않고 입력가산기(310)로부터의 합해진 메시지 표본 SMDAT는 어큐뮬레이터 RAM(510)의 영역 96에 기억하기 위해서 버스(450)에 출력하도록 입력선택완충기(420)를 통하여 데이트 되어진다. 시간슬로트 4에 인가된 인식처리는 또한 시간슬로트 8에 인가되어진다.
다음번 시간 프레임 N+1동안에 시간슬로트 0은 전 어큐뮬레이터 RAM(520)의 영역 96에 제1억세스로 인식되어진다. 어큐뮬레이터 RAM(520)의 영역 96에 제1억세스로서 시간 슬로트 0의 인식은 영역 96에 기억된 합해진 변복조 모드 메시지 표본의 비트 16의 상태에 근거를 둔다. 시간 프레임 N-1동안 나타나는 어큐뮬레이터RAM(500)의 마지막 억세스에서 신호 RSB'의 상태는 0이다. 미리 기억되어 있는 것과 같이 입력 선택완충기(420)(제2도)는 신호 RSB'의 상태를 같도록 하기 위해서 비트 16을 변화시키는데 이 시간 슬로트 N-1동안은 논리 0상태이다. 그러므로 신호 RSB'의 상태와 어큐뮬레이터 RAM(520)의 영역 96에 기억된 합해진 메시지 표본의 비트 16을 비교함에 의해서 RSB프로세서(260)는 불일치를 검출한다. 불일치는 제1억세스로 나타난다. 시간슬로트 0의 처리는 상기에서 기술된 방법으로 N+1시간 프레임 동안에 제1억세스로 인식시간 슬로트 4 및 8을 제외하도록 신호 RSB'에 일치하기 위하여 합해진 메시지 표본의 변화하는 비트 16을 포함한다.
리세트 비트 처리는 RSB 프로세서(260)에까지 확장되는 모드제어비트 CMBT 및 CMBR이 데이타 모드(00)로 기술될때마다 변경되어진다. 논리 0로 세트되는 CMBT 및 CMBR은 RSB프로세서(260)이 변화하는 기준 RSB' 보다 논리 1과 동등한 고정기준과 PSDAT버스의 비트 16과 비교하도록 한다. 변복조 모드로부터의 이러한 이탈은 회로 RSBO(660)에 의해서 담화장치(100)의 출력에서 리세트 비트처리의 결과로서 나타난다. 데이타 모드 담화연결회로 RSBO(660)은 연결 각각에 대해서 공급주기에 어큐뮬레이터 RAM(510,500)의 제1억세스를 검출한다. 제1억세스를 검출함에 의해서 회로 RSBO는 합의 비트 16가 논리 0로 리세트 되어지도록 하고 MSG게이트(625)로부터의 출력과 어큐뮬레이터 RAM(510,520)에 기억된 합을 겹쳐쓰도록 하는 이러한 데이타모드는 호스트 단자에 의해서 주어지는 메시지 표본이다. 이처럼 담화분지합은 호스트 시간슬로트에 분배되어진 후 같은 프레임동안 제2단자 시간 스로토는 호스트 메시지 표본 또는 방송을 수신한다.
그러므로, 담화장치(100)의 입력에서 리세트비트(비트 16)를 처리하기 위해서 PSDAT의 비트 16과 고정 기준신호를 비교하는 것이 필요한데 본 발명의 더 좋은 실시예에서는 논리 1상태이다.
RSB프로세서(260)에서의 게이팅회로는 비트 16과 비교하기 위해서 기준신호 RSB'를 통하여 게이트된다. 그러나 회로는 모드, 제어비트 CMBT와 CMBR이 데이타 모드를 규정할때 마다 논리 1상태를 통해서 게이트된다. 이런예에서, 데이타 담화연결에 대하여 기억주기에서 어큐뮬레이터 RAM(510(520))의 제1억세스는 PSDAT의 비트 16이 논리 0일때마다 검출된다. 제1억세스는 고정기준과 비트 16의 비교가 불일치의 결과를 가져오기 때문에 검출되어진다. 불일치를 검출함에 의해서, 프로세서(260)는 선택된 입력 메시지 표본 IBDAT에 따라 입력선택 제어회로(410)를 제어하는 논리 1상태로 되는 리드 INIT가 어큐뮬레이터 RAM(510,520)에 기억하기 위하여 SELDAT버스(450)로 입력 선택 완충기(420)를 통해서 게이트되어진다. 입력선택완충기(420)를 통해서 메시지 표본의 게이팅은 메시지 표본의 비트 16이 리드 RSB'의 논리상태와 일치하도록 한다. 데이타모드 리드 RSB'의 경우에 있어서는 논리 1상태로 되어진다.
초기 입력 억세스후에, PSDAT버스의 비트 16은 기준신호 RSB'의 고정기준상태와 일치하고 SMDAT는 표 2에서 나타난 상태에 따라 데이타 담화 연결의 나머지에 대해서 입력선택 완충기(420)를 통해서 게이트 되어진다.
제3도를 참조하면, 어큐뮬레이터 RAM(510) 및 RAM(520)은 4T 클럭신호에 의해서 각각 인에이블되는 17비트의 128메모리 영역을 가지는 동일한 동적 랜덤 억세스 메모리이다. 어큐뮬레이터 RAM(510(520))메모리 영역에 기억된 합해진 메시지 표본은 다음과 같다. 즉 14 크기비트와 부호비트의 합해진 메시지 표본과 패리티 비트와 리세트비트의 합해진 메시지 표본이다.
제4도는 시간 슬로트 각 기간동안 클럭 4T의 4개 천이를 보여준다. 클럭 4T의 클럭신호의 제1하강단(A)은 어큐뮬레이터 RAM(520(510)) 읽기 또는 미리 인출을 초기화시킨다. 4T클럭신호의 다음(제1) 상승단(B)동안 미리 인출된 데이타는 어큐뮬레이터 RAM(520(510))출력 레지스터(내부, 도시되지 않음)로 클럭되어진다. 4T 클럭신호의 제2하강단(C)동안 PSDAT버스(311)로부터 합해진 메시지 표본은 어큐뮬레이터 RAM(520(510))내에 쓰여진다. 이러한 순서는 시간슬로트 253에 대하여 ARIAD어큐뮬레이터 RAM(520)어드레스 순서에 의해서 묘사되는데 이것은 시간 슬로트는 첫째로 제2시간 슬로트(254)에 대하여 미리 인출되는 합해진 메시지 표본과 둘때로 RAMSELO가 논리 0인 상태인 기간동안 제1시간슬로트(253)에 대해서 합해진 메시지 표본을 기억하는 두개의 명확한 동작으로 구분된다.
제3도에서 TS-255검출기(450)는 시스템 프레임 SYNC신호 TSYNC(제4)에 대하여 들어오는 시간 슬로트 255가 나타나는 것을 검출하기 위해서 배열된 회로인데 이것은 한번 각 시간 프레임을 나타내고 각각의 시간 프레임으로 접근하는 것을 나타내는 것으로 시간 슬로트 253 및 254를 오버랩한다. 리드(230)에 인가된 신호 TSYNC는 토글되고 시간슬로트 253의 마지막에서 나타나는 클럭신호 2T의 하강단에서 검출(455)의 제1D형 플립플롭에서 클럭된다. 그래서 TSYWC는 IBDAT시간슬로트 255의 시작에서 나타나는 클럭신호 2T의 하강단에서 TS검출기(450)의 제2D형 플립플롭에서 클럭되고 리드(451)상에 신호 TS 255'로써 출력된다. 리드(451)상의 신호 TS 255'는 들어오는 시간슬로트 255를 나타내는 시간이다.
어큐뮬레이터 RAM선택회로(460)는 리드(461)에서 클럭신호 RAMSELO와 리드(463)에서 클럭신호 LRSO를 발생하도록 하기 위한 순차 회로이다. 리드(462)와 리드(464)에서 클럭신호 RAMSEL1는 각각 신호 RAMSEL0 및 LRSO의 보수이다.
리드(461)와 (462)에서의 클럭신호 RAMSEL0와 RAMSEL1은 제1시간 프레임 동안의 기억주기와 제2시간 프레임 동안의 공급 주기 사이에서 어큐뮬레이터 RAM(510(520))을 교체시키기 위한 수단이다.
RAM R/W회로(470)로 향하는 리드(463)와 제1시간 프레임동안 논리상태(하이)에서 출력되는 이차적인 RAM선택신호 LRSO는 SELDAT버스(450)를 통하여 입력선택완충기(420)로부터 출력되는 합해진 메시지 표본을 기억하기 위한 어큐뮬레이터 RAM(510)을 선택한다. 반대로 RAMSEL0 및 RAMSEL1은 RAM입력선택기(530,560)가 공급주기에 있는 그것의 상응하는 어큐뮬레이터 RAM(510(520))의 입력에다 버스(626)상에 포함된 메시지 표본을 전송하도록 한다.
간략히 설명하면, 버스(626)상에 포함된 메시지 표본은 어큐뮬레이터 RAM(510,520)가 공급주기 일 때와 각각의 나가는 시간 슬로트가 데이타모드를 지정할때와 그 시간슬로트가 공급주기에서 공급 어큐뮬레이터 RAM(510(520))의 제1억세스일때만 동작된다. 버스(620)로부터의 16비트 메시지 표본을 선택하는 것에 의해서 RAM선택기회로(530(560))는 어큐뮬레이터 RAM(510(520))에 기억하기전에 비트 16(리세트 비트)으로 메시지 표본에다 논리 0상태를 부가한다.
제4도를 참조하면, 특히 시간순서 AR1AD에서 각 시간슬로트가 제2시간 슬로트에 대하여 합해진 메시지 표본을 먼저 미리 인출하도록 하는 읽기(R)주기와 제1시간 슬로트에 대하여 어큐뮬레이터 RAM(520)에 합해진 메시지 표본을 기억하기 위한 쓰기주기로 할당된다. 신호 RRM0와 RRM1은 시간 슬로트가 읽기주기와 쓰기주기로 할당되는 수단이다.
제3도를 참조하면, 읽기/쓰기 RAM(470)은 리드(471 및 472)에서 어큐뮬레이터 RAM(510(520))읽기/쓰기 신호 RRMO 및 RRM1을 발생하기 위한 AND와 NAND게이트로 이루어진 조합회로이다. 리드(471 및 472)에서의 신호 RRM0 및 RRM1은 기억주기에서 어큐뮬레이터 RAM(510(520))에 대해서 클럭신호 2T의 반전된 복사이다. 논리 0 상태와 리드(463(464))를 통해서 입력되는 선택신호 LRS0(LRS1)은 RAM 읽기/쓰기 회로(470)와 관련된 회로를 디스인에이블하고 논리 1상태 또는 공급주기에서 어큐뮬레이터 RAM(510(520))에 대한 RAM 읽기 상태로 리드(471(472))에서 출력되게 한다. 반대로 논리 1상태에서 선택신호 LRS0(LRS1)은 회로가 클럭신호 2T의 반전된 복사를 리드(471(472))에서 출력하도록 하는 것에 의해 RAM 읽기/쓰기회로(470)를 인에이블한다. 선택신호 LRS0와 LRS1이 논리적으로 보수이기 때문에 신호 RRM0 또는 신호 RRM1중 하나는 각각의 시간 플레임동안 인에이블된다. 또한 읽기/쓰기 제어신호 RRM0 및 RRM1은 리드(471 및 472)를 통하여 어큐뮬레이터 RAM(510(520))에 연결된다.
7비트 읽기 어드레스(RARAD)와 쓰기 어드레스(WARAD)는 어드레스버스(515(525))와 선택회로 RAM 선택 0와 RAM선택 1(540,550)를 통하여 어큐뮬레이터 RAM(510(520))에 전송되는데 이것은 신호 RRM0와 RRM1의 제어하에 있다.
예를 들어 제1시간 프레임동안 어큐뮬레이터 RAM(520)은 SELDAT버스를 통해서 입력되는 메시지 표본을 기억하도록 동작되고 동시에 어큐뮬레이터 RAM(510)은 출력(750)에 각각 시간 슬로트에 대해서 먼저의 프레임동안 기억된 메시지 표본을 출력하도록 동작되는 것으로 한다. 이런 예에서, 가정되어진 제1시간 프레임이 클럭 2T의 반전 복사인동안 RRM1은 제1시간 슬로트의 반동안은 어드레스버스(525)를 통해서 어큐뮬레이터 RAM(520)에 RAM선택회로(550)를 통해서 읽기 어드레스 RAMRAD를 게이트하고 제2시간 슬로트의 반동안은 어드레스 버스(525)를 통하여 어큐뮬레이터 RAM(520)에다 쓰기 어드레스 WARAD를 게이트한다. 동시에 가정된 시간프레임 동안 논리 1로 계속남아있는 신호 RRM0는 각각의 시간 프레임 동안은 어드레스버스(515)를 통해서 어큐뮬레이터 RAM(510)에 RAM선택회로(540)를 통해서 읽어 어드레스 RARAD만을 게이트한다.
제2(다음)시간 프레임 동안 리드(472)에서 신호 RRM1은 어드레스 버스(525)를 통해서 어큐뮬레이터 RAM(520)에 RAM선택회로(550)를 통하여 게이트 되어지는 읽기 어드레스 RARAD만을 허용하는 것에 의해 전체의 시간 프레임에 대해서 논리 1상태로 되어있다. 동시에 제1시간 슬로트의 반 동안 논리 1상태이고 제2시간 슬로트의 반동안은 논리 0상태인 것을 가지는 인에이블된 신호 RRM0는 제1시간 슬로트의 반동안은 RAM선택회로(540)를 통해서 읽기 어드레스 RARAD를 게이트하고 제2시간 슬로트의 반동안은 어큐뮬레이터 RAM(510)에다 WARAD를 통해서 게이트한다. 이같은 방법에서, 각 어큐뮬레이터 RAM(510(520))은 기억주기와 공급주기 사이를 교체하고 제1시간 슬로트 동안은 제2시간 슬로트에 대한 합해진 메시지 표본을 미리 인출하도록 한다.
제3도의 RAM선택래치(620)는 입력 가산기(310)에 의해서 각각의 들어오는 메시지 표본(IBDAT)과 합하기 위한 어큐뮬레이터 RAM(510(520))으로부터 출력되는 미리 인출되어서 먼저 합해진 메시지표본을 보유하기 위하여 주종 D형 플립-플롭의 17비트 배열로 구성된다. RAM선택 래치(620)는 어큐뮬레이터 RAM(510(520))으로부터 수신되는 합해진 메시지 표본사이에서 RAMSEL0클럭의 제어하에서 교체되어진다. 합해진 메시지 표본은 4T클럭의 제2상승단에서 래치(620)의 주 플립-플롭에 클럭되고 4T클럭신호의 상승단에서 PSDAT데이타 버스(311)에 출력하도록 종 플립-플롭에 클럭되어지는데 이것은 클럭신호 LTC기간동안에는 논리 1이다.
제3도를 참조하면 RAM선택래치(620)는 RAMSELD리드(461)가 논리 0이고 어큐뮬레이터 RAM(520)으로부터 합해진 메시지 표본을 데이타버스(622)를 통해서 수신 및 유지할때와 RAMSELD리드(461)가 논리 0일때 어큐뮬레이터 RAM(510)으로부터 합해진 메시지 표본을 데이타 버스(621)를 통해서 수신하고 래치한다. 선택 래치(620)에 기억된 합해진 메시지 표본은 버스(206)상에 들어오는 메시지 표본(IBDAT)와 합하도록 버스(311)를 통하여 입력 가산기(310)와 입력선택완충기(420)에 나타난다.
시간프레임에서 근접한 시간슬로트가 똑같은 담화에서 지정되고 똑같은 어큐뮬레이터 RAM(510(520))메모리영역에서 지정되는 것이 발생하는 것에 대해서 근접한 시간 슬로트의 제1슬로트에 대하여 입력완충기(420)로부터 출력되는 합해진 메시지 표본은 어큐뮬레이터 RAM(510(520))에 로드되어지는 것 이외에 선택래치(620)로 근접시간 슬로트 검출기(48)에 의해서 로드되어진다.
이와 같은 방법에서 근접한 시간 슬로트의 제2슬로트를 처리함에 대비하여 미리 인출된 합해진 메시지 표본은 근접한 시간슬로트의 제1슬로트에 의해서 분배되어지는 메시지 표본을 포함한다. 이러한 배열을 하지 않으면 전의 시간 슬로트 동안 메모리로부터 이동되어진 미리 인출된 합은 전의 시간 슬로트에 의해서 분배되는 가장 마지막 표본을 포함하지 않는다.
제3도를 참조하면, 근접한 시간 슬로트 검출기(480)는 똑같은 담화시간기간을 지정하는 근접한 시간슬로트를 검출하기 위한 비교기회로와 레지스터 회로의 조합이다. 근접한 시간슬로트(TS) 검출기(480)는 들어오는 시간슬로트 255를 나타내는 시간과 검출기(450)로부터 리드(451)를 통해서 입력되는 신호 TS 255에 의해서 디스에이블된다. 근접 검출기(480)의 무기능은 두개의 근접한 시간 프레임의 경계선을 따라 근접한 시간 슬로트의 인식을 제외하는데 이것은 시간슬로트 255 및 시간 슬로트 0인 경우이다.
제2시간 슬로트에 대한 어큐뮬레이터 RAM(510(520)) 읽기(미리 인출)어드레스 RARAD는 선택 래치(440) 또는 어드레스 버스(442 및 443)의 출력에서 어큐뮬레이터 RAM(510(520)) 쓰기 어드레스 WARAD와 동시에 나타난다. 그러므로 인접한 시간슬로트의 제2슬로트에 대한 읽기 어드레스(RARAD)는 동시에 나타나는 근접한 시간슬로트의 제1슬로트에 대한 쓰기 어드레스(WARAD)와 동등하다.
읽기 어드레스 RARAD와 쓰기 어드레스 WARAD는 어드레스 버스(442 및 443)를 통하여 선택래치(440)에는 근접한 시간 슬로트 검출기(480)까지 전송된다. 근접 TS검출기(480)와 관련된 조합 비교기회로는 어드레스를 비교하고 어드레스 RARAD와 WARAD 사이에서 일치를 검출함에 의하여 리드(481)를 통하여 논리 1상태를 출력한다. 근접한 시간 슬로트의 제1슬로트의 제4쿼터의 시작에서 검출기(480)의 비교기 회로로부터 출력되는 논리 1은 클럭신호 4T의 상승단에서 근접 TS검출기(480)출력 레지스터로 클럭되어지고(481)에서 출력된다. 근접 TS(480)출력레지스터는 다음 차후의 시간 슬로트가 근접하지 않는 근접한 시간슬로트의 제2슬로트의 제1쿼터동안 나타나는 클럭신호 4F의 상승단에 의해서 클리어 된다.
근접 TS검출기(480) 레지스터로부터 출력되는 논리 1은 리드(481)를 통해서 래치(620)로 전송되는데 이 리드는 PSDAT버스(311)상에 근접한 시간슬로트의 제1슬로트에 대하여 합해진 메시지 표본이 근접한 시간 슬로트의 제1슬로트에 대하여 미리 인출되고 합해진 디지탈 메시지 표본을 배치함에 의해서 선택래치(620)로 래치되어진다.
RAM출력래치(630)(제3도)는 출력(750)에다 데이타를 공급하도록 선택된 어큐뮬레이터 RAM(510(520))으로부터 출력되는 미리 인출되고 합해진 메시지 표본을 보유한다. 선택래치(620)와 같은 4F와 4T신호에 의해서 클럭되는 RAM출력래치(630)는 어큐뮬레이터 RAM(510(520))으로부터 합해진 메시지 표본을 수신하고 보유하는 사이에 리드(462)에서 RAMSEL1클럭신호의 제어를 교체한다.
리드(462)에서 RAMSEL1클럭이 논리 0일때 RAM출력래치(630)는 CSDAT데이타 버스(635)를 통하여 출력가산기(640)로 출력하기위한 어큐뮬레이터 RAM(510)으로부터 합해진 메시지 표본을 버스(621)를 통하여 수신하고 보유한다. 논리 0상태에서 RAMSEL1클럭신호는 데이타 버스(622)를 통하여 합해진 메시지 표본을 수신하기 위한 어큐뮬레이터 RAM(520)에다 RAM출력래치(630)의 입력을 스위치한다.
제4도에서 보여진 바와 같은 버스(319)상의 어드레스 발생기(320)에 의해서 발생되는 시간슬로트 어드레스 DRAD는 2분의 1시간슬로트에 의하여 각각의 들어오는 IBDAT 시간을 리드하고 나타난 프레임의 들어오는 디지탈 메시지 표본의 기억전에 시간프레임의 들어오는 시간 슬로트에 대하여 1미리 기억된 메시지표본을 미리 인출하기 위한 표본 RAM(610)(제3도)의 메모리 어드레스 입력에 인가된다. 2T클럭신호는 클럭신호 4T에 대하여 표본(610)의 읽기/쓰기 주기를 제어한다
제4도를 참조하면, 예를들어 시간슬로트 어드레스(DRAD) 25가 2분의 1시간 슬로트에 의해서 들어오는 시간 슬로트(IBDAT) 254를 앞서고 오보랩한다. 논리 1상태에서 클럭신호 2T와 IBDAT시간 슬로트 253동안 클럭신호 4T의 제2하강 천이의 발생은 메모리 영역 254를 읽게해서 내용이 메시지 표본 게이트(MSG)(625)를 통해서 출력 가산기(640)에 의해서 처리되기 위하여 4T의 뒤에 따르는 상승단(도시되지 않음)에서 표본 RAM(610)출력래치(내부, 도시되지 않음)에 기억된다. IBDAT들어오는 시간 슬로트 254동안 논리 0상태에서 클럭신호 2T와 클럭 4T의 제1하강 천이의 발생은 버스(206)로부터 전송된 시간 슬로트 254에 대한 새로운 메시지 표본이 표본 메모리 RAM(610)의 메모리 영역 254에 기억되도록 한다. 표본 RAM(610) 출력래치에서 보유되는 시간 슬로트 254에 대한 미리 인출된 메시지 표본은 시간슬로트 254동안은 데이타버스(616)를 통하여 메시지 표본 게이트(625)에 인가되어진다.
메시지 표본게이트(625)는 표본 RAM(610)으로부터 출력된 메시지 표본이나 디지탈 메시지 IDLECODE를 버스(626)에다 반전시키고 게이팅하기 위한 표본 제어회로(645)를 제어하는 16비트조합 논리회로인데 이것은 메시지 표본 게이트(625)에 의해서 내부에서 발생된다.
표본 제어회로(645)는 리드(444 및 445)에서 입력되는 모드제어비트 CMBT 및 CMBR의 논리상태에 의해서 설정되는 것에 따라 메시지 표본 게이트(625)를 제어하기 위한 입력제어회로(410)와 같은 조합 논리회로이다. 유지신호(도시되지 않음)는 담화장치를 시험하기 위한 표본제어회로(645)에 또한 입력되어진다.
표본제어회로(645)는 모니터모드에 지정되는 시간슬로트에 대하여 게이트(525)를 통해서 발생되고 게이트되어지는 교체 메시지 IDLECODE를 선택한다. 모니터 모드에서 시간슬로트는 담화연결을 모니터에서만 허용하고 각각의 시간슬로트에 의해서 전송되는 메시지 표본은(750)에서 출력되는 담화 합해진 메시지에 대해서 동작되어지기 위해서 허용되지 않는다.
표본 제어회로(645)는 시간슬로트에 대한 리드(644 및 645)를 통해서 입력되는 모드제어비트 CMBR 및 CMBT의 논리상태가 이(방송)이나 11(담화)일 때 데이타버스(626)에다 게이트(625)를 통하여 게이트되어지도록 하기 위해서 버스(616)상의 메시지 표본을 선택하도록 동작되어진다. 방송이나 담화 모드중 시간슬로트에 의해서 주어지는 메시지 표본은 연결에 지정되는 다른 시간 슬로트에 의해서 주어지는 메시지 표본과 입력가산기(310)에 의해서 입력에서 합해지고 어큐뮬레이터 RAM(510(520))에 기억되어서 그것의 메시지 표본은 출력되는 메시지 표본에 대해서 동작되는 것을 허용한다. 이에 반해서 모니터링 시간슬로트는 가만히 있고 그것의 메시지 보급은 담화 합해진 메시지 표본과 입력가산기(310)에 의해서 합해지지 않는다. 그러므로, 모니터링 시간 슬로트의 메시지 표본은 출력(756)에 공급된 합해진 메시지 표본에 대해서 동작되도록 허용되지 않는다.
출력가산기(640)는 입력가산기(310)회로와 같은 2의 보수 조합논리회로이다. 출력가산기(640)는 버스(626)를 통하여 게이트회로(625)로부터 반전된 메시지 표본과 데이타버스(635)를 통하여 출력래치(630)로 부터 입력된 합해진 메시지 표본을 합하는 결과로써 정넘침 또는 부넘침을 검출하도록 하기 위한 포화 논리회로이다. 버스(625)를 통하여 입력된 메시지 표본이 표본 RAM(610)에 미리 기억된 메시지 표본의 반전된 복사이기 때문에, 2진 보수 덧셈에 의하여 버스(635)를 통하여 입력된 합해진 메시지 표본을 출력 가산기(640)에 의해서 감산되는 것이 필수적이다. 시간슬로트에 대한 메시지 표본은 합해진 메시지 표본이 출력(750)에서 각각의 시간슬로트로 출력되는 전에 합해진 메시지로부터 그것의 메시지 고보급을 제거시키기 위해서 합해진 메시지 표본을 이러한 방법으로 효과적으로 감산되어진다. 이 회로는 측음이 각각의 시간슬로트에 전송되지 않는 것을 보장하는데 이것은 측음이 국부 전화장치에 의해서 공급되어진다.
출력가산기(640)는 정이나 부넘침의 버스(626)로부터 입력된 각각의 메시지 표본과 버스(635)로부터 입력되어 합해진 메시지 표본을 합하는 결과로써 나타나는 경우에 리드 POOR 또는 NOOR을 통하여 출력선택회로(710)에 계출한다.
출력 리세트 비트 프로세서(RSBO)(660)는 데이타모드에 지정되는 각 시간슬로트와 관련된 리세트 비트(비트 16)를 처리하기 위한 조합회로이다. 즉 CMBT와 CMBR 각각 00이다. 회로 RSBO(660)는 RAM 출력래치(630)로부터 출력된 공급되어서 합해진 데이타 메시지 표본의 리세트 비트(비트 16)의 논리상태와 0의 논리상태와 동일한 고정기준을 비교함에 의해서 데이타모드에 대하여 어큐뮬레이터 RAM(510,520)의 제1공급 억세스를 검출한다.
리세트 비트 프로세서(260)는 기억되어 합해진 데이타 메시지 표본의 비트 16과 데이타모드에 지정되는 각 시간슬로트에 대해서 논리 1과 동일한 고정기준을 비교한다. 공급주기에서 기억 어큐뮬레이터 RAM(510(520))의 제1억세스를 검출함에 의해서 리세트 비트 프로세서(260)는 데이타메시지 표본(IBDAT)의 비트 16이 논리 1로 변화되어지도록 하고 제1억세싱 시간슬로트에 대한 데이타 메시지가 미리 합해진 데이타 메시지 표본보다는 어큐뮬레이터 RAM(510(500))에 기억되도록 한다. 그러므로 회로 RSRU(660)로 전송되는 리세트 비트는 데이타 담화연결을 어큐뮬레이터 RAM(510,520)을 공급하기 위한 각 제1억세스에 대해서 논리 1이 되도록 한다.
회로 RSBO(660)는 데이타모드에서 지정되는 각 시간슬로트에 대하여 동작한다. 버스(635)의 비트 16과 논리 0의 고정기준 사이에서 불일치에 의해서 회로 RSBO(660)는 MSG 게이트(625)로부터 출력되고 버스(626)상에 포함된 메시지 표본이 각각의 데이타 담화 연결에서 지정되는 공급 어큐뮬레이터 RAM(510,500)영역에 기억되어 지도록 동작한다. 불일치의 발생은 공급주기에서 어큐뮬레이터 RAM(510(520))의 제1억세스를 나타내고 각각의 시간슬로트가 분지 데이타 연결의 호스트 단말에서 지정되어지는 것을 나타낸다. 이 예에서, 회로 RSBO(660)는 TSI(900)를 통하여 호스트 시간슬로트로 전송에 대하여 합해진 데이타 메시지 표본(DFDAT)의 명목 출력 처리를 허용한다.
호스트 시간슬로트동안 불일치를 검출함에 의해서 회로 RSBO(660)는 시간슬로트 지속동안 논리 1상태로 RAM 읽기/쓰기 회로(470)까지 리드 WBN이 확장되도록 하는데 이것은 차례로 쓰기 상태에서 리드 RRM0와 RRM1이 어큐뮬레이터 RAM(510,520)에 놓이도록 한다. 리드 WBN은 기억주기에서 어큐뮬레이터 RAM(510(520))에 영향을 미치지 않는데 이것은 RAM이 각 값의 시간슬로트와 프레임의 지속동안 쓰기상태로 되어 있다. 리드 WBN은 공급주기에서 어큐뮬레이터 RAM(510(520))에만 영향을 미치며 각각의 호스트 시간슬로트의 지속동안 그 RAM에만 영향을 미친다.
RAM 입력선택기(530(560))는 공급주기에서 어큐뮬레이터 RAM(510(520))의 입력까지 버스(626)를 확장하고 비트 16로 버스(626)로부터 선택된 메시지 표본에 논리 0를 부가한다. 그러므로, 클럭신호 4T에 관하여 미리 기술된 것과 같은 호스트 시간슬로트의 제4쿼터동안은 호스트 시간슬로트와 비트 16과 패리티 비트 17과 함께 버스(626)상에 포함되는 데이타 메시지 표본은 각각의 데이타 담화영역에서 공급 어큐뮬레이터 RAM(510(520))에 기억되어지도록 한다. 2차 시간슬로트에 의한 각각의 공급주기동안 그 메모리 영역에 속한 차후의 억세스는 RSBO(660)가 불일치를 검출하도록 하지 않는다. 불일치는 차후에 억세스에 대해서는 일어나지 않는데 이것은 선택기(530)는 비트 16이 RSBO(660)에 의해 사용된 논리 0의 고정기준에 일치하는 논리0가 되도록 하기 때문이다. 일치를 검출함에 의해서 회로 RSBO(660)는 CSDAT가 차메시지 표본(DFDAT)보다는 출력선택완충기(720)에 의해서 출력되어지도록 하기 위해서 INITO리드(661)를 통해서 출력제어회로를 제어한다.
분지 데이타 연결에 대하여 각 데이타 단말로부터 수신된 데이타 표본의 합은 TSI(900)를 통하여 호스트단자로 전송되어진다. 그후, 같은 공급 프레임동안, 호스트 단자로부터 수신된 메시지 표본은 공급 어큐뮬레이터 RAM(510(520))에 기억되고 분지연결의 각 2차 레그로 전송되어진다. 이런 방법에서, 2차 레그는 서로 분리되어져 호스트단말로부터 방송을 수신한다. 반면에 호스트단말은 각각 분지연결의 각 2차 레그로부터 데이타를 수신한다.
분리를 하기 위해서, RSBO회로(660)를 통한 일반목적용 담화장치(100)는 RAM래치(630)(호스트 메시지 표본)로부터의 출력이 선택기(720)에 의해서 선택되어지도록 하는데 이것은 출력가산기(640)부터의 출력이 무가치한 데이타 메시지 표본이기 때문이다. 출력가산기(640)로부터의 출력(DFDAT)은 분지데이타 연결의 2차 레그에서 지정되는 시간슬로트에 대해서만 무가치한데 이것은 출력가산기(640)가 호스트 단자로부터 수신된 메시지 표본에서 2차 데이타 시간슬로트에 대한 데이타 메시지 표본을 효과적으로 감산한다. 그러므로 출력 가산기(640)는 같은 담화 연결에 대한 2차 시간슬로트의 발생동안에는 금지되어진다.
출력선택완충기(720)는 입력선택완충기(420)와 같은 조합논리회로이고 출력제어회로(710)의 제어하에 있다. 출력선택완충기(720)는 데이타버스(734)를 통하여 출력완충기(735)로 출력되는 선택된 입력에 대해서 패리티(도시되지 않음)를 발생하기 회로(도시되지 않음)를 구비하고, 외부 중앙처리장치(도시되지 않음)의 지시하에서 회로유지기능(도시되지 않음)을 수행하기 위한 조합회로를 포함한다.
출력선택완충기(720)로 향하는 입력 DFDAT와 CSDAT는 버스(641)를 통하여 출력가산기(640)로부터 출력과 래치(630)로부터 출력을 각각 나타낸다. CSDAT는 어큐뮬레이터 RAM(510(520))으로부터의 축적 담화메시지 표본이고 각각의 시간슬로트의 메시지 표본보급을 포함한다. DFDAT는 각각의 시간슬로트의 메시지 표본 보급보다 적은 축적 담화 메시지 표본이다. 교체 디지탈 메시지 PMAX, NMAX, LDLECODE는 출력완충기(720)에 의해서 내부에서 발생되어지고 미리 규정되어진다. 출력선택완충기(720)는 회로 유지 요구에 응답하여 추가적인 교체 디지탈 메시지(도시되지 않음)를 발생한다.
출력제어회로(710)는 출력선택완충기(720)로 향하는 입력중 선택된 입력을 출력하는 것을 제어하기 위한 입력제어회로(410)와 같은 조합 논리회로이다. 출력제어(710)로부터의 출력은 출력선택완충기(720)로 향하는 각각의 입력과 상응한다.
[표 3]
Figure kpo00003
잘 알려진 진리표의 형식과 같은 형식으로 표 3은 버스(734)를 게이팅하기 위한 출력완충기(720)로 향하는 입력중 일치하는 입력의 선택을 차례로 제어하는 출력제어(710)로 향하는 입력의 상태를 나타낸다.
리드 POOR 또는 NOOR을 통해서 출력가산기(640)로부터 정넘침 또는 부넘침 신호에 응답하는 출력제어회로(710)는 버스(734)에 교체 디지탈 메시지 PFS(PMAX) 또는 NFS(NMAX)를 출력하기 위해서 리드 PFS와 NFS를 통하여 출력선택완충기(720)를 제어한다. IDLECODE는 각각의 시간슬로트가 담화시간 기간으로 방송(모드 제어비트=01)만을 가질 때마다 리드 IDLC를 통하여 출력제어회로(710)의 지시하에서 출력선택완충기(720)에 의해서 출력되어진다. IDLECODE는 각각의 방송시간슬로트가 담화시간기간으로부터 디지탈 메시지 표본을 수신하지 않는다는 것을 보장하는 이러한 예에서 표 3에 따라서 출력하도록 선택되어진다. 출력제어(710)는 DFDAT 데이타버스(641)를 통하여 출력완충기(720)까지 확장된 출력가산기(640)로부터의 출력(DFDAT)을 통하여 게이트되어지는 출력완충기(720)를 넘침부재에서 담하시간 기간으로부터 합해진 메시지 표본을 수신(CMBR=1)하는것을 가지는 각각의 시간슬로트로 리드 DFD를 통하여 제어한다.
출력선택완충기(720)는 버스(734)를 통하여 출력완충기 래치(735)가지 선택된 디지탈 메시지 표본을 확장한다.
출력완충기 래치(735)는 버스(734)상의 데이타가 LTC 인에이블 윈도우안에서 4T 클럭 하강단에서 출력 완충기 래치(735)의 주단으로 클럭되어지는 주종 플립-플롭의 순차 회로 배열이다. 즉 주레지스터의 내용은 16병렬형 비트 버스(750)에 출력하기 위한 LTC 인에이블 윈도우안에서 클럭신호 4T의 제1상승단에서 종레지스터내로 클럭되어진다.
출력완충기 래치(735)를 통하여 디지탈 메시지 표본의 진행은 출력된 메시지 표본이 시간슬로트의 일부분 대신에 시간슬로트의 완전한 기간동안 유용하게 되도록 클럭신호 4T에 따라 배열되어진다. 그러므로, 이같은 배열에 따라서 데이타 버스(750)를 통하여 출력된 메시지 표본은 1개의 시간슬로트에 의하여 들어오는(다음) 시간슬로트(IBDAT)를 지연한다. 예를들어, 시간슬로트 254에 대하여 합해진 메시지 표본은 입력시간슬로트 255의 시작인 출력(750)에서 유용하다.
표준 플립-플롭과 주종 레지스터배열의 대치는 출력이 각각의 시간슬로트동안 데이타버스(750)를 통하여 유용하게 한다.
본 기술에 능숙한 사람에게는 여기서 발표된 본 발명은 도면과 앞에 나온 상세한 기술을 수반한 본 실시예를 제한하지 않고 대치와 부가 및 성분의 제거와 본 발명의 범주와 기술에 벗어남없는 기능을 통해서 재배열될 수 있다.
예를 들어, 여러가지 데이타 버스의 배열은 합해진 메시지 표본의 디지탈값을 규정하는 많은 비트를 더하거나 삭제함에 의해 재배열될 수 있다. 차례로 어큐뮬레이터 RAM과 표본 RAM은 다수의 데이타 비트에서 일치하는 변화를 가져오도록 조정되어질 수 있다. 또한 다수의 모드 제어비트는 여기서 발표된 것으로부터 쉽게 재규정될 수 있고 하이브리드 연결 또는 다른 기능을 규정하도록 수를 쉽게 증가시킬 수 있는데 이것은 특정한 합메시지 표본을 출력하는 사이에서 지연의 삽입이다. 더우기, 교체 상징메시지는 여기서 발표된 본 발명의 범주와 기술을 벗어남이 없이 다른 것을 쉽게 변화시킬 수 있다.
또한 인터페이스 회로는 본 기술에서 잘 알려진 직렬 입력에서 병력 입력까지를 쉽게 변화시킬 수 있다.
선형시분할 다중 스위칭 배열은 회로소자에 대한 특징을 이루기 위해서 유지기능을 포함한다. 회로는 패리티 검사를 하고 데이타에 패리티 비트를 부가하기 위한 배열을 구비한다. 이 유지기능이 매우 훌륭하기 때문에 그들의 수행은 본 기술에 잘 알려져 있다.

Claims (6)

  1. 프레임에서 메시지 표본을 받아들이기 위한 시분할 음성다중 담화 및 데이타 스위치(1000)에 있어서, 입력된 시간슬로트중 특정한 슬로트를 교체시간슬로트와 선택적으로 교체하기 위한 수단(800)과, 교체된 시간슬로트의 그룹으로부터 메시지 표본을 선택적으로 합산하는 수단(205,310,620)과, 제1시간 프레임 동안에 합산된 메시지 표본 각각을 기억하여 다음 제2시간 프레임 동안에 기억된 합을 공급하기 위해 다수의 메모리 영역을 갖는 제1기억 장치(510)와, 다음 제2시간 프레임 동안에 받아들여져 합산된 메시지 표본 각각을 기억하고 다음 제3시간 프레임 동안에 기억된 합을 공급하기 위해 다수의 메모리 영역을 갖는 제2기억장치(520)와, 합해진 메시지 표본만을 시간슬로트 그룹의 제1시간슬로트에 공급하고 제1시간슬로트로부터 수신된 메시지 표본을 시간슬로트 그룹의 다른 시간슬로트에 공급하기 위해 동작하는 제어 회로(260,625,640,660,1500)를 구비하는 것을 특징으로 하는 시분할 음성다중 담화 및 데이타 스위치.
  2. 제1항에 있어서, 교체시간슬로트와 교체된 시간슬로트를 선택적으로 교체하고 시스템 출력에서 메시지 표본을 공급하는 음성 담화 및 데이타 스위치 시간슬로트 교체기(900)를 구비하는 것을 특징으로 하는 시분할 음성다중 담화 및 데이타 스위치.
  3. 제1항에 있어서, 제어회로는 제1고정 기준신호(로직1)를 발생하고, 제1기준신호의 상태와 일치하는 유일한 비트(비트 16)를 합산된 입력 메시지 표본에 부가하고, 제2고정 신호(로직 0)를 발생하고, 제2고정 기준신호(로직 0)의 상태에 일치하도록 부가된 비트(비트 16)를 선택적으로 변화시키고, 먼저 합산된 메시지 표본중 특정한 표본과 제2고정 기준신호(로직 1)의 변화된 부가 비트를 비교하는 제1비교기(260) 및, 먼저 합산된 메시지 표본중 특정 표본과 제2고정 기준신호(로직 0)의 부가비트를 비교하는 제2비교기(660)를 구비하는 것을 특징으로 하는 시분할 음성다중 담화 및 데이타 스위치.
  4. 제3항에 있어서, 제2기준신호(로직 0)의 상태는 제1기준신호(로직 1)의 보수인 것을 특징으로 하는 시분할 음성다중 담화 및 데이타 스위치.
  5. 제3항에 있어서, 제어용 수단은 부가된 비트(비트 16)및 제2고정 기준신호(로직 0)가 일치하지 않을때와 부가된 비트(비트 16) 및 제1고정 기준신호(로직 1)가 일치하지 않을 때 동작되는 것을 특징으로 하는 시분할 음성다중 담화 및 데이타 스위치.
  6. 제1항에 있어서, 시간슬로트의 선택 그룹은 각 수입시간슬로트에 대해서 다수 비트(CMBR, CMBT)의 유일한 상태에 의해서 확인되는 것을 특징으로 하는 시분할 음성다중 담화 및 데이타 스위치.
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