JPS5991770A - 音声会議・デ−タ交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はフレーム内にメツセージサンプルを受理するた
めの時分割多重音声会議兼データスイッチに関する。

時分割多重交換は線を多数の利用者で共同利用し、時分
割多重化されたタイムスロットが通信セツションを設定
するために割当てられるようなタイプのディジタル交換
である。

ディジタル時分割交換の技術はまたタイムスロット入替
装置（ＴＳＩ）として知られるシステムを含み、これで
は与えられた入力タイムスロットからのディジタルメツ
セージサンプルが他の出力タイムスロットにスイッチさ
れる。ＴＳＩは今では会議接続の設定のために使用され
ている。

ゝゝディジタル時分割多重交換方式“と題する米国特許
第４，１１９，８０７は会議セツションに参加する会議
者の数に関して制約のない会議接続を設定するために構
成された時分割ディジタルスイッチの例である。この特
許では第１の時間フレームの間に１２８個のタイムスロ
ットのそれぞれに接続され、だ１２８本のラインからの
ディジタルメツセージサンプルを順次に加算し、第２の
時間フレームの間にそわ、それに割当てられたタイムス
ロットで、接続された各ラインに加算されたサンプルを
出力するようになっている。

このタイプのディジタル交換装置は二つの加算メモリー
を有しており、これは時間フレームに関して交互にロー
ド、アンロードされる。さら（ｔて加算メモリーと同期
して第３と第４のメモリーが交互にロードされ、割当て
られだタイムスロットに関するディジタルメツセージサ
ンプルの蓄積に使用される。各々の加算メモリーは加算
メツセージサンプルの新らしい系列を記憶する準備とし
てそれぞれの記憶サイクルすなわち時間フレームのはじ
めでクリアされる。

現在ではアナログ会議ブリッジを使用して、ひとつのマ
スクステーションとひとつあるいは多数の遠隔ステーシ
ョンから成るブロードカスト・ポリングマルチポイント
接続が典型的に設定される。マスクステーションすなわ
ちホストはマルチポイントすなわち会議接続の２次脚（
−ポリング情報を放送し、２次脚からの伝送はホストス
テーションだけで受信される。

４線式チャネルを必要とする典型的な動作では、ポルさ
れた端末で認識される一義的なアドレスを送信すること
によって、ホストステーションは各々の２次脚をポルす
る。もしポルされたステーションにホストと交信する仕
事が存在しなければ、これは否定を返送するかあるいは
返答せず、ホストステーションは他の遠隔ステーション
をポルする。もしポルされたステーションにホストと交
信すべき仕事が存在すれば、ポルされたステーションは
肯定応答を返送し、ホストが他のステーションをポルす
る前に交信が完了するようにする。遠隔ステーションの
間のすべてのデータ交信はホストステーションを通して
行なわれる。これは典型的にはマルチポイント会議ネッ
トワークは遠隔ステーションを相互に分離するように設
計されているだめである。この要求はポルされたステー
ションからのデータあるいはポルされな−ステーション
からの雑音が他の遠隔ステーションに混乱を与えるのを
防止するだめである。

現在は、ブロードカストポリングのマルチポイント接続
は典型的には送信および受信路にアナログブリッジを有
する４線式回線を使用して設定される。さら（（各々の
遠隔ステーションは遠隔ステーション分相互に分離する
ために順方向利得を持つが逆方向オＵ得を持たない増幅
回路によって受信ブリッジに接続されている。

上述したデータのマルチポイント接続に関する問題は、
その建設が高価であるばかりでなく、その保守も高価で
あることである。アナログ回路、特に増幅器は、増幅器
の利得が時間と共に変化するため、それを調整し、また
チャネルの間の漏話を防止するために定期的な保守が必
要である。まだ各々の会議ネットワークはネットワーク
に接続される会議者の数に関する利用者の要求を満足す
るだめに特別に設計しなければならない。特別に設計し
た会議ネットワークを作ることは費用のかかることであ
る。

米国特許４，１１９，８０７　’（ｒ含む多くの従来技
術のディジタル会議システムでは、ディジモル音声ザン
プルを取扱かい、従ってディジタルデータを蓄積・転送
する機能を持っている。しかし、このようなシステムに
固有な重要な欠点は、ブロードカストポリングのマルチ
ポイント接続のようなホスト計算機と２次計算機から成
る会議で取扱かわれるデータの流れを正しく処理して制
御することができない点である。従来技術のシステムで
、ポルされた計算機からホスト計算機へ伝送されるデー
タはまだ、会議に参加している他の計算機へも転送され
る。これはネットワーク中の各ステーションからのデー
タある込は雑音サンプルは読み出しサイクルの間に加算
されて記憶され、供給サイクルの間に各ステーション（
タイムスロット）に供給されるだめである。従ってデー
タはポルされた計算機とホスト計算機の間だけでやりと
りされるだけではなく、ポルされなかった計算機にも伝
えられることになる。また先にポルされた計算機からの
最後のデータの流れはホスト計算機からのコマンドと加
算されて、新たてポルされた計算機がコマンドを破壊し
てしまうこともある。コマンドは加算されたデータの流
れの中に埋め込まれてｈるから、新らしくポルされた計
算機によっては認識することはできない。

従って、新らしくポルされたステーションはコマンドを
無視し、空き状態のままになる。

要するに、従来技術のディジタル会議システムは２次ス
テーションを相互に分離することができず、また音声と
データ接続の両方を統合する能力が存在しなめことにな
る。

この問題は本発明に従えば、会議およびデータスイッチ
は、入力タイムスロットの特定のものを代替タイムスロ
ットに選択的（（入替える手段と、入替えられたタイム
スロットのグループからのメツセージを選択的に加算す
る手段と、第１の時間フレームの間に加算されたメツセ
ージサンプルの各々を記憶し記憶された和を次の第２の
時間フレームの間に供給するだめの複数個の記憶位置を
有する第１の記憶手段と、第２の時間フレームの間に受
理された加算されたメツセージサンプルを記憶し記憶さ
れた和を次の第３の時間フレームの間に供給する第２の
記憶手段と、加算されたメツセージサンプルをタイムス
ロットのグループの第１のタイムスロットにのみ供給し
第１のタイムスロットから受信されたメツセージサンプ
ルをタイムスロットのグループ中の他のタイムスロット
に供給するように動作する制御回路から成る会議回路に
よって解決される。

本発明の目的は音声およびデータ接続を統合し、アナロ
グブリッジある層は増幅器を必要とすることなくポルさ
れた端末とポルされない端末を相互に分離することであ
る。分離を実現するだめに、システムはタイムスロット
入替装置によって入来タイムスロットの割当を再調整し
、データ接続のホスト端末にはデータ接続の２次端末に
割当てられたタイムスロットに比べて低位のタイムスロ
ットが割当てら名、るようにする。入替えられたタイム
スロットは出力タイムスロット入替装置によって、元の
タイムスロット割当に回復される。

このようにして、ホスト端末は各々の供給サイクルの間
に会議の加算メツセージサンプルに最初にアクセスした
ものとして識゛別される。

会議和（柘対して最初にアクセスしたことを認識すると
、汎用のデ会議システムレステムは和を対応するタイム
スロット（ホスト端末）に分配し、前の読み出しサイク
ルあるいはフレームの間に受信されたそのタイムスロッ
トのメツセージサンプルをアキュミュレータメモリーに
記憶された和（（置換する。その後で同一の供給フレー
ムの間にデータ接続に割当てられた各々の引き続くタイ
ムスロット（２次脚）はホスト端末で送信された修正さ
れた会議和すなわちブロードカストを受信する。

汎用ディジタル会議システムはまた各タイムスロットの
送信（ブロードカスト）と受信（モニタ）を制御する。

従って、システムは容易に音声およびマルチポイントデ
ータ接続の両方を混合することができ、これが本発明の
他の目的であり、従来技術から進歩している点である。

本発明の動作と実現については図面全参照した以下の説
明により、完全に理解されるものである。

一般的説明 音声とデータの接続を統合したブロードカスト・ポリン
グマルチポイント会議システム１００の一例を示す第１
図に従って、ここで会議システムの簡単な概要を説明す
る。会議システム１０００はタイムスロット入替装置８
００および９００、汎用線形時分割多重会議回路１００
および中央処理ユニット８５０から成る。会議システム
１０００は入力端末８２５からの線形符号化された音声
およびデータサンプルを出力端末９５０に延長する。

会議システム１０００は典型的にはＴ１キャリヤシステ
ムとして知られているような時分割多重伝送チャネルの
間に挿入される時分割多重交換方式である。

Ｔ１キャリヤのチャネルから生ずるディジタルブロード
カストポリングマルチポイント接続において、ホスト端
末のタイムスロットが２次端末のタイムスロットに関し
て最も早いタイムスロットであるという保障は存在しな
い。これは典型的なマルチポイント接続は異るＴ１キャ
リヤのチャネルから発生することを考えればその通りと
ガる。この条件を解決するために、データのマルチポイ
ント接続に関してシステム１０００に接続されているＴ
１キャリヤのチャネルが中央処理ユニット８５０によっ
て分析さワ１、会議タイムスロットの相対時間位置が判
定される。ホスト計算機が相対的に最下位のタイムスロ
ットに割当てられていなめときには、中央処理ユニット
はリードＢＵＳＤＡＴＯｉ経由してタイムスロット入替
装置（ＴＳＩ）８００に指示して、そのタイムスロット
をマルチポイント接続の２次脚に割当てら力、たタイム
スロットが各時間フレームで現わｈ、る時間順序におい
て最初にある代替タイムスロットに入替える。中央処理
ユニット８５０は、もし必要であれば、ホスト計算機に
低い順序のタイムスロットが割当てられることを保証す
るために、ＴＳＩ８００によって、すべてのタイムスロ
ットを再配置する。

次に、中央処理ユニットはリードＢＵＳＤＡＴ１を経由
してＴＳＩ９００に指示して、各々の入替えられたタイ
ムスロットをその元の割当てに回復する。このようにし
て、システムは時分割多重伝送チャネルの間に挿入され
たときに、トランスバレントになる。

汎用会議回路１００はデータのマルチポイント接続の２
次脚が完全に相互１で分離されることを保証する。汎用
会議回路１００は音声およびデータ接読の両方を処理す
る能力を有する２５６タイムスロツトの線形時分割スイ
ッチである。分離を実現するために会議回路１００は各
タイムスロットの送信（ブロードカスト）および受信（
モニタ）機能を制御する。

会議回路１００はＩ　ＤＡＴバス２１０を経由してＴＳ
Ｉ８００によって出力された線形符号化された音声ある
いはデータサンプルを加算し、後述するように、書き込
みサイクルの間に同一の会議接続のタイムスロットに関
して、これらの加算されたサンプルをアキュミュレータ
ＲＡＭ５１０　（５２０）（第３図に示す）に記憶する
ように通過させる。然る後に、次の供給サイクルの間に
、会議回路１００はＴＳＩ９００を経由して会議接続の
各タイムスロットに対して、受信タイムスロットによる
和に対する寄与分だけ小さい先疋加算されたメツセージ
サンプルを供給する。

マルチポイントデータ接続については、データ接続に関
する加算されたメツセージサンプルに対する最初のアク
セスを認識するために供給サイクルは会議回路１００に
よって修正される。

マルチポイントデータ接続のだめのホスト計算機は最下
位のタイムスロットに割当てられているから、これは各
供給サイクルの間にデータ加算にアクセスする第１のタ
イムスロットである。データ和（、で対する最初のアク
セスを認識すると、会議回路１ｏｏはＴＳＩ９００を経
由してホスト計算機に和を分配し、前の書き込みすなわ
ち記憶サイクルの間にホストから受信されたデータサン
プルでアキュミュレータＲＡＭ５１０　（５２０）に記
憶された和に重ね書きする。この後で、同一の供給サイ
クルの間に、会議回路１ｏｏは接続の各々の２次脚すな
わち２次タイムスロットにホスト計算機から受信された
データメツセージのサンプルを分配する。このようにし
て、マルチポイントデータ接続の２次脚の各々はホスト
からの伝送すなわちブロードカストだけを受信し、従っ
て残りの２次脚からは分離される。後述するように、中
央処理ユニット８５０はそれぞ、ｌ”ＬＢＵ’５ＤＡＴ
’ｌＪ−ドを通して、会議回路１００およびＴＳＩ８０
０．９００と直列に交信する。

詳細な説明 第１図に示すように、ＴＳＩ８００．９００は典型的に
は線形タイムスロット入替装置であり、その中では２５
６個の入力タイムスロットが２５６個の串カタイムスロ
ットに与えられる。Ｔ’Ｓ　Ｉ　８００．９００は典型
的には、米国特許４，２９８，９７７に述べられたタイ
プのタイムスロット入替装置であり、これでは第１の書
き込みサイクルの間（（入力タイムスロットに関するメ
ツセージあるいはデータのサンプルが割当てられ、た出
力タイムスロットに関するアキュミュレータＲＡＭ（図
示せず）の記憶位置に記憶される。第２の供給サイクル
の間に、記憶されたメツセージサンプルはアキュミュレ
ータＲＡＭから除かれ、入替えら力、たタイムスロット
で・出力される。ＴＳＩ８’００（９００，）の場合に
は、メツセージサンプルは１６ビツトの並列ハス２１０
（９５０）を経由して各タイムスロットに関して出力さ
れ、ＴＳＩ８００　（９ｏＯ）は典型的にはワード当り
１６ビツトの２５６ワードのＲＡＭを使用し、これは各
タイムスロットのフレームチ交互に切替えられる。この
ようにして、第１のタイムスロットフレームの間に、Ｔ
ｓＩ８００　（９００）はバス８２５（９５０）を経由
して受理された入力タイムスロットに関するメツセージ
サンプルを、第１のデータＲＡＭ（図示せず）の順次の
タイムスロットアドレス如関する位置に記憶する。同時
に、ＴＳＩ８００　（９００）は出力バス２１０（９５
０）に対して、前の書き込みサイクルの間に第２のデー
タＲＡＭ　（図示せず）に記憶さり、たメツセージサン
プルを供給する。次のサイクルの間にはデータＲＡＭが
逆転され、第２のデータＲＡＭは入来メツセージサンプ
ルを記憶するのに使用され、第１のデータＲＡＭは出力
にメツセージサンプルを供給するのに使用される。

タイムスロットを入替えるために、Ｔｓ■８００　（９
００）は入替えられたタイムスロットのアドレスの記憶
のだめに２５６Ｘ１１ビツトの制御ＲＡＭ　（図示せず
）を使用する。

例えば、入来タイムスロット５をバス２１０の出力タイ
ムスロット６３に入替えるためには、中央処理ユニット
８５０はＴＳＩ８００に対するバス命令を直列に送信す
ることによって、ＴＳＩ８００の制御ＲＡＭの位置５に
間接アドレス６３を与え、位置６３に間接アドレス５を
与える。入来タイムスロット５の間に、ＴＳＩ８００は
記憶サイクルではそれぞれのメツセージを位置５に格納
する。またタイムスロット６３に関する入来メツセージ
サンプルは記憶サイクルにおいては、ＲＡＭの順序位置
６３に記憶される。次の供給サイクルの間で、出力バス
２１０に記憶されたメツセージを供給するように指定さ
れたデータＲ’　Ａ　Ｍがタイムスロット５および６３
に関してアドレスされる。供給サイクルの間にタイムス
ロット５が生じたときに、そのアドレスは供給ＲＡＭの
読み出しアドレスをフェッチするために制御ＲＡＭ’ｉ
順次にアドレスするのに使用される。この読み出しアド
レスはこの例では間接アドレス６３である。データ供給
ＲＡＭの位置６３がアドレスされ、その位置に記憶され
ているメツセージサンプルが２１０で出力に供給される
。

同様にして、タイムスロット６３が生じたとき、供給Ｒ
ＡＭの位置５がアドレスされ、その位置に記憶されたメ
ツセージサンプルが２１０の出力に供給される。従って
、８２５で人力されたタイムスロット５および６３に関
するメツセージサンプルはＴＳＩ８００の出力２１０で
入替えられる。

この例の説明を続けるならば、タイムスロット６３およ
び５は再びシステム１０００の出力９５０で入替えられ
て、そのメツセージサンプルを元のタイムスロット位置
に回復する。ＴＳＩ８００の場合と同様に、中央処理ユ
ニット８５０ばＤＵＳＤＡＴ　１　’Ｔｈ経由して、Ｔ
ＳＩ８００について上述した方法でＴＳＩ９００に対し
てアドレス１ＴｓＩ９００の制御ＲＡＭ（図示せず）の
位置６３に格納し、アドレス６３を位置５に格納するよ
うに指示する。入替えられたタイムスロット５に関して
バス７５０を経由してＴＳＩ９００に与えられたメツセ
ージサンプルは元のタイムスロット６３の間に９５０に
出力される。入替えられたタイムスロット６３に関して
ＴＳＩ９００によって受理されたメツセージサンプルは
元のタイムスロット５が生じたときに出力される。

システム１ｏｏｏ’６タイムスロツトフレームの発生に
同期するために、中央処理ユニットは１２５マイクロ秒
ごとにリードＴＳＹＮＣを経由して会議回路１００とＴ
ＳＩ８００（４００）に対してフレームパルスを分配す
る。中央処理ユニット８５０は壕だフレームパルスに関
して２５６個のタイムスロットの流れを発生するため妃
、リード５ＣＫ２Ｔを経由してＴＳＩ８００　（９００
）［，２ＭＨｚのクロック信号をまだリード５ＣＫ４Ｔ
ｉ経由して会議回路１０（］ｖＣ４ＭＨｚ　のクロック
信号を送信する。後述するように、会議回路１００はＴ
Ｓ■８００（９００）との同期をとるだめに４ＭＨｚ　
　のクロックを２逓降する。

中央処理ユニット８５０は典型的にはＲＯＭおよびＲＡ
Ｍのような充分なメモリー、内部バス、マイクロプロセ
ッサバスインタフェース、クロック、バス８７５を経由
して外部端末と通信する手段、システム同期回路、およ
びシステム１０００のエレメントと通信するための周辺
バスインタフェースと組合わされたマイクロプロセッサ
を含んで因る。

中央処理ユニット８’５０は会議回路１０００を音声あ
るいはデータのマルチポイント接続を設定するだめに遠
隔ある論はローカルのデータ端末（図示せず〕とインタ
フェースするのに使用される。多ぐの大企業では、中央
位置とひとつある論はそれ以上の遠隔位置の間でデータ
の伝送を必要とする多数の地点を有して層る。端点（ス
テーション）はＴ１キャリヤのような伝送リンクを経由
して会議システム１００ｏに接続さ九る。技術者がデー
タ端末を経由して中央処理ユニット８５０に対して中央
ある層はホストステーションと２次ステーションに割当
てられだＴ１キャリヤのタイムスロットに関して、中央
処理ユニット８５０に知らせる。

中央処理ユニット８５０は命令を分析し、もし必要なら
上述した方法で、会議回路１ｏ。

の入力でホストタイムスロットが２次脚に割当てＩ−）
ｈ−たタイムスロットに関してフレーム内で最初（（発
生するようにホストタイムスロットＴＳＩ８００に経由
して入替える。上述したように、中央処理ユニット８５
０はまだ周知の方法でプロクラムされ、リード９５０を
経由してＴＳＩ９００に対してすべての入替えられだタ
イムスロットをその元のタイムスロットに回復するよう
になって層る。中央処理ユニット８５０はさらに、周知
の方法でプログラムされ５、会議回路１００に対してマ
ルチポイント接続のステーションの間の会議接続を設定
する指示ができるようになってｂる。中央処理ユニット
８５０が会議回路１００に対して会議接続を設定するよ
うに指示する方法については次節で説明する。

汎用会議回路（１００）の動作 第２図および第３図は第６図に示すような関係で配置さ
れ線形時分割多重会議ネットワークを提供するために会
議回路１０００種々の構成要素を共同動作する方法を示
して層る。

第２図および第３図を参照すれば、ＴＳＩ８００からの
ｎタイムスロットのディジタル入力時間フレームは入力
２１０（第２図）に対して、会議回路１００で処理する
だめに２の補数の形式で線形符号化されたデータあるい
は音声サンプルの並列入力を供給する。然る後に、割当
てられた接続モードに従って、出力データバスγ５０を
経由してＴ　Ｓ　Ｉ　９（１０に対して接続に割当てら
れ、たタイムスロットが通知される。

時間フレームは典型的に＆ｊ１２５マイクロ秒のＴ１キ
ャリヤのフレームであり、ここでは時間フレームは、中
央処理ユニット８５０から、リード２３０（第２図）を
経由して外部的に供給されたフレーム同期信号（第４図
のＴＳＹＮＣ）によって表わされる１２５マイクロ秒で
ある。中央処理ユニット８５０はまたリード２００を経
由してクロック発生器２２０に対して４．０９６　ＭＨ
２のクロック信号（ＳＣＫ４Ｔ）を供給し、これをリー
ド４Ｔから出力して会議回路１０００入力および出力路
全ひとつのクロック信号で同期して動作し、またリード
２Ｔを経由して出力される２Ｍ　Ｉ（ｚ　のクロック信
号２Ｔ（第４図）に逓降する。クロック発生器２２０は
まだリード２Ｆを通して出力される第２の２ＭＨｚ　　
のクロック信号２Ｆ（第４図）を供給し、これは信号２
Ｔの重なり合わない反転された写しであり、まだリード
４Ｆを経由して出力される第２の４ＭＨｚ　のクロック
信号４Ｆ（第４図）を供給し、これはクロック信号４Ｔ
の重なり合わな−反転された写しである。クロック発生
器２２０はさらに第３の２ＭＨｚ　　のクロック信号Ｌ
ＴＣ’ｉリードＬＴＣを経由して供給するが、これは隣
接したタイムスロットの最後の％と最初のＫに重なり合
った論理ゝゝ１“の状態を有しており、これによってク
ロックウィンドウを形成する。クロック信号ＬＴＣはウ
ィンドウの中でラッチ回路６２０．６３０および７３５
（第３図）のＤ入力疋設定される新らしくＡデータを付
勢し、後述するＴＬＣウィンドウの中で生起するクロッ
ク信号４Ｔの次の前縁でそれぞれのラッチを更新する。

順次アドレスカウンタ３２０（第２図）はクロック乍号
２Ｔの後縁に応動して、アドレスバス３１７を経由して
ＲＡＭ４３０のアドレス制御のだめのタイムスロット０
乃至２５５を表わす８ビツトのタイムスロットアドレス
（ＣＡＲＤ）を発生する。クロック信号２Ｔの前縁に応
動して、アドレス発生器３２０はサンプルメモリー６１
０　（第３図）をアドレスす為だめのタイムスロットア
ドレス（ＤＲＡＤ）０乃至２５５を発生する。中央処理
ユニット８５０によって供給されるＴＳＹＮＣはカウン
タが入来タイムスロット（ＩＢＤＡ’Ｔ）に関して同期
されるようにするだめの手段である。

第４図を簡単に参照すれば、図にはタイムスロットアド
レスＣＲＡＤとＤＲＡＤのタイミングが示されており、
この中でタイムスロットアドレスＤＲＡＤは入力データ
バスＩＢＤＡＴに関連する入力タイムスロットより、Ｚ
タイムスロットだけ進んでおり（早く開始しており）、
タイムスロットアドレスＣＲＡ’Ｄは入来タイムスロッ
トＩＢＤＡＴより２タイムスロツトだけ進んでいる。こ
のシーケンスによって以下の詳細な説明によって、より
明らかになるようπメツセージサンプルをＲＡＭ６１０
とアキュミュレータＲＡＭ５１０（５２０）からブリフ
ェッチできるようになる。

制御ＲＡＭ 第２図に戻って、制御ＲＡＭ４３０は入来タイムスロッ
トのそれぞれに対する２５６個の記憶位置を有している
。アドレス発生器３２０によって順次に発生されたタイ
ムスロットのアドレス（ＣＲＡＤ　）はアドレスバス３
１７を通して制御Ｒ’ＡＭ４３０のアドレス入力に延長
される。制御ＲＡＭ４３０はそれによって入力バッファ
２０５がらの選択された入来タイムスロットを出カフ５
０における出力タイムスロットに接続する手段である。

この点について、会議あるいはマルチポイント接続に参
加して因る各タイムスロットには（外部から）アキュミ
ュレータＲＡＭ５１゜あるいはアキュミュレータＲＡＭ
５２０（第３図）で同一の記憶位置が割付けられている
。

接続に割当てられたアキュミュレータＲＡＭ５１０（５
２０）の記憶位置アドレス、モード制御ビットＣＭＢＴ
およびＣＭＢＲ，それにパリティピットは会議接続の各
々のタイムスロットについて制御ＲＡＭ４３０　（ｉ２
図）に記憶される。

タイムスロットのアドレスとアキュミュレータＲＡＭ５
’ｌ０１５２０の記憶位置の間の対応は会議回路外にあ
る中央処理ユニット８５０（第１図）でとられることに
なる。例えば、２者の接続でタイムスロット８および１
５が使用され、さらに接続にはアキュミュレータＲＡＭ
５１０　（５２０）の記憶位置アドレス２０が割当てら
れるものとしよう。会議回路による接続の処理を制御す
るだめに、アドレス２００７ビツトの２進表示と、２ビ
ツトのモード制御ビットと、パリティビットが制御ＲＡ
Ｍ４３０の記憶位置８と記憶位置１５に記憶される。

外部の中央処理ユニット８５０はバス同期パルス（図示
せず）の制御下［ＢＵＳＤＡＴリード２４０を経由して
サービスインタフェース回路２４１に対して接続制御デ
ータとタイムスロットアドレスを直列に送信する。イン
タフェース回路２４１はラッチ付きの直並列変換回路で
あり、これはタイムスロットアドレスをバス２４２′ｆ
ｆ：経由してアドレス比較回路３３０に与え、バス２４
３を経由して接続制御データをＲＡＭ４３０に与える。

インタフェース回路２４１はまたリード２４０を経由し
て受信された接続データに追加された多ビットの動作コ
ードを復号するだめのデコーダ回路を含んでいる。動作
コードはり−ド２４０を経由して送らり、たデータが制
御］ＲＡＭ４３０に記憶される（断らしい接続データ）
かあるいは監査および保守の目的（図示して（／＞な−
保守データ）で使用するものであるかを指定する。サー
ビス回路は制御ＲＡＭ、４３０の書き込みを指定する動
作コードを復号すると選択ラッチ４４０へのｗｃリード
の論理状態を論理０から論理１に変更する。論理１の状
態では新らしい会議情報を処理回路に延長し、これと同
時にそれぞれの制御ＲＡＭ４３０の記憶位置は後述する
ように更新される。

ＲＡＭアドレス比較回路３３０はバス２４２上のタイム
スロットアドレスをバス３１７上のタイムスロットアド
レスＣＲＡＤ（制御ＲＡＭアドレス）と比較する。バス
２４２とバス３１７上のタイムスロットアドレスが一致
したときに、アドレス比較器３３０はり−ド３３１全通
してＲ／　Ｗ制御回路３４０がリード３４３を通して制
御ＲＡＭ４３０を読み出し状態から書き込み状態に切替
える。クロックパルス２Ｆの後縁で、バス２４３上の接
続制御データはアドレスバス３１１上のタイムスロット
アドレスに関して制御ＲＡ　Ｍ、４３０に書き込まれる
。

タイムスロット８および１５がアキュミュレータＲＡＭ
５１０（５２ｏ）の記憶位置２０に割当てられている上
述の例については、外部の中央処理ユニット８５０は次
のようにして接続を制御する。第１に、タイムスロット
アドレス８、アキュミュレータＲＡ　Ｍ　５１０（５２
０）のアドレス２ｏがモード制御ビットとパリティビッ
トと共に処理装置８５０によッテリード２４ｏ　（ＢＵ
ＳＤＡＴ　）を通して直列に伝送さ力、インタフェース
回路２４１によって受理さカ、る。インタフェース回路
２４１はこのデータをバス２４２上の第１の並列出力（
タイムスロットアドレス）、バス２４３上の第２の並列
出力（アキュミュレータＲＡＭアドレス２０、モードビ
ット、パリティ）に変換する。第２に、アドレスカウン
タ３２０がタイムスロットアドレス８を発生したときに
、Ｒ／　Ｗ制御回路３４０は比較回路３３０の出力に応
動して２Ｆパルスの後縁でバス２４３上の接続制御デー
タを制御ＲＡＭ４３０のアドレス８に書き込む。第３に
同一の手順がタイムスロット１５についても実行され接
続のだめの会議接続データを設定するシーケンスが完了
する。

前述したように、接続の各タイムスロットについて制御
ＲＡＭ４３０に記憶されている接続制御データは接続の
ために割当てられているアキュミュレータＲＡＭ５１０
　（５２０）の位置のアドレスと、２ビツトのモード制
御ビットと、パリティビットを含んでいる。ここに示し
た図示の実施例では、２ビツトのモード制御ビットは次
表の定義に従うものとしている。

第１表 ＣＭＲＢ　　ＣＭＢＴ　　　　機能 ０　　　　０　　　　データ接続 ０　　　　１　　　　放送接続 １　　　　０　　　　モニタ接続 １　　　　１　　　　会議接続 第１表の定義に従えば、モード制御ビットＣＭＢＴが論
理ｌ状態にセットされていれば、放送あるいは会議接続
が宜言され、この場合にはタイムスロットはメツセージ
を送出する許可を持つことになる。モード制御ビットＣ
ＭＢＲが論理１状態にセットさｈていれば、タイムスロ
ットがメツセージを受信する許可を持つモニタあるいは
会議接続が宜言されることになる。

単一のモード制御ビットが論理Ｏにセットされていれば
、タイムスロットがそれぞれの機能にアクセスするのを
防止することに々る。

例えば、もしそわ、それのタイムスロットでモード制御
ビットが０１であれば、そのときにはそのタイムスロッ
トは接続の他のタイムスロットに対して放送だけを行な
えることに々る。両一方のモード制御ビットが論理１に
セットされれば（１１）、それぞれのタイムスロットは
放送しまた接続からメツセージ全受信する許可を受けて
いることになる。両方のモード制御ビットがＯＫ上セツ
トれるのはデータ接続モードがテフォールト値となって
おり、後述するように処理されることになる。

第２図および第３図に戻ると、制御メモリーＲＡＭ４３
０はリード３４３を経由してＲ／　Ｗ制御回路３４０に
よって通常は読み出し状態に保たれる。制御ＲＡＭ４３
０のそれぞれの位置をアクセスするだめの順次のタイム
スロットアドレスｒｃＲＡＤ）は２Ｔのクロック信号の
各々の後縁でアドレス発生器３２０によって発生され、
ハス３１７を経由して出力される。

２Ｆのクロック信号の後縁において、バス３１７を経由
して制御ＲＡＭ４３０のアドレス入力に与えられた８ビ
ツトのタイムスロットアドレス（ＣＲＡＤ）は制御ＲＡ
Ｍ４３０によって内部にラッチされ、タイムスロットア
ドレスＣＲＡＤによって示される記憶位置が読み出され
る。その内容は２Ｆの次の後縁で・（図示せず）匍］御
ＲＡＭ４３０の出力ラッチ（内部）にラッチされる。タ
イムスロットに関する接続制御データは制御ＲＡＭ４３
０からデータバス４４１を経由して選択ラッチ回路４４
０に与えられる。

選択ラッチ 選択ラッチ４４０はセレクタのあとにＤ型フリップフロ
ップの２段のダイナミックレジスタが付い゛たもので、
データバス３４３あるいはデータバス４４１の−ずり、
かからデータを選択するだめの１０ビツトのセレクタを
含んでいる。正常な処理の間（（は、選択ラッチ４４０
はバス４４１からデータを受理する。

そうでないときには、データはタイムスロットの初期化
時にサービスインタフェース回路２４１を経由してバス
２４３から受理される。

上述したように、タイムスロットの初期化の間に、サー
ビスインタフェース回路２４１のデコーダ回路は選択ラ
ッチ４４０に接続されだｗｃ　リードを論理１の状態と
し、制御ＲＡＭ４３０への書き込みを指示する。またア
ドレスＣＲＡＤとハス２４２上の初期化されたタイムス
ロットアドレスの比較によって、Ｒ／　Ｗ制御３４０か
らのり−ド３４３は強制、的に論理Ｏの状態となる。両
方共選択ラッチ４４０に接続されているｗｃ　リードの
論理１状態とリード３４３上の論理１状態が一致すると
、２Ｆクロツクの次の前縁で選択ラッチ４４０によって
再同期され１、ラッチ４４０がハス２４３からのデータ
を選択するウィンドウが形成される。バス２４３上の新
らしい選択データは７ビツトのアキュミュレータＲＡ、
Ｍのアドレスと２ビツトのモードビット（そり。

にパリティ）である。選択ラッチ４４０はアキュミュレ
ータＲＡＭのアドレスｉＲＡＲＡＤアドレスバス４４２
に与え、またアキュミュレータＲＡＭアドレスとモード
ヒツト（それにパリティ）を２段のダイナミックレジス
タ４４０の第１段に与える。データはタイムスロットの
中央で発生する２Ｔクロツクの前縁で２段のダイナミッ
クレジスタ４４０の第１段に入−ｈＩ−）ｆｌ−る。こ
のあとで、２Ｆクロツクの前縁で２段のダイナミックレ
ジスタ４４０の第２段に接続データの１０ビツトがクロ
ックによって入れられる。

このようにして、接続に割蟲てられた初期化されたタイ
ムスロットに関する新らしい接続データは制御ＲＡＭ４
３０に記憶され、こり、と同時に会議回路によって直接
使用されるために選択ラッチ４４０によって受理される
。

このようにしなければ、新らしい接続データに対する会
議回路のアクセスは１時間フレームだけ遅れることにな
る。

メツセージサンプルの処理のためには、選択ラッチ４４
０はその第２すなわち出力レジスタに、特定のタイムス
ロットに関するり一ド４４４および４４５上のモード制
御ビットとバス４４３上の書き込みアドレス（ＷＡＲＡ
Ｄ　）を保持し、これと同時に、次のタイムスロットに
関してハス４４１を通して制御ＲＡＭ４３０から出力さ
れたアキュミュレータＲＡＭ５１０　（５２０）の接続
読み出しアドレス（ＲＡＲＡＤ）ｔバス４４２に保持す
る。この方法を使用して、第２のタイムスロットに関す
る加算されたメツセージサンプルは第１のタイムスロッ
トに関する加算されたメツセージサンプルをアキュミュ
レータＲＡＭ５１０の第１のタイムスロットに記憶する
前にプリフェッチされることになる。

バス４４１を経由して選択ランチ４４０に与えられる接
続制御データのアキュミュレータＲＡＭ５１０　（５２
０）アドレス部は、、バス４４２上にアキュミュレータ
ＲＡＭ５１０（５２０，）読み出しアドレス（ＲＡＲＡ
Ｄ）として、まず出力される。そのあとで、クロック信
号２Ｆの前縁で、制御ＲＡＭ４３０からハス４４１を経
由して出力され、た接続制御データは選択ラッチ４４０
に入わ５られ、選択ラッチ４４０の第２のレジスタ段に
保持される。接続制御データは次に選択ラッチ４４０の
第２のレジスタ段によって、ハス４４３上のアキュミュ
レータＲＡＭ５１０　（’５２’０　）の書き込みアド
レス（ＷＡＲＡＤ）として出力される。モード制御ビッ
ト、ＣＭＢＴおよびＣＭＢＲはそれぞ６−　ＩＪ−ド４
４４および４４５に出力される。

入力選択バッファ 入力選択バッファ４２０（第２図）は入力選択制御４゛
１０の制御下にアキュミュレータＲＡＭ５１０（５２０
）に記憶するだめの多数の代替ディジタルワードの内の
ひとつを選択し、またパリティ（図示せず）を検査する
だめの組合せゲート回路である。入力ＰＳＤＡＴ、ＩＢ
ＤＡＴ　　およびＳＭＤＡＴはそれぞれアキュミュレー
タＲＡＭ５１０（５２０）からの先に加算されたメツセ
ージサンプル、入来タイムスロットに関する２０６にお
ける入来メツセージサンプルおよび入力加算器３１０に
よって発生されたＰＳＤＡ’ＴとＩＢＤＡＴの和である
。代替ディジタルメツセージＰＦＳ、ＮＦＳおよび空き
コード（ＩＣ）は入力選択バッファ４２０の内部で布線
された固定コードであり、アキュミュレータＲＡＭ５１
０（５２０）に記憶するために入力選択制御４１０の指
示によって選択される。ＰＦＳは加算されたメツセージ
サンプルの符号乞含む最大の正の値を２の補数表示した
ものであり、Ｎ、ＦＳは加算さね、たメツセージサンプ
ルの符号を含む最大の負の値を表わすディジタル的な２
の補数である。空きコード（ＩＣ）は０の値のディジタ
ルメツセージサンプルの２の補数表示である。

入力選択バッファ４２０はまだアキュミュレータＲＡＭ
５１０（５２０）に記憶するだめにＳＥ　Ｌ’Ｄ　Ａ　
Ｔバス４５０へ出力されるデー夕のヒツト１６（リセッ
トビット）の状態を付加（初期化のとき）あるいは変更
する組合準論理回路を含んで因る。リセットビットＲ３
Ｂの機能については以下に詳述する。

入力加算器 入力加算器３１０はバス２０６を経由して入力された入
来メツセージサンプル（Ｉ　ＢＤＡＴ　）ｉＰｓＤＡＴ
バス３１１を経由して入力加算器３１０に選択ラッチ６
２０から出力された先に加算されたアキュミュレータＲ
ＡＭ５１０（５２０）の加算メツセージサンプルと加算
するだめの２の補数の組合せ回路加算器である。入力加
算器３１０は周知の方法で加算結果の正および負のオー
バフローを検査する組合せ飽和論理回路と、外部中央処
理ユニット（図示せず）の方向で回路保守機能（図示せ
ず）ｆｆ：実行する組合せ回路を含んでいる。

入力制御 入力選択制御４１０は、入力加算器３１０に含まれた飽
和論理回路がメツセージサンプルの加算の結果から正の
オーバフローもしくは負のオーバフローを検出したとき
にリードＰＯＦＬＯあるいはＮ０ＦＬＯを経由して通知
を受ける。入力選択制御回路４１０は入力加算器３１０
からのアクティブ状態のＰＯＦＬＯあるいはＮ　ＯＦ、
Ｌ　Ｏリードに応動して、リードＰＯＦあるいはＮＯ，
Ｆを経由して、入力選択バッファ４２０に対して、オー
バフロー条件に従って布線ディジタルメツセージＰＦＳ
あ、るいはディジタルメツセージＮＦＳのいずれかを選
択してバス４５０に出力するように指示する。このよう
にして、加算メツセージサンプルが過大になるとと′Ｆ
Ｌ’６アキユミユレータＲＡＭ５１０　（５２０）に記
憶する前に設定された最大の正（ＰＦＳ）あるいは最大
の負（ＮＦＳ）の値にクランプする。

モード制御ビット、ＣＭＢＴおよびＣＭ　ＢＲもまた選
択ラッチ４４０から、それぞれり−ド４４４および４４
５を経由して入力選択制御に延びており、第１表に詳し
く示した許可条件に従って入力選択バッファにおける入
力機能を制御する。

モード制御ビットＣＭＢＲおよびＣＭＢ　Ｔにおける２
進の値０１（放送）あるいは１１（会議）では、入力選
択制御４１０を動作して、リードＳＭＤを経由して、入
力加算器３１０からの加算さり、たメツセージサンプル
［ＳＭＤＡＴ）が、入力バッファ選択回路４２０全通し
て５ＥＬＤＡＴテータハス４５０にゲートされることを
許可する。放送を行々うこと全許可されたタイムスロッ
トはそのメツセージサンプルをその接続に割当てられた
残りのタイムスロットによるメツセージサンプルの寄与
分と加算するから、このシーケンスはモードビットの機
能に従っている。

会議接続をモニタするだけの許可を持っているタイムス
ロット（ＣＭＢＲＸＳＭＢＴ＝０１）は入力選択制御４
１０を動作して、リードＰＳＤ’を経由して、先に加算
されたリツセージサンプル（ＰＳＤＡＴ）ｋ入力選択バ
ッファ４２０を経由して５ＥＬＤＡＴデータバス４５０
に与えるようにする。会議接続をモニタするだけの許可
しか持たないタイムスロットは会議（で対して送信を行
なうことを許可さ力ないから、このシーケンスは表１表
に従うことになる。

タイムスロットが会議セツションをモニタするだけの許
可を持ち、そのタイムスロットがある時間フレームの間
にアキュミュレータＲＡＭ５１０　（５２（１）をアク
セスする接続の最初のタイムスロットである場合には、
選択制御回路４１０はＲ３Ｂ２６０から延びるＩＮＴＴ
リードに応動して、０のディジタル値を持つシンボル入
力空きコード（ＩＣ）ｉ、ＰＳＤＡＴの代りに、入力バ
ッファ選択回路４２０を経由して５ＥＬＤＡＴデータバ
ス４５０にゲートするようにする。接続に割当てられた
アキュミュレータＲＡＭ５１０　（５２０）の記憶位置
は第１のアクセスしたタイムスロットからのメツセージ
サンプルを割当てられ。

ブｌアキュミュレータＲＡＭ５１０（５２０）の記憶位
置に格納することによって初期化さワ１、こり、はモニ
タモードのタイムスロットでは０の値を持つディジタル
メツセージサンプルであるがら、このシーケンスはモニ
タ機能に従っていることになる。第１のアクセスしたタ
イムスロットがマルチポイント接続のホスト端末に割当
てら力、るかあるいはブロードカストの許可を持ってい
る場合には、選択回路４１０からバッファ回路４２０に
対してリードＩＢＤ全通して与えられ、ハス４５０に出
力するためにＩＢＤＡＴが選択される。

第２表 選択制御４１０の入力　　　　　　　バス４５０への出
力ＣＭＢＲＣＭＢＴ　ＩＮＩＴ　ＰＯＦＬＯＮ０ＦＬＯ
出力０　　　０　　　　１　　　　−　　　　−　　　
　ＩＢＤＡＴｏ　　　　１　　　　１　　　　−　　　
　−ＩＢＤＡＴｌ　　　　０　　　　１　　　　　　　
　　　−　　　空きコード１　　　　１　　　　　１　
　　　　−　　　　　−　　　　　ＩＢＤＡＴｏ　　　
　　０　　　　　０　　　　　０　　　　　０　　　　
、、ＳＭＤＡＴｏ　　　　　１　　　　　０　　　　　
０　　　　　０　　　　　ＳＭＤＡＴｌ　　　　　０　
　　　　０　　　　　０　　　　　０　　　　　ＰＳＤ
ＡＴｌ　　　　　１　　　　　０　　　　　０　　　　
　０　　　　　ＳＭＤＡＴｏ　　　　　０　　　　　０
　　　　　１　　　　　０　　　　　ＰＦ５０　　　　
１　　　　　０　　　　　１　　　　　０　　　　　Ｐ
Ｆ５１　　　　０　　　　　０　　　　　１　　　　　
０　　　　　ＰＳＤＡＴｌ　　　　　１　　　　　０　
　　　　１　　　　　０　　　　　ＰＦ５０　　　　０
　　　　　０　　　　　０　　　　　１　　　　　ＮＦ
Ｓｌ　　　　　０　　　　　０　　　　　０　　　　　
１　　　　　ＰＳＤＡＴｌｌｏ　　　　　　０’１ＮＦ
Ｓ ０　　　　１　　　　　０　　　　　０　　　　　１　
　　　　ＮＦＳ第２表は周知の真理値表に類似した形式
で、選択制御４１００入力の状態と、入力選択バッファ
４２０のディジタル入力の対応するものを選択して５Ｅ
ＬＤＡＴバス４５０にゲートする制御の状態をシンボル
的に表わしている。

入力リセットビットの処理／非データモード入力選択バ
ッファ４２０はアキュミュレータＲＡＭ５１０　（５２
０）に蓄積する前に、バス４５０に出力されるべきデー
タの１７ヒ゛ツトの内のリセットビット（ビット１６）
を追加するかあるいは変更する。加真されたメツセージ
サンプルのリセットビット（ビット１６）はそれによっ
て、特定の会議接続に関してアキュミュレータＲＡＭ５
１０　（５２０）への最初のアクセスを識別する手段で
ある。

Ｒ８Ｂプロセッサ回路２６０は１ｊ−上２６１上に参照
信号Ｒ８Ｂを発生するための工゛ンジトリガ形フリップ
フロップによる順序回路である。第５図は連続した三つ
の時間フレームＮ　、　Ｎ＋４　、Ｎ−＋：２　　で生
ずる入来タイムスロットド２５５およびＯのシンボル的
表示である。

第５図はまたタイムスロット２５５の４番目の４半分の
間にクロック信号４Ｆの第２の肖ＩＪ縁によってクロッ
ク同期される信号ＲＡＭ５ＥＬＯを示している。ＲＡＭ
５ＥＬ’Ｏの発生についてばさらにとＸで詳しく説明す
る。第５図はさらにＲ８Ｂプロセッサ２６０の内部にあ
り、クロック信号ＲＡＭ５ＥＬＯの前縁でクロック同期
される信号Ｒ８Ｂ　Ｉを示している。信号ＲＳ　Ｂ　Ｉ
は実質的に信号ＲＡｉＶＩＳＥＬＯ（７）周波数の半分
である。信号Ｒ８Ｂ’は内部参照信号Ｒ８ＢＩの遅延さ
れた写しであり、タイムスロットＯの中央で再クロック
同期される。

信号Ｒ８Ｂ’はこのようにして遅延され、タイムスロッ
ト２５５の間にリセットヒツトの状態を乱さないために
、入力選択バッファ４２０によるその印加がタイムスロ
ット２５５の生起より充分後で行なわれることを保証す
る。

第２図および第３図に戻って、Ｒ８Ｂプロセッサ２６０
は信号Ｒ８Ｂ’の論理状態をアキュミュレータＲＡＭ５
１０　（ｊ２０　）および選択ラッチ６２０　ｆ　Ａｅ
ｆ−由してＰＳ、ＤＡＴデータバス３１１に与えられた
各々の加算された非データモードのメツセージサンプル
について、リード２６５を経由して入力されたビット１
６（リセットビット）と比較する回路を含んでいる。

第５図を参照すれば、信号Ｒ８Ｂ’の論理状態はタイム
スロットＯの間に２時間フレームごと（Ｎ、Ｎ−１−２
）に変化する。信号Ｒ８Ｂ’の周波数は、アキュミュレ
ータ５１０および５２０は第１および第２の時間フレー
ムで交互に格納されるから、アキュミュレータＲＡＭ５
１０（５２０）に記憶された各々の加算された非データ
モードのメツセージサンプルが２時間フレームについて
Ｒ８Ｂの論理状態を追尾することを保証する。従って、
時間フレームＮおよびＮ＋１（ｉ５図）では、アキュミ
ュレータ５１０および５２０に記憶された６各の加算さ
れた非データモードのメツセージサンプルはそれぞれの
時間フレームの間の信号Ｒ８Ｂ’の論理状態に対応する
ことになる。

時間フレームＮ＋２（第５図）の間で、タイムスロット
Ｏの間にリセット信号Ｒ８Ｂ’は論理Ｏの状態に切替え
られ、時間フレームＮ＋２とＮ＋３（図示せず）の間そ
の状態に留まる。

くりかえせば、時間フレームＮおよびＮ＋１で処理され
る各々の加算された非データモードのメツセージサンプ
ルのビット１６（リセットビット）は信号Ｒ８Ｂ’の状
態に対応して論理１にセットされる。リセットビットと
加算されたサンプルはアキュミュレータに記憶される。

時間フレームＮ−１−２の間で、各々の加算されたメツ
セージサンプル（ＰＳＤＡＴ）のビット１６はＲ８Ｂプ
ロセッサ２６０によって信号Ｒ８Ｂ’と比較される。も
しそれぞれの加算さ′れた非データモードのメツセージ
サンプルのビット１６の論理状態と信号Ｒ８Ｂ’の論理
状態が一致しなければ、それぞれのタイムスロットはそ
れぞれの接続についてアキュミュレータＲ，ＡＭ５１０
　Ｃ５’２０）への最初のアクセスであるということに
なる。もしこのフレームにおけるアクセスが先に生じて
いれば、記憶されたリセットビットは信号Ｒ８Ｂ’に一
致することから、上記のようなことが生ずる。Ｒ８Ｂプ
ロセッサ２６０はアキュミュレータＲＡＭ５１０（５２
０）への最初のアクセスを検出すると、入力選択制御４
１０へのＩＮＩＴリードを論理１の状態になるように制
御する。次に入力選択制御４１０は、第２表に従ってＩ
ＢＤＡＴあるいは空きコードが入力選択バッファ４２０
からゲートされてＲ８Ｂ’　　（ビット１６）と共にア
キュミュレータＲＡＭ５１０　（５２０）に記憶される
ようにゲートする。このようにして、第１のアクセスタ
イムスロットに対する新らしい入力メツセージＩＢＤＡ
Ｔあるいは空きコード（モニタモードのとき）がそれぞ
れの割当てられたアキュミュレータＲＡＭ５１０（５２
０）の記憶立直をリセットするのに使用され、これによ
って、アキュミュレータＲＡＭ５１０（５２０）をクリ
アするだめの各々の時間フレーム開始時点におけるポー
ズが必要でないようにする。

もし接続に関する加算されたメツセージサンプルの２６
５におけるビット１６の論理状、帳と信号Ｒｓ　Ｂ’の
論理状態が一致すれば、それぞれのタイムスロットはア
キュミュレータＲＡＭ５１０（５２０）へのこのフレー
ムにおける最初のアクセスではないことになる。

この場合には、ＩＮＩＴリードの論理状態は０であり、
入力選択バッファ４２８の出力は第２表に従って入力選
択制御４１０の副１卸に従うものとなる。

本発明については以下−例によって説明できる。第５図
を参照して、３本の電話線を含む会議接続に対して外部
の中央＝ｔｔｍユニットによって、それぞれタイムスロ
ット０，４および８　（４２８は図示していない）が割
当てられたものとする。また接続の加算されたメツセー
ジサンプルを記憶するために、会議接続にはアキュミュ
レータＲＡＭ５１０　（５２０）の記憶位置９６が割当
てられているものと仮定する。さらにアキュミュレータ
ＲＡ　Ｍ　５１０は偶タイムスロット時間フレーム（Ｎ
、Ｎ−１−２）の間に記憶のためにアクセスされ、アキ
ュミュレータＲＡ　Ｍ　５’２．０は今時間フレーム（
Ｎ−１，Ｎ＋１）の間に記憶のためにアクセスされるも
のとする。また時間フレームＮ−２（図示せず）とＮ−
１の間にアキュミュレータＲＡＭ５１０および５２０に
記憶される各々の加算された非データモードのメツセー
ジサンプルのヒツト１６（リセットビット）は信号Ｒ８
Ｂ’の状態に対応して論理０にセットされる。

上述した仮定およびボ５図および第７図を参照して、時
間フレームＮ−１のタイムスロット２５５の間に（これ
はタイムスロット０の前にある）時間フレームＮ−２（
図示せず）の間に偶のアキュミュレータＲＡＭ５１０の
位置９６に先に格納されていた加算された非データモー
ドのメツセージサンプルはプリフェッチされＲＡＭ選択
ラッチ６２０（第３図）に対して提示される。フレーム
ＮのタイムスロットＯの開始時点で、ＲＡＭ選択ラッチ
６２０が動作して加算されたメツセージサンプルをＰＳ
ＤＡＴハスに対して出力して入力加算器３１０でタイム
スロットＯに関する入来メツセージサンプル（ＩＢＤＡ
Ｔ　）と加算されることになる。また時間フレームＮの
間に、規準信号Ｒ８Ｂ’は先に述べたように、論理１状
態にスイッチされる。先に述べたように、Ｒ８Ｂ’倍信
号切替は選択バッファ４２０におけるその入力が正しく
生ずる（すなわち、対応する現在のフレームの中で切替
えられる）ことを保証するために遅延される。ＰＳ’Ｄ
ＡＴバス上のそれぞれの加算された非データモードのメ
ツセージサンプルのリセットビット（ビット１６）は規
準信号Ｒ８Ｂと比紋するためにリード２６５を経由して
Ｒ８Ｂプロセッサ２６０に延長される。ビット１６の論
理状態はＯであり、信号Ｒ８Ｂ’の論理状態は１である
から、この間には不一致が存在することになシ、これは
時間フレームＮの間のアキュミュレータＲＡＭ５１０の
記憶位置９６への最初のアクセスであることがわかる。

Ｒ８Ｂプロセッサ２６０がら入力選択制御４１０へのＩ
　Ｎ　Ｉ　Ｔ、　Ｕ−ドはこの不一致の結果として論理
１の状態となり、入力メツセージサンプルＩＢＤＡＴも
しくはシンボル的入方である空きコードを、アキュミュ
レータＲＡＭ５１０の位置９６に記憶してこれによって
古いデータを新らしいデータで重ね書きするように入力
選択バッファを経由して５ＥＬＤＡＴバス４５０にケー
トするように指示する。入力選択バッファ４２０の入力
の内の選択されたもののリセットヒツト（ヒツト１６）
は、バス４５０に出力する前に、入力バッファ４２０の
回路によって信号Ｒ８Ｂ’の現在の論理状態に対応する
ように更新される。このようにして、Ｒ８’Ｂプロセッ
サ２６０によって初期アクセスが認識されたあとで、リ
セットビットは信号Ｒ８Ｂ’に等しくなる。

フレームＮのタイムスロット３の間で、アキュミュレー
タＲＡＭ５１０の位置９６の内容は再びプリフェッチさ
れＲＡＭ選択ラッチ６２０に与えられる。タイムスロッ
ト４のはじめで、ＲＡＭ選択ラッチ６２０の内容は、入
力加算器３１０によってタイムスロット４に関する入来
メツセージサンプルと加算するためにＰＳＤＡＴバスに
出力される。ＰＳＤＡＴバスのビット１６に信号Ｒ８Ｂ
’　と比較するためにリード２６５を経由してＲ８Ｂプ
ロセッサ２６０によってサンプルされる。しかし、タイ
ムスロットＯの間に、加算されたメツセージサンプルの
ビット１６は入力選択制御４１０によって信号Ｒ８Ｂ’
と等しくなるように変更されているから、この場合には
Ｒ８Ｂプロセッサ２６０は不一致を検出しない。このた
めタイムスロット４は最初のアクセスであるとは認識さ
れず、入力加算器３１０からの加算されたメツセージサ
ンプルが入力選択バッファ４２０を通してゲートされ、
バス４５０に出力され、アキュミュレータＲＡＭ５１０
の位置９６に記憶される。タイムスロット４に適用され
た認識のプロセスはタイムスロット８にも適用される。

次の時間フレームＮ＋１の間に、タイムスロット０は奇
のアキュミュレータＲＡ　Ｍ　５２０の位置９６への最
初のアクセスであることが認識される。

タイムスロット０がアキュミュレータＲＡＭ５２０の位
−９６への最初のアクセスであると認識するのは、位置
９６に記憶された刀目算された非データモードのメツセ
ージサンプルのビット１６の状態による。アキュミュレ
ータＲＡＭ５２０への最後のアクセスはフレームＮ−１
の間に行なわれておシ、この状態では信号ＲＳ　Ｂ、’
は０であった。先に運べたように、入力選択バッファ４
２０（第２図）はビット１６を信号Ｒ８Ｂ’の状態に等
しく変更しておシ、これは時間フレームＮ−１では論理
Ｏであった。従って、Ｒ８Ｂプロセッサ２６０はアキュ
ミュレータＲＡＭ５２０の位置９６に記憶された即興さ
れたメツセージサンプルのビット１６を信号Ｒ８Ｂ’の
状態と比較して不一致を検出する。先に述べたように、
この不一致が第１のアクセスを知らせることになる。上
述した方法でＮ＋１の時間フレームの間にタイムスロッ
ト４および８を第１のアクセスであることを認識するこ
とを防止するために、タイムスロット０における処理で
は加算されたメツセージサンプルのビット１６を信号Ｒ
８Ｂ’＆こ対応するように変更している。

リセットビットの処理／データモード Ｒ８Ｂプロセッサ２６０に延びているモード制御ビット
ＣＭＢＴおよびＣＭＢＲがデータモード（００）を記述
しているときには、リセットビットの処理も異ってくる
。ＣＭＢＴおよびＣＭＢＲが論理Ｏであると、Ｒ８Ｂプ
ロセッサ２６０ばＰＳＤＡＴバスのビット１６ｋｆ化す
る規準Ｒ８Ｂ’ではなく、論理１に等しい固定した規準
と比較する。非データモードの場合とこのように異るの
は、回路Ｒ８Ｂ’０６６０による会議回路１００の出力
におけるリセットビットの処理の結果として生ずること
である。後述するように、データモードの会議接続では
回路Ｒ８Ｂ０６６０が接続に関する供給サイクルの間で
アキュミュレータＲＡＭ５１０．５２０への最初のアク
セスを検出する。最初のアクセスを検出すると、回路Ｒ
８ＢＯは加算のビット１６を論理０にリセットし、アキ
ュミュレータＲＡＭ５１ｔ）、５２０に記憶された和［
ＭＳＧゲート６２５の出力を重ね書きするが、これはデ
ータモードではホスト端末によるメツセージサンプルの
寄与分である。従って会議マルチポイント和はホストタ
イムスロットに分配され、同一のフレームの間に、２次
端末のタイムスロットがホストのメツセージサンプルす
なわちブロードカストを受信することになる。

従って会議回路１００の入力においてリセットピット（
ビット１６）を処理するために、ＰＳＤＡＴバスのヒツ
ト１６を固定規準復号と比較することが必要であシ、こ
れは本発明の有利な一実施例では、論理１に等しい。

Ｒ３Ｂプロセッサ２６０の中のゲート回路は通常はビッ
ト１６と比較するために信号Ｒ８Ｂ’を通す。しかしモ
ード制御ビットＣＭＢＴおよびＣＭＢＲがデータモード
を示しているときには、この回路は論理１の状態を通す
。この例では、ＰＳＤＡＴのビット１６が論理Ｏである
ときに、データ会議接続に関する記憶サイクルで、アキ
ュミュレータＲＡＭ５１０　（５２０）への最初のアク
セスが検出される。ビット１６を固定規準と比較して不
一致が生ずるために最初のアクセスが検出されるのであ
る。不一致を検出すると、Ｒ８Ｂプロセッサ２６０はリ
ードＩＮＩＴを強制的に論理１の状態とし、これは入力
選択制御回路４１０に対して、選択された入力メツセー
ジサンプルＩ　ＢＤＡＴを入力選択バッファ４２０を通
して５ＥＬＤＡＴバス４５０に与え、アキュミュレータ
ＲＡＭ５１０．５２０に記憶するように指示する。上述
したように、入力選択バッファ４２０を逃してメツセー
ジサンプルをゲートすることによって、メツセージサン
プルのビット１６はリードＲ８Ｂ’の論理状態と一致す
ることになる。データモードの場合にはリードＲ８Ｂ’
は強制的に論理１の状態となる。

初期入力アクセスの後では、ＰＳＤＡＴバスのビット１
６は規準信号Ｒ８Ｂ’の同定規準状態と一致するように
なジ、上述したように、ＳＭＤＡＴが第２表に略述した
状態に従って、データ会議接続の残シの部分ではＳＭＤ
ＡＴが入力選択バッファ４２０を通してゲートされるこ
とになる。

アキュミュレータＲＡＭ 第３図を参照すれば、アキュミュレータＲＡＭ５１０と
ＲＡＭ５２０は同様のダイナミックランダムアクセスメ
モリーであシ、各々は１７ビツトづつの１２８記憶位置
を有しており、各々ば４Ｔのクロック信号で付勢される
。アキュミュレータＲＡＭ５１　（１（５２０）の記憶
位置に蓄積された加算されたメツセージサンプルは次の
ような１７ビツトから成っている。１４ビツトの絶対値
ビットと符号ビットから成る加昇されたメツセージサン
プル、パリティヒツト、リセットビット。

第４図はタイムスロットの期間内で、クロック４Ｔには
４回の変化があることを示している。クロック４Ｔの最
初の後縁（Ａ）によってアキュミュレータＲＡＭ５２０
（５１０）の読み出しあるいはフェッチが開始される。

４Ｔクロッ−り信号の次の（最初の）前縁（旦）で、プ
リフェッチされたデータはアキュミュレータＲＡＭ５２
０（５１０）の出力レジスタ（内部にあり図示せず）に
クロック同期して入れられる。４Ｔクロック信号の次の
後縁（９）の間に、ＰＳＤＡＴバス３１１からの加算さ
れたメツセージサンプルがアキュミュレータＲＡＭ５２
０．（５１０）に書き込まれる。

このシーケンスはタイムスロット２５３に関するＡＲＩ
ＡＤアキュミュレータＲＡＭ５２゜のアドレスシーケン
ス（第４図）に示されているが、これはタイムスロット
が二つの別々の動作に分割されていることを示している
。

すなわち第１は第２のタイムスロット（２５４）に関し
て加算されたメツセージサンプルをプリフェッチするこ
とで６　ｆ）　、第２　ｎ　ＲＡＭ５ＥＩ、０が論理０
である間に第１のタイムスロット（２５３）に関する加
算されたメツセージサンプルを記憶することである。

ＴＳ−２５５（タイムスロット）検出器第３図のＴＳ−
２’５５検出器４５０は、それぞれの時間フレームの終
シに近付いたことを知らせる手段として、タイムスロッ
ト２５３および２５４にオーバラップして、各時間フレ
ームに１回発生するシステムのフレーム同期信号ＴＳＹ
ＮＣ（第４図）に関する入来タイムスロット２５５の発
生を検出するように構成されている。リード２３０に与
えられた信号ＴＳＹＮＣは、タイムスロット２５３の終
りで生ずるクロック信号２Ｔの後縁で、検出器４５５の
第１のＤ形フリップフロップにトグルされて入力される
。ＴＳＹＮＣは次にＩＢＤＡＴタイムスロット２５５の
開始で生ずるクロック信号２Ｔの後縁でＴＳ検出器４５
０の第２のＤ形フリップフロップにクロックにより移さ
れ、リード４５１上の信号ＴＳ２５５’として出力され
る。リード４５１上の信号ＴＳ２５５′は入来タイムス
ロット２５５を表わす時刻信号である。

ＲＡＭセレクタ アキュミュレータＲＡ　ＩＶ［セレクタ回路４６０はリ
ード４６１にクロック信号ＲＡＭ５ＥＬＯを発生し、リ
ード４６３にクロック信号ＬＲ８Ｏを発生するための順
序回路である。リード４６２上のクロック信号ＲＡＮＳ
ＥＬ１とリード４６４上のクロック信号ＬＲ８１はそれ
ぞれ信号ＲＡＭ５ＥＬＯと信号ＬＲ３［１の反転したも
のである。

リード４６１および４６２上のクロック信号ＲＡＭ５Ｅ
ＬＯとＲＡＭ５　ＥＬ　１　　はアキュミュレータＲＡ
Ｍ５１０　（５２０）を第１の時間フレームの間の記憶
サイクルと、第２の時間フレームの間の供給サイクルの
間で切替えるだめの手段である。ＲＡＭＲ／Ｗ回路４７
０へのり一ド４６３上に出力される誘導されたＲＡＭ選
択信号ＬＲ８Ｏは第１の時間フレームの間論理１の高レ
ベル状態にあり、入力選択バッファ４２０から５ＥＬＤ
ＡＴバス４５０を経由して出力された加算されたメツセ
ージサンプルの記憶のためにアキュミュレータＲＡＭ５
１０を選択する。ＲＡＭ選択信号ＬＲ８Ｏが論理０の状
態にあると、データバス７５０を経由して出力される加
算されたメツセージサンプルを供給するためにアキュミ
ュレータＲＡＭ５１０を選択する。ＲＡＭＲ／Ｗ回路４
７０へ、のリード４６４に出力されるＲＡＭ選択信号Ｌ
Ｒ８１が論理１の状態にあれば、メツセージサンプルを
記憶するためにＲＡＭ５２０を選択し、論理Ｏの状態に
あれば、リード７５０に加算されたメツセージサンプル
を供給するためにアキュミュレータＲＡＭ５　ｉ　Ｑを
黄択する。

リード４６１上のクロック信号ＲＡＭ５ＥＬＯは、タイ
ムスロット２５５で生ずるクロック（８号４Ｆの第２の
前縁で、リード４５１を経由してＴＳ−２５５検出器４
５５から、リード４５１を経由してアキュミュレータＲ
ＡＭセレクタ４６０に延びる信号ＴＳ２５５’の生起に
よってトグルされる。次に制御信号ＬＲ８Ｏは信号ＲＡ
Ｍ５ＥＬＯからタイムスロットの１／４だけ遅延され、
トグルされたＲＡＭ５ＥＬＯとクロック信号４Ｔの第１
の前縁の組合せによってトグルされる。トグルされた選
択信号ＬＲ８Ｏはタイムスロット０と一致シて時間フレ
ームの開始時に発生する。

このように選択信号ＬＲ３ＯとＬＲ８１はＴＳＹＮＣパ
ルスの発生の後でトグルされ、第１の時間フレームの間
それぞれ論理１および論理Ｏ状態となり、第２の時間フ
レームの間それぞれ論理０および論理１状態となって、
アキュミュレータＲＡＭ５１０　（５２０）を交互に選
択するように動作する。

ＲＡＭ入力セレクタ 第３図を参照すれば、ＲＡＭ入力セレクタ５３０．５６
０はＲＡＭ５ＥＬＯとＲＡＭ５ＥＬ１リードの制御下に
５ＥＬＤＡＴ　　バス４５０を経由して入力選択バッフ
ァ４２０から出力されたメツセージサンプルかあるいは
バス６５０を経由してＭＳＧゲート６２５から出力され
たメツセージサンプルのいずれかを選択する。

先に述べたように、信号ＲＡＭ５ＥＬＯとそれから誘導
された信号はアキュミュレータＲＡＭ５１０．５２０を
記憶サイクルと供給サイクルのいずれかに切替える。同
様にＲＡＭ入力セレクタ５５０．５６０はアキュミュレ
ータＲＡＭ５１０（５２０）がそれぞれ記憶サイクルに
あるときに、５ＥＬＤＡＴバス４５０の情報を対応する
アキュミュレータＲＡＭ５１０（５２’０）の入力に延
長するように交互にトグルされる。これとは逆にＲＡ　
ＭＳ　Ｅ　Ｌ　ＯとＲＡＭ５ＥＬ１　　はバス６２６に
含まれたメツセージサンプルをその供給サイクルで対応
するアキュミュレータＲＡＭ５１０　（５２０）の入力
に延長するようにＲＡＭ入力セレクタ５３０．５６０を
動作する。

後述するように、バス６２６にあるメツセージサンプル
はアキュミュレータＲＡＭ５１０゜５２０が供給サイク
ルにあり、それぞれの出側のタイムスロットがデータモ
ードに割当てられておシ、そのタイムスロットが供給サ
イクルでアキュミュレータＲＡＭに最初にアクセスする
ときにだけ動作する。ＲＡＭ選択回路５３０（５６０）
はバス６３０から１６ビツトのメツセージサンプルを選
択したとき、アキュミーｘレータＲＡＭ５１０　（５２
０）に記憶する前に、ビット１６（リセットビット）と
して、メツセージサンプルに論理０を付加する。

ＲＡＭの読み／書き 第４図、特に時間シーケンスＡＲＩＡＤを参照すれば、
各タイムスロットは第２のタイムスロットに関する加算
されたメツセージサンプルをまずプリフェッチする読み
出しくＲ）サイクルと第１のタイムスロットに関して、
アキュミュレータＲＡＭ５２０に加算されたメツセージ
サンプルを記憶する書き込みサイクルと忙分割される。

信号ＲＲＭＱとＲＲＭｉはそれによってタイムスロット
が読み出しサイクルと書き込みサイクルに分割する手段
となる。

第３図に戻って、読み／書きＲＡＭ４７０は、それぞれ
リード４７１および４７２にアキュミュレータＲＡＭ５
１０　（５２０）の読み／書き信号Ｒ［ＭＯとＲＲＩＶ
［ｉを発生するだめのＡＮＤケートとＮＡＮＤケートか
ら成る組合せ回路である。それぞれリード４７１と４７
２の信号ＲＲＭＱとＲＲＭｌは記憶サイクルにおけるア
キュミュレータＲＡ　Ｍ　５１０（５２０）のためのク
ロック信号２Ｔの反転された写しである。選択信号Ｌ　
ＲＳ　Ｏ（ＬＲ８１）が論理Ｏ状態におり、リード４６
３をｉ経由して入力されると、ＲＡＭの読み／書き回路
４７０に関する回路を消勢し、リード４７１（４７２）
の出力を強制的に論理１状態すなわち供給サイクルにお
けるアキュミュレータＲＡＭ５１０　（５２０）のＲＡ
Ｍ読み出し状態とする。逆に選択信号ＬＲ８Ｏ（ＬＲ８
１）が論理１状態にあると、、ＲＡＭ読み／書き回路４
７０を付勢し、これによってこの回路がリード４γ１　
（４７２）にクロック信号の反転された写しを出力する
ようにする。選択信号ＬＲ８ＯとＬＲ８１は論理的補数
であるから、それぞれの時間フレームで信号ＲＲＭＯあ
るいは信号ＲＲＭ　１のいずれかが付勢されるが両方が
付勢されることはない。読み／書き制御信号ＲＲＩＶ１
．０とＲＲＭｌはまたそれぞれリード４７１および４γ
２を経由してアキユミ１１７−タＲＡＭ５１０（５２０
）に接続されている。

７ビツトの読み出しアドレス（ＲＡＲＡＤ　）と書き込
みアドレス（Ｗ、ＡＲＡＤ）はアドレスバス５１５（５
２５）とそれぞれ選択回路ＲＡＭ選択０５４ｏとＲＡＭ
選択１５５０を経由してアキュミュレータＲＡＭ５１０
（５２０）に延びる。これらは信号ＲＲＭＯとＲＲＭｉ
の制御下にある。

例えば、第１の時間フレームの間ではアキュミュレータ
ＲＡＭ５２０は５ＥＬＤＡＴバスを経由して入力された
メツセージサンプルを記憶するように動作し、同時に、
アキュミュレータＲＡＭ５１０は各タイムスロットに関
する前のフレームに記憶されたメツセージサンプルを出
カフ５０に出力するように動作しているものとしよう。

このとき、ＲＲＭｌはこ＼で考えている第１の時間フレ
ームてはクロック２Ｔの反転された写しであるが、読み
出しアドレスＲＡＲＡＤをＲＡＭ選択回路５５０を通し
て、アドレスバス５２５を経由してタイムスロットのは
じめの半分の間にアキュミュレータＲＡＭ５２０にケー
トシ、まだタイムスロットの後半ではアドレスバス５２
５を経由して書き込みアドレスＷＡＲＡＤをアキュミュ
レータＲＡ　Ｍ　５．２０にケートする。同時に、仮定
した時ｒ−フレームの間論理１状態に固定されている信
号ＲＲＭＯでは、それぞれの時間フレームの間ＲＡＭ選
択回路５４０を通して、アドレスバス５１５を経由して
、アキュミュレータＲＡＭ５１０には読み出しアドレス
ＲＡＲＡＤだけがケートされる。

第２の（次の）時間フレームの間には、全体の時間フレ
ームの間で、リード４７２上の信号ＲＲＭＩが論理１状
態に保たれ、これによって、読み出しアドレスＲＡ　Ｒ
Ａ’ＤだけがＲＡＭ選択回路５５０を通シ、アドレスバ
ス５２５を、１径由して、アキュミュレータＲＡＭ５２
０にケートされることになる。同時に付勢された信号Ｒ
ＲＭ、０はタイムスロットの前半では論理１であり、タ
イムスロットの後半では論、理Ｏであるので、タイムス
ロットの前半ではＲＡＭ選択回路５４０を通して読み出
しアドレスＲＡＲＡＤをゲートし、タイムスロットの後
半ではアキュミュレータＲＡ　Ｍ　５１０に対してＷＡ
Ｒ，ＡＤをケートする。このようにして、各アキュミュ
レータＲＡＭ５１０（５２０）について記憶サイクルと
供給サイクルが交互に行なわれ、第１のタイムスロット
の間に第２のタイムスロットに関する加算されたメツセ
ージサンプルのプリフェッチが行なわれることになる。

ＲＡＭ選択ラッチ 第３図のＲＡＭ選択ラッチ６２０は入力加算器３１０に
よって、それぞれの入来メツセージサンプル（ＩＢ、Ｄ
ＡＴ）と加算するために、アキュミュレータＲＡＭ’５
１０（５２０）から出力されたプリフェッチされた加算
メツセージサンプルを保持するだめのマスタスレーブＤ
形フリップフロップの１７ビツトの配列である。ＲＡＭ
選択ラッチ６２０はＲＡＭ５ＥＬＯのクロックの制ｍ下
にアキュミュレータＲＡＭ５１０（５２０）から加算さ
れたメツセージサンプルを交互に受信する。加算された
メツセージサンプルは４Ｆクロツクの第２の前縁でラッ
チ６２０のマスタフリップフロップに入れられ、次にそ
の期間の間にクロック信号Ｌ　Ｔ、Ｃが論理１であるよ
うな４Ｔクロツタ信号の前縁でＰ　５ＤＡＴデータバス
３１１に出力するためにスレーブ７リツプフロツプに移
され、ＰＳＤＡＴデータバス３１１に出力される。

第３図を参照すれば、ＲＡＭ選択ラツうチロ２０はデー
タバス６２１を１ｊ山してＲＡＭ５ＥＬＯリード４６１
が論理１であるときにアキュミュレータＲ，ＡＭ５１０
から加算されたメツセージサンプルを受信してラッチし
、ＲＡＭ５ＥＬ’０　　リード４６１が論理Ｏであると
きには、データバス６２２を経由してアキュミュレータ
ＲＡＭ５２０からの加算されたメツセージサンプルを受
信して保持する。

選択ラッチ６２０に記憶された加算されたメツセージサ
ンプルはバス２０６上の入来メツセージサンプル（ＩＢ
ＤＡＴ　）と加算するためにバス３１１を経由して入力
加算器３１０に与えられ、また先に述べたように入力選
択バッファ４２０に与えられる。

隣接タイムスロット 時間フレーム中の隣接タイムスロットが同一の会議に割
当てられているようなことが生ずると、その両方は同一
のアキュミュレータＲＡＭ５１０（５２０）に割当てら
れているから出力された加算されたメツセージサンプル
は隣接タイムスロット・演出器によってアキュミュレー
タＲＡＭ５１０　（５２０）に格納されると同時に選択
ラッチ６２０に格納される。このようにして、隣接した
タイムスロットの内の第２のものの処理の準備のために
プリフェッチされた加算されたメツセージサンプルは隣
接したタイムスロットの内の第１のものによる寄与分を
含むことになる。この構成を用いなければ、前のタイム
スロットの間にメモリーから取り出されたプリフェッチ
された和は、前のタイムスロットによる最後のサンプル
の寄与を含まないことになる。

第３図を参照すれば、隣接タイムスロット検出器４８０
は同一の会議セツションに隣接したタイムスロットが割
当てられているときにこれを検出するための狙合せ比較
回路とレジスタ回路である。

入来タイムスロット２５５を表わす信号ＴＳ２５５がリ
ード４５１を、ｌ径由して検出器４５０から与えられる
と隣接タイムスロット（Ｔ　Ｓ　、）検出器４８０は消
勢される。隣接ＴＳ検出器４８０が消勢されるとタイム
スロット２５５とタイムスロット０の場合のように、二
つの隣接した時間フレームの境界を越えて隣接ｌ−だタ
イムスロットが認識されることを防止する。

先に述べたように、アキュミュレータＲＡＭ５１０（５
２０）はそれぞれ選択ラッチ４４０の出力あるいはアド
レスバス４４２および４４３に７キユミユレ一タＲＡＭ
５１０　（５２０）の書き込みアドレスＷＡＲＡＤと同
時に生ずる第２のタイムスロットに関するアドレスＲＡ
ＲＡＤを読み取る（プリフェッチスる）。

従って隣接したタイムスロットの第２のものに関する読
み取りアドレス（ＲＡＲＡＤ　）は、これと同時に生ず
る隣接タイムスロットの第１のものに関する書き込みア
ドレス（ＷＡＲＡＤ）と等しい。

読み出しアドレスＲＡＲＡＤと書き込みアドレスＷＡＲ
ＡＤは選択ランチ４４０からそれぞれアドレスバス４４
２と４４３を経由して隣接タイムスロット検出器４８０
に対して与えられる。隣接ＴＳ検出器４８０の組合せ比
較回路はこれらのアドレスを比較し、アドレスＲＡＲＡ
ＤとＷＡ　ＲＡ　Ｄの間の一致を検出すると、リード４
８１を経由して論理１を出力する。

隣接したタイムスロットの第１のものの終シ１／４の開
始で、検出器４８０の比較回路から出力された論理１は
クロック信号４Ｆの前線で隣接ＴＳ検出器４８０の出力
レジスタに与えられ、４８１に出力される。隣接ＴＳＳ
検器器８０の出力レジスタは次に続くタイムスロットが
隣接していないとすれば、隣接タイムスロットの次のも
のの最初の１／４で生ずるクロク信号４Ｆの前縁でクリ
アされる。

１霧接ＴＳ検出器４８０のレジスタから出力された論理
１はリード４８１を経由してラツ、Ｆ−６２０に延長さ
れ、これはＰＳＤＡＴバス３１１上の隣接タイムスロッ
トの内の第１のものに関する加算されたメツセージサン
プルを強制的に選択ラッチ６２０にラッチするようにし
て隣接タイムスロットの第２のものに関するプリフェッ
チされた加算ディジタルメツセージサンプルを取ｐ除く
。

ＲＡＭ出力ラッチ ＲＡＭ出力ラッチ６３０（第３図）は出カフ５０にデー
タを供給するために選択されたアキュミュレータＲＡＭ
５１０　（５２０）から出力されたプリフェッチされた
加算メツセージサンプルを保持する。ＲＡＭ出力ラッチ
６３０はＲ’ＡＭ選択ラッチ６２０と同様であｐｌ　こ
れは４Ｆおよび４Ｔ信号によってクロック同期され、リ
ード４６２のＲＡＭ５ＥＬ１のクロック信号の制御下に
アキュミュレータＲＡＭ５１０　（５２０）からの加算
メツセージサンプルを受信し、保持する動作を交代して
実行する。

リード４６２のＲＡＭ５ＥＬ１　　のクロックが論理１
であれば、ＲＡＭ出力ラッチ６３０は、バス６２１を経
由して、アキュミュレータＲＡＭ５１０からの加算され
たメツセージサンプルを、Ｃ３ＤＡＴデータバス６３５
を経由して出力加算器６４０に出力するために受信して
保持する。ＲＡＭ５ＥＬ　１　のクロック信号が論理Ｏ
の状態にあれば、ＲＡＭ出力ラッチ６３０の入力をアキ
ュミュレータＲＡ　Ｍ　５２０に切替えて、データバス
６２２を経由して来た加算されたメツセージサンプルを
受信する。

サンプルＲＡＭメモリー 第４図に図示するように、バス３１９上にアドレス発生
器３２０によって発生されたタイムスロットアドレスＤ
ＲＡＤは、それぞれの入来ＩＢＤＡＴのタイムスロット
よりも１／２タイムスロツトだけ先行しておシ、現在の
フレームの入来ディジタルメツセージサンプルの蓄積の
前に前のフレームの入来タイムスロットに関して先に記
憶されたメツセージサンプルをプリフェッチするだめに
サンプルＲＡＭ６１０（第３図）のアドレス入力に与え
られる。２Ｔクロック信号がクロック信号４Ｔに関する
サンプルＲＡＭ６１０の読み／書きのサイクルを指示す
る。

第４図の説明を継続すれば、例えばタイムスロットアド
レス（ＤＲＡＤ）２５４は、入来タイムスロット（ＩＢ
ＤＡＴ　）２５４の前に１／２タイムスロツトだけ重な
り合って発生し、バス３１９を、１径由してサンプルメ
モリーＲＡＭ６１０に与えられる。ＩＢＤＡＴタイムス
ロット２５３０間にクロック信号２Ｔが論理１にあシ、
クロック４Ｔの第２の後縁が生ずると、記憶位置２５４
が読み出され、そのあとの４Ｔの前縁（図示せず）でそ
の内容はサンプルＲＡＭ６１０の出力ランチに記憶され
、出力加算器６４０によってメツセージサンプルゲート
（ＭＳＧ）６２５を経由して処理されることになる。Ｉ
ＢＤＡＴ入来タイムスロット２５４の間に、クロック信
号２Ｔが論理Ｏであって、クロック信号４Ｔの最初の後
縁が生ずると、タイムスロット２５４に関する新うしい
メツセージサンプルが、バス２０６から与えられて、サ
ンプルメモリーＲＡＭ６１０の記憶位置２５４に記憶さ
れることになる。タイムスロット２５４に関してプリフ
ェッチされてサンプルＲＡＭ出力ラッチに保持されてい
たプリフェッチされたメツセージサンプルはそのときタ
イムスロット２５４０間で、データバス６１６を経由し
てメツセージサンプルケート６２５に与えられる。

メツセージサンプルケート メツセージサンプルケート６２５はサンプルＲＡ荷６１
０から出力されたメツセージサンプルあるいはメツセー
ジサンプルケート６２５によって内部的に発生されたデ
ィジタルメツセージ空きコードのいずれかを反転してバ
ス６２６にケートするだめのサンプル制御回路６４５０
制御下にある１６ビントの組合せ論理回路である。

サンプル制御回路 サンプル制御回路６４５は、それぞれり−ド４４４およ
び４４５を、ｌ径由して入力されたモードｄ用御ビット
ＣＭ　１３　ＴおよびＣＩ■ＢＲの論理状態によって設
定される許可条件に従ってメツセージサンプルケート６
２５を制御するだめの入力ｒｆｆ’ｌ　１ｉＬ−Ｔ１回
路４１０に似た組合せ論理回路である。会議回路を試験
するだめの保守信号（図示せず）もまたサンプル制御回
路６４５に入力される。

サンプル制御回路６４５はモニタモードに割当てられた
タイムスロットについて、ケート６２５を経由して発生
されてゲートされる代替メツセージ空きコードを選択す
る。モニタモードのタイムスロットは会議接続をモニタ
するだけの許可しか得ておらず、それぞれのタイムスロ
ットによって発生されたメツセージサンプルは７５０で
出力される会議和メツセージに対して作用することを許
可されていない。

サンプル制御回路６４５は、それぞれり−ド６４４およ
び６４５を経由して入力されたモード制御ビットＣＭＢ
ＲとＣＭＢＴの論理状、１川が０１（）゛ロードカスト
）あるいは１１（会議）のいずれかであるとき、バス６
１６上のメツセージサンプルをゲート６２５を経由して
データバス６２６にケートするように選択するよう動作
する。ブロードカストあるいは会議モードのいずれかに
あってタイムスロットによって与えられたメッセージサ
ンプルは入力において入力加算器３１０で接続に対して
割当てられた他のタイムスロットによって、アキュミュ
レータＲＡ　Ｍ５１０　（５２０）に記憶されたメツセ
ージサンプルを加算されて、従ってそのメツセージサン
プルは出力されたメツセージサンプルに対して作用する
ことが許される。これに対してモニタタイムスロットは
情報を生せず、そのメツセージの寄与分は入力加算器３
１０によって会議加算メツセージサンプルを加算される
ことはない。

従ってモニタタイムスロットのメツセージサンプルは出
カフ５０に供給される加算メツセージサンプルに作用す
ることはない。

出力加算器 出力加算器６４０は入力加算器３１０の回路と同様の２
の補数による組合せ論理回路である。出力加算器６４０
はデータバス６３５を経由して出力ラッチ６３０から入
力された加算メツセージサンプルと、バス６２６を経由
してケート回路６２５から与えられる反転されたメツセ
ージサンプルの加算の結果として生ずる正のオーバフロ
ーあるいは負のオーバフローを検出するだめの飽和論理
回路を含んでいる。バス６２６をｉ径由して入力される
メツセージサンプルは、サンプルＲＡＭ６１０に先に記
１意されたメツセージサンプルの反転された写しである
から、これに２の補数加算によってバス６３５から入力
された加算メツセージサンプルから出力加算器によって
実質的に減算される。タイムスロットに関するメツセー
ジサンプルは加算されたメツセージサンプルからこのよ
うにして実質的に減算され、カ目算されたメツセージサ
ンプルが出カフ５０におけるそれぞれのタイムスロット
に出力される前に加算メツセージからそのメツセージの
寄与分を除くようになっている。このシーケンスによっ
て、それぞれのタイムスロットに側音が送信されないよ
うにし、側音はそれぞれの電話機の内部だけで与えられ
るものとなる。

ハス６３５から入力された加算メ゛ンセージサンプルと
ハス６２６から入力されたそれぞれのメツセージサンプ
ルの加算の結果として正あるいは負のいずれかのオーツ
Ｎフロー力互生じたときには、リードＰＯＯＲあるいは
Ｎ０ＯＲを、諦由して出力別算器６４０はオーバフロー
について出力選択回路７１０に欠口らせる。

出力のリセットヒツト処理 出カリセットヒツトプロセッサ（Ｒ８ＢＯ）６６０はデ
ータモードすなわちＣＭＩ３ＴとＣＭＢＲが００に等し
い谷タイムスロ゛ノドに関するリセットヒツト（ピント
１６）を処理するためのｉ組合せ回路である。

前述したように、回路Ｒ８Ｂ０　６６０はＲＡＭ出力ラ
ッチ６３０から出力された供給された加算データメツセ
ージサンプルのＩＪ上セツトツト（ビット１６）の論理
状態を論理状態Ｏに等しい同定規準と比較することによ
って、データモード接続に関するアキュミュレータＲＡ
Ｍ５１０．５２０への最初の供給アクセスを検出する。

前述したように、リセットヒツトプロセッサ２３０は記
憶されていた加算メツセージサンプルのヒツト１６をデ
ータモードに割当てられた各タイムスロットについての
論理１に等して固定規準と比較する。供給サイクルにあ
るアキュミュレータＲＡＭ５１０　（５２０）への最初
のアクセスを検出すると、リセットビットプロセッサ２
６０はデータメツセージサンプル（ＩＢＤＡＴ　）のヒ
ツト１６を論理１に変更するように動作し、アキュミュ
レータＲＡＭ５１０（５２０）の最初にアクセスされた
タイムスロットに関するデータメ゛ンセージを先に加算
されたデータメツセージサンプルから変更する。従って
、回路ＲＳ　８０６６０に与えられるリセットビットは
データ会議接続に関する供給アキュミュレータＲＡＭ５
１０．５２０への各々の最初のアクセスに稟・いては論
理１となる。

回路Ｒ８ＢＯ６６０はデータモードに割当てられた各タ
イムスロットについて動作する。バス６３５のビット１
６と論理０の固定規準の間の不一致を検出すると、回路
ＲＳ　ＢＯ６６０はＭＳＧケート６２５がら出力されバ
ス６２６に含まれたメツセージサンプルをそれぞれのデ
ータ会議接続に割当てられたアキュミュレ−９ＲＡＭ５
１０．’５．２０のｉｅ憶位置に記憶するように動作す
る。上述したように不一致の発生は供給サイクルにおけ
るアキュミュレータＲＡＭの最初のアクセスであること
を示し、またそれぞれのタイムスロットがマルチポイン
トデータ接続のホストステーションに割当てられている
ことを示す。この例では、回路Ｒ８Ｂ０　６６０はＴＳ
Ｉ９００’＆経由してホストタイムスロットに伝送する
だめの加算されたデータメツセージサンプル（ＤＦＤＡ
Ｔ）の正常な出力処理を回路Ｒ８ＢＯ６６０は許容する
。

ホストタイムスロットの間に不一致を検出すると、回路
Ｒ８ＢＯ６６０は、そのタイムスロットの間ＲＡＭ＆み
／書き回路４７０に延びているリードＷＢＮを強制的に
論理１の状態とし、これは次に前述したようにアキュミ
１　レータＲＡＭ５１Ｃ１，５２０を書き込み状態にす
るリードＲＲＭＯ，ＲＲＭ１を動作する。リードＷＢＮ
はアキュミュレータＲＡＭがそれぞれのタイムスロット
とフレームの間で書き込み状態になっているから、記憶
サイクルにおけるアキュミュレータＲＡＭ５１０　（５
２０）には影響を与えない。ＷＢＮ（ｄ供給サイクルの
アキュミュレータＲＡＭ５１０　（５２０）だけに影響
を与え、それぞれのホストタイムスロットの間だけＲＡ
Ｍに影響する。

上述したように、ＲＡＭ入方上方セレクタ５３０６０）
は供給サイクルにおいて、バス６２６に７キユミユレ一
タＲＡＭ５１０　（５２０）の入力に延長し、バス６２
６から選択されたメツセージサンプルのビット１６に論
理０を付ける。従って、クロック信号４Ｔに関して前述
したように、ホストタイムスロットの１／４の間で、ホ
ストタイムスロットに関してバス６２６上にビット１６
とパリティビット１７（図示せず）を含んで存在したデ
ータメツセージサンプルは供給サイクルのアキュミュレ
ータＲＡＭ、５１０　（５’２０　）のそれぞれのデー
タ会議位置に記憶されることになる。

供給サイクルの間に２次タイムスロットによってその記
憶位置が次にアクセスされたときには、そのタイムスロ
ットに関してＲ８ＢＯ６６０が不一致を検出することは
ない。セレクタ５３０（５６０）はビット１６を論理０
にしており、これはＲ８ＢＯ６６０によって使用される
論理Ｏの固定規準と一致するから、次のアクセスでは不
一致が生じないのである。

一致を検出すると、回路Ｒ８ＢＯ６６０はＩＮＩＴＯリ
ード６６１を経由して出力面］御回路に指示して差のメ
ツセージサンプル（ＤＦＤＡ（１）ではなく、Ｃ３ＤＡ
Ｔが出力選択バッファ７２０によって出力されるように
指示する。

マルチポイントデータ接続の場合には、各データステー
ションから受理されたデータザンプルの和から、ホスト
端末による寄与分を減じた信号がＴＳＩ９００を経由し
てホスト端末に伝送される。この後で同一の供給サイク
ルの間に、ホスト端末から受理されたメツセージサンプ
ルは供給アキュミュレータＲＡＭ５１０　（５２０）に
記憶され、マルチポイント接続の夫々の２次脚に送信さ
れる。このようにして、２次脚は相互に分離され、従っ
てホスト端末からのブロードカストだけを受信すること
になる。これに対して、ホスト端末はそれぞれのマルチ
ポイント接続の各々の２次脚からデータを受信する。

分離を実現するために、汎用会議回路１００はＲ８ＢＯ
回路６６０を経由してセレクタ７２０によってＲ，ＡＭ
ラッチ６３０の出力（ホストメツセージサンプル）が選
択されるようにする。これは出力加算器６４０からの出
力が無効なデータメツセージサンプルだからである。

出力加算器６４０からの出力（ＤＦＤＡＴ）はマルチポ
インｈデータ接続の２次脚に割当てられたタイムスロッ
トに関してだけ無効である。これは出力加算器６４０が
ホスト端末から受理されたメツセージサンプルから２次
データタイムスロットに関するデータメツセージサンプ
ルを実効的に減衰し、その回路からの出ノＪを無効にす
るためである。従って、同一の会議接続に関する２次タ
イムスロットの発生の−ｊ出力加算器６４０は実効的に
禁止されることになる。

出力選択“バッファ７２０は入力選択バッファ４２０に
似た組合せ論理回路であり、出力制御回路７１０のｍｌ
Ｊ　ｊＮ下にある。出力選択バッファ７２０はデータバ
ス７３４を１婬由して出力バッファ７３５に出力される
べき選択された入力のパリティ（図示せず）を発生する
だめの回路（図示せず）を含み、外部中央処理ユニット
（図示せず）の指示によって回路の保守機能（図示せず
）を実行するだめの組合セ回路を含んでいる。

出力選択バッファ７２０への入力ＤＦＤＡＴとＣ３ＤＡ
Ｔはそれぞれバス６４１を経由した出力加算器６４０の
出力とラッチ６３０がらの出力をそれぞれ表わしている
。Ｃ３ＤＡＴはアキュミュレータＲＡＭ５１０　（５２
０）からの累積会議メツセージサンプルであ、す、それ
ぞれのタイムスロットのメツセージサンプルの寄与分を
含んでいる。ＤＦＤＡＴはそれぞれのタイムスロットの
メツセージサンプルの寄与分を除いた累積会議メツセー
ジサンプルである。代替ディジタルメツセージＰＭＡＸ
。

ＮＭＡＸおよび空きコードもまた出力バッファ７２０に
よって内部的に発生されるが、これについては先に定義
した。出力選択バッファ７２０は回路の保守要求に応動
して追加の代替ディジタルメツセージ（図示せず）を発
生する。

出力制御回路 出力制御回路暗７０１の内の選択されたものを出力選択
バッファ７２０に出力するのを制御するだめの入力ｉｉ
、＋Ｊ御回路４１０に類似した論理回路である。出力１
ｊ１．ｈａｌｌ　７１０からの出力は出力選択バッファ
７２０へのそれぞれの入力に対応する。

第３表 出力面１１卸入力　　　　　　　　バス７３４への出力
ＣＭＢＲＣＭＢＴ　　　ＰＯＯＲＮ０ＯＲＩＮＩＴＯｏ
　　　　　０−−　　　ＯＤＦＤＡＴｏ　　　　　０　
　−　　　−　　　　Ｉ　　　　　　Ｃ３ＤＡＴ０　　
　１　　−　　−　−　　　　空きコードＪ、　　　　
　ＯＯＯ−ＤＦＤＡＴ ｌ　　　　　４　　　０　　　　０　　　−　　　　　
ＤＦＤＡ’Ｔ１　　　　０　　　０　　　　１　　　−
”ＮＭＡＸｌ　　　　　０　　　１　　　　　Ｑ　　　
　−ＰＭＡＸｌ　　　　　１０　　　　１　　　−　　
　　　ＮＭＡＸｌ　　　　　１　　　１　　　　０　　
　−　　　　　　ＰＭＡＸ第３表は周知の真理値表に類
似した形式でバス７３４ヘケートするための出力バッフ
ァ７２０の入力の対応するものの選択を制御する出力制
御７１０への入力の状、態を表わしている。

リードＰＯＯＲあるいはＮ０ＯＲ（ｉ−ｄ山して与えら
れる出力加算器６４０がらの正あるいは負のオーバフロ
ー信号に応動して出力制御回路７１０はそれぞれリード
ＦＩＦＳおよびＮＦＳを経由して出力選択バッファ７２
０に対して、それぞれ代替ディジタルメツセージＰＦＳ
（ＰＭＡＸ）およびＮＦＳ（ＮＭＡＸ）をバス７３４に
出力するように指示する。それぞれのタイムスロットが
会議接続に対してブロードカストするだけの許可しか持
たないときには（モード制御ビット−０１）いつでも、
リードＩＤＬＣｉ経由する出力選択バッファ７２０の指
示によって空きコードが出力される。この例ではそれぞ
れのブロードカストだけのタイムスロットが会議セツシ
ョンからディジタルメツセージサンプルを受信しないこ
とを保証するために、第３表に従って出力のために空き
コードを選択する。出力選択７１０はリードＤＦＤを経
由して、出力バッファ７２０に対してＤＦＤＡＴデータ
バス６４１を経由して出力力り算器６４０から出力バッ
ファ７２０に与えられている出力（ＤＦＤＡＴ）をオー
バフローがない場合に会議セツションから加算されたメ
ツセージサンプルを受信する許可を持つそれぞれのタイ
ムスロット（ＣＭＢＲ＝１　）に対してケートするよう
指示する。

出力バッファ 出力選択バッファ７２０はバス７３４を経由して選択さ
れたメツセージサンプルを出力バッファラッチ７３５に
延長する。

出力バッファラッチ７３５はマスタスレーブフリップフ
ロップの順序回路である。この中でバス７３４上のデー
タはＩ、　Ｔ　Ｃ付勢ウィンドウの中の４Ｔ−クロック
の後縁で出力バッファラッチ７３５のマスタ段にクロッ
クによって入れられ、マスタレジスタの内容は１６並列
ビットバス７５０に対して出力するためにＬＴＣ付勢ウ
ィンドウの中のクロック信号４Ｔの最初の前縁でスレー
ブレジスタに移される。

出力バッファラッチ７３５を通るディジタルメツセージ
サンプルの伝送はクロック信号４Ｔに従って行なわれ、
出力メツセージサンプルがタイムスロットの一部ではな
く、タイムスロットの全期間で利用できるようになる。

従ってこの構成では、データバス７５０を経由して与え
られた出力メツセージサンプルは１タイムスロツトだけ
入来（次の）タイムスロット（ＩＢＤＡＴ　）から遅れ
ていることになる。列えは、タイムスロット２５４に関
する加算されたメツセージサンプルは入力タイムスロッ
ト２５５の開始時に出カフ５０で利用できることになる
。

マスタースレーブレジスタ装置を標準のフリップフロッ
プで置換すれば、それぞれのタイムスロットの間にデー
タバス７５０を通して出力が利用できるようになる。

結　　論 こ＼で開示した本発明は添付の図面と以上の詳力壮な説
明で示した実施例には限定されず、本発明の精神とＩ匝
囲を逸脱することなく各構成要素および機能を代替し、
追加しあるいは削除することによって液化できるもので
ある。

例えば、４重々の一データバスの構成は刀目算メッツセ
ージサンフ０ルのティクタル１直を定義するビットの数
を追加しｋ　’）　、除いたりすることによって変更す
ることができる。これによってデータビットの数の対応
する変化を反映して、アキュミュレータＲＡＭとサンプ
ルＲＡＭも変更される。さらにモード制御ビットの数も
とＸで定義したものから容易に変更することができる。

あるいは特定の加算メツセージサンプルの出力の１−に
遅延を入れるような他の機能や混合機能を指示するため
にその数を増加することも容易である。さらに、こ＼で
述へた本発明の精神と範１」を逸脱することなく代替シ
ンボルメツセージは容易に他の値に変更することができ
る。またさらにインタフェース回路を直列入力から、周
知の並列入力に変更することも容易である。

こ＼で述べた線形時分割多重交換装置は典型的には回路
要素についての監肴と診断を実行する保守機能を含んで
いる。回路は寸た典型的にはパリティチェックを行ない
、データにパリティビットを付ける装置を含んでいる。

これらの保守機能は非常に望ましいが、その実現は当業
者には周知である。

【図面の簡単な説明】

・窮１図は本発明の一実施例を示すブロック図； 第２図および第３図は本発明の有利な一実施例の詳＋ｉ
＋ｆｊｌなブロック図； 第４図はマスタクロック信号に関する種々のクロック信
号およびタイムスロットアドレスの時１川を表わすシー
ケンス図； 第５図はリセット信号が発生される方法を図示する時間
を表わすシーケンス図； 第６図は第２図および第３図を配列する方法を示す図； 第７図はタイムスロットのクループがアキュミュレータ
ＲＡＭの記憶位置に割当てられる方法の示された例に閏
する説明図である。 〔主女部分の符号の説明〕 請求の範囲中の名称　符号　明１証書中の名称タイムス
ロット入替装置　　８００　　　タイムスロット入替装
置加算手段　　　　　　　　　３１０　　人力加算器記
憶装置　　　　　　　　　５１０、　　アキュミュレー
タＲＡＭ２０ 制御装置ｔ　　　　　　　　　　４４０　　選択ラッチ
ＦＩＧ、　／ １１１ｎｌ’１

Claims (1)

1. 【特許請求の範囲】 １　フレームの中でメツセージサンプルを受理するだめ
   の時分割多重音声会議・データ交換機において、 会議およびデータスイッチは 入力されたタイムスロットの特定のものを代替タイムス
   ロットと選択的に入替えるタイムスロット入替手段と； 入替えられたタイムスロットのグループからのメツセー
   ジサンプルを選択的に加算する加算手段と； 第１の時間フレームの間に加算されたメツセージサンプ
   ルの各々を記憶し、次の第２の時間フレームの間に記憶
   された和を供給するような複数個の記憶位置を有する第
   １の記憶装置と； 次の第２の時間フレームの間に受理された加算されたメ
   ツセージサンプルの各々を記憶し、次の第３の時間フレ
   ームの間に記憶された和を供給するような複数個の記憶
   位置を有する第２の記憶装置と、 加算されたメツセージサンプルをタイムスロットのグル
   ープの中の第１のタイムスロットにだけ供給し、第１の
   タイムスロットから受信されたメツセージサンプルをタ
   イムスロットのグループの他のタイムスロットに供給す
   るよう動作する制御回路とを含むことを特徴とする音声
   会議・データ交換機。 ２、特許請求の範囲第１項に記載の音声会議・データ交
   換機において、 代替タイムスロットを入替えられたタイムスロットと選
   択的に入替え、メツセージサンプルをシステム出力に供
   給するだめの音声会議およびデータスイッチのタイムス
   ロット入替装置を含むことを特徴とする音声会議・デー
   タ交換機。 ３　特許請求の範囲第１項に記載の音声会議・データ交
   換機において、 制御回路は １）第１の固定規準信号を発生し、 ２）第１の規準信号の状態と一致する一義的なビットを
   入来加算メツセージサ ンプルに付加し、 ３）第２の固定規準信号を発生し、 ４）付加されたビットを第２の固定した規準信号の状態
   と一致するように選択 的に変更するように動作し、 第１の比較器は先に加算されたメツセージサンプルの特
   定のものの変更された付加されたビットと固定された第
   ２の規準信号を比較し、 第２の比較器は先に加算されたメツセージサンプルの特
   定のものの付加されたビットと固定された第２の規準信
   号を比較することを特徴とする音声会議・データ交換機
   。 ４　特許請求の範囲第３項に記載の音声会議データ交換
   機において、 第２の規準信号の状態は第１の規準信号の補数になって
   因ることを特徴とする音声会議・データ交換機。 ５　特許請求の範囲第３項に記載の音声会議データ交換
   機において、 制御手段は付加されたビットと第２の固定した規準信号
   が不一致であったときと、付加されたビットが第１の固
   定した規準信号が不一致であったときに動作することを
   特徴とする音声会議・データ交換機。 ６　特許請求の範囲第１項に記載の音声会議データ交換
   機において、 各々の入来タイムスロットに関する複数個のビットの一
   義的な状態によってタイムスロットの選択的グループが
   識別されることを特徴とする音声会議・データ交換機。