JPS5991770A - 音声会議・デ−タ交換機 - Google Patents
音声会議・デ−タ交換機Info
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- JPS5991770A JPS5991770A JP58195141A JP19514183A JPS5991770A JP S5991770 A JPS5991770 A JP S5991770A JP 58195141 A JP58195141 A JP 58195141A JP 19514183 A JP19514183 A JP 19514183A JP S5991770 A JPS5991770 A JP S5991770A
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- ram
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- time
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/42—Systems providing special services or facilities to subscribers
- H04M3/56—Arrangements for connecting several subscribers to a common circuit, i.e. affording conference facilities
- H04M3/561—Arrangements for connecting several subscribers to a common circuit, i.e. affording conference facilities by multiplexing
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフレーム内にメツセージサンプルを受理するた
めの時分割多重音声会議兼データスイッチに関する。
めの時分割多重音声会議兼データスイッチに関する。
時分割多重交換は線を多数の利用者で共同利用し、時分
割多重化されたタイムスロットが通信セツションを設定
するために割当てられるようなタイプのディジタル交換
である。
割多重化されたタイムスロットが通信セツションを設定
するために割当てられるようなタイプのディジタル交換
である。
ディジタル時分割交換の技術はまたタイムスロット入替
装置(TSI)として知られるシステムを含み、これで
は与えられた入力タイムスロットからのディジタルメツ
セージサンプルが他の出力タイムスロットにスイッチさ
れる。TSIは今では会議接続の設定のために使用され
ている。
装置(TSI)として知られるシステムを含み、これで
は与えられた入力タイムスロットからのディジタルメツ
セージサンプルが他の出力タイムスロットにスイッチさ
れる。TSIは今では会議接続の設定のために使用され
ている。
ゝゝディジタル時分割多重交換方式“と題する米国特許
第4,119,807は会議セツションに参加する会議
者の数に関して制約のない会議接続を設定するために構
成された時分割ディジタルスイッチの例である。この特
許では第1の時間フレームの間に128個のタイムスロ
ットのそれぞれに接続され、だ128本のラインからの
ディジタルメツセージサンプルを順次に加算し、第2の
時間フレームの間にそわ、それに割当てられたタイムス
ロットで、接続された各ラインに加算されたサンプルを
出力するようになっている。
第4,119,807は会議セツションに参加する会議
者の数に関して制約のない会議接続を設定するために構
成された時分割ディジタルスイッチの例である。この特
許では第1の時間フレームの間に128個のタイムスロ
ットのそれぞれに接続され、だ128本のラインからの
ディジタルメツセージサンプルを順次に加算し、第2の
時間フレームの間にそわ、それに割当てられたタイムス
ロットで、接続された各ラインに加算されたサンプルを
出力するようになっている。
このタイプのディジタル交換装置は二つの加算メモリー
を有しており、これは時間フレームに関して交互にロー
ド、アンロードされる。さら(tて加算メモリーと同期
して第3と第4のメモリーが交互にロードされ、割当て
られだタイムスロットに関するディジタルメツセージサ
ンプルの蓄積に使用される。各々の加算メモリーは加算
メツセージサンプルの新らしい系列を記憶する準備とし
てそれぞれの記憶サイクルすなわち時間フレームのはじ
めでクリアされる。
を有しており、これは時間フレームに関して交互にロー
ド、アンロードされる。さら(tて加算メモリーと同期
して第3と第4のメモリーが交互にロードされ、割当て
られだタイムスロットに関するディジタルメツセージサ
ンプルの蓄積に使用される。各々の加算メモリーは加算
メツセージサンプルの新らしい系列を記憶する準備とし
てそれぞれの記憶サイクルすなわち時間フレームのはじ
めでクリアされる。
現在ではアナログ会議ブリッジを使用して、ひとつのマ
スクステーションとひとつあるいは多数の遠隔ステーシ
ョンから成るブロードカスト・ポリングマルチポイント
接続が典型的に設定される。マスクステーションすなわ
ちホストはマルチポイントすなわち会議接続の2次脚(
−ポリング情報を放送し、2次脚からの伝送はホストス
テーションだけで受信される。
スクステーションとひとつあるいは多数の遠隔ステーシ
ョンから成るブロードカスト・ポリングマルチポイント
接続が典型的に設定される。マスクステーションすなわ
ちホストはマルチポイントすなわち会議接続の2次脚(
−ポリング情報を放送し、2次脚からの伝送はホストス
テーションだけで受信される。
4線式チャネルを必要とする典型的な動作では、ポルさ
れた端末で認識される一義的なアドレスを送信すること
によって、ホストステーションは各々の2次脚をポルす
る。もしポルされたステーションにホストと交信する仕
事が存在しなければ、これは否定を返送するかあるいは
返答せず、ホストステーションは他の遠隔ステーション
をポルする。もしポルされたステーションにホストと交
信すべき仕事が存在すれば、ポルされたステーションは
肯定応答を返送し、ホストが他のステーションをポルす
る前に交信が完了するようにする。遠隔ステーションの
間のすべてのデータ交信はホストステーションを通して
行なわれる。これは典型的にはマルチポイント会議ネッ
トワークは遠隔ステーションを相互に分離するように設
計されているだめである。この要求はポルされたステー
ションからのデータあるいはポルされな−ステーション
からの雑音が他の遠隔ステーションに混乱を与えるのを
防止するだめである。
れた端末で認識される一義的なアドレスを送信すること
によって、ホストステーションは各々の2次脚をポルす
る。もしポルされたステーションにホストと交信する仕
事が存在しなければ、これは否定を返送するかあるいは
返答せず、ホストステーションは他の遠隔ステーション
をポルする。もしポルされたステーションにホストと交
信すべき仕事が存在すれば、ポルされたステーションは
肯定応答を返送し、ホストが他のステーションをポルす
る前に交信が完了するようにする。遠隔ステーションの
間のすべてのデータ交信はホストステーションを通して
行なわれる。これは典型的にはマルチポイント会議ネッ
トワークは遠隔ステーションを相互に分離するように設
計されているだめである。この要求はポルされたステー
ションからのデータあるいはポルされな−ステーション
からの雑音が他の遠隔ステーションに混乱を与えるのを
防止するだめである。
現在は、ブロードカストポリングのマルチポイント接続
は典型的には送信および受信路にアナログブリッジを有
する4線式回線を使用して設定される。さら((各々の
遠隔ステーションは遠隔ステーション分相互に分離する
ために順方向利得を持つが逆方向オU得を持たない増幅
回路によって受信ブリッジに接続されている。
は典型的には送信および受信路にアナログブリッジを有
する4線式回線を使用して設定される。さら((各々の
遠隔ステーションは遠隔ステーション分相互に分離する
ために順方向利得を持つが逆方向オU得を持たない増幅
回路によって受信ブリッジに接続されている。
上述したデータのマルチポイント接続に関する問題は、
その建設が高価であるばかりでなく、その保守も高価で
あることである。アナログ回路、特に増幅器は、増幅器
の利得が時間と共に変化するため、それを調整し、また
チャネルの間の漏話を防止するために定期的な保守が必
要である。まだ各々の会議ネットワークはネットワーク
に接続される会議者の数に関する利用者の要求を満足す
るだめに特別に設計しなければならない。特別に設計し
た会議ネットワークを作ることは費用のかかることであ
る。
その建設が高価であるばかりでなく、その保守も高価で
あることである。アナログ回路、特に増幅器は、増幅器
の利得が時間と共に変化するため、それを調整し、また
チャネルの間の漏話を防止するために定期的な保守が必
要である。まだ各々の会議ネットワークはネットワーク
に接続される会議者の数に関する利用者の要求を満足す
るだめに特別に設計しなければならない。特別に設計し
た会議ネットワークを作ることは費用のかかることであ
る。
米国特許4,119,807 ’(r含む多くの従来技
術のディジタル会議システムでは、ディジモル音声ザン
プルを取扱かい、従ってディジタルデータを蓄積・転送
する機能を持っている。しかし、このようなシステムに
固有な重要な欠点は、ブロードカストポリングのマルチ
ポイント接続のようなホスト計算機と2次計算機から成
る会議で取扱かわれるデータの流れを正しく処理して制
御することができない点である。従来技術のシステムで
、ポルされた計算機からホスト計算機へ伝送されるデー
タはまだ、会議に参加している他の計算機へも転送され
る。これはネットワーク中の各ステーションからのデー
タある込は雑音サンプルは読み出しサイクルの間に加算
されて記憶され、供給サイクルの間に各ステーション(
タイムスロット)に供給されるだめである。従ってデー
タはポルされた計算機とホスト計算機の間だけでやりと
りされるだけではなく、ポルされなかった計算機にも伝
えられることになる。また先にポルされた計算機からの
最後のデータの流れはホスト計算機からのコマンドと加
算されて、新たてポルされた計算機がコマンドを破壊し
てしまうこともある。コマンドは加算されたデータの流
れの中に埋め込まれてhるから、新らしくポルされた計
算機によっては認識することはできない。
術のディジタル会議システムでは、ディジモル音声ザン
プルを取扱かい、従ってディジタルデータを蓄積・転送
する機能を持っている。しかし、このようなシステムに
固有な重要な欠点は、ブロードカストポリングのマルチ
ポイント接続のようなホスト計算機と2次計算機から成
る会議で取扱かわれるデータの流れを正しく処理して制
御することができない点である。従来技術のシステムで
、ポルされた計算機からホスト計算機へ伝送されるデー
タはまだ、会議に参加している他の計算機へも転送され
る。これはネットワーク中の各ステーションからのデー
タある込は雑音サンプルは読み出しサイクルの間に加算
されて記憶され、供給サイクルの間に各ステーション(
タイムスロット)に供給されるだめである。従ってデー
タはポルされた計算機とホスト計算機の間だけでやりと
りされるだけではなく、ポルされなかった計算機にも伝
えられることになる。また先にポルされた計算機からの
最後のデータの流れはホスト計算機からのコマンドと加
算されて、新たてポルされた計算機がコマンドを破壊し
てしまうこともある。コマンドは加算されたデータの流
れの中に埋め込まれてhるから、新らしくポルされた計
算機によっては認識することはできない。
従って、新らしくポルされたステーションはコマンドを
無視し、空き状態のままになる。
無視し、空き状態のままになる。
要するに、従来技術のディジタル会議システムは2次ス
テーションを相互に分離することができず、また音声と
データ接続の両方を統合する能力が存在しなめことにな
る。
テーションを相互に分離することができず、また音声と
データ接続の両方を統合する能力が存在しなめことにな
る。
この問題は本発明に従えば、会議およびデータスイッチ
は、入力タイムスロットの特定のものを代替タイムスロ
ットに選択的((入替える手段と、入替えられたタイム
スロットのグループからのメツセージを選択的に加算す
る手段と、第1の時間フレームの間に加算されたメツセ
ージサンプルの各々を記憶し記憶された和を次の第2の
時間フレームの間に供給するだめの複数個の記憶位置を
有する第1の記憶手段と、第2の時間フレームの間に受
理された加算されたメツセージサンプルを記憶し記憶さ
れた和を次の第3の時間フレームの間に供給する第2の
記憶手段と、加算されたメツセージサンプルをタイムス
ロットのグループの第1のタイムスロットにのみ供給し
第1のタイムスロットから受信されたメツセージサンプ
ルをタイムスロットのグループ中の他のタイムスロット
に供給するように動作する制御回路から成る会議回路に
よって解決される。
は、入力タイムスロットの特定のものを代替タイムスロ
ットに選択的((入替える手段と、入替えられたタイム
スロットのグループからのメツセージを選択的に加算す
る手段と、第1の時間フレームの間に加算されたメツセ
ージサンプルの各々を記憶し記憶された和を次の第2の
時間フレームの間に供給するだめの複数個の記憶位置を
有する第1の記憶手段と、第2の時間フレームの間に受
理された加算されたメツセージサンプルを記憶し記憶さ
れた和を次の第3の時間フレームの間に供給する第2の
記憶手段と、加算されたメツセージサンプルをタイムス
ロットのグループの第1のタイムスロットにのみ供給し
第1のタイムスロットから受信されたメツセージサンプ
ルをタイムスロットのグループ中の他のタイムスロット
に供給するように動作する制御回路から成る会議回路に
よって解決される。
本発明の目的は音声およびデータ接続を統合し、アナロ
グブリッジある層は増幅器を必要とすることなくポルさ
れた端末とポルされない端末を相互に分離することであ
る。分離を実現するだめに、システムはタイムスロット
入替装置によって入来タイムスロットの割当を再調整し
、データ接続のホスト端末にはデータ接続の2次端末に
割当てられたタイムスロットに比べて低位のタイムスロ
ットが割当てら名、るようにする。入替えられたタイム
スロットは出力タイムスロット入替装置によって、元の
タイムスロット割当に回復される。
グブリッジある層は増幅器を必要とすることなくポルさ
れた端末とポルされない端末を相互に分離することであ
る。分離を実現するだめに、システムはタイムスロット
入替装置によって入来タイムスロットの割当を再調整し
、データ接続のホスト端末にはデータ接続の2次端末に
割当てられたタイムスロットに比べて低位のタイムスロ
ットが割当てら名、るようにする。入替えられたタイム
スロットは出力タイムスロット入替装置によって、元の
タイムスロット割当に回復される。
このようにして、ホスト端末は各々の供給サイクルの間
に会議の加算メツセージサンプルに最初にアクセスした
ものとして識゛別される。
に会議の加算メツセージサンプルに最初にアクセスした
ものとして識゛別される。
会議和(柘対して最初にアクセスしたことを認識すると
、汎用のデ会議システムレステムは和を対応するタイム
スロット(ホスト端末)に分配し、前の読み出しサイク
ルあるいはフレームの間に受信されたそのタイムスロッ
トのメツセージサンプルをアキュミュレータメモリーに
記憶された和((置換する。その後で同一の供給フレー
ムの間にデータ接続に割当てられた各々の引き続くタイ
ムスロット(2次脚)はホスト端末で送信された修正さ
れた会議和すなわちブロードカストを受信する。
、汎用のデ会議システムレステムは和を対応するタイム
スロット(ホスト端末)に分配し、前の読み出しサイク
ルあるいはフレームの間に受信されたそのタイムスロッ
トのメツセージサンプルをアキュミュレータメモリーに
記憶された和((置換する。その後で同一の供給フレー
ムの間にデータ接続に割当てられた各々の引き続くタイ
ムスロット(2次脚)はホスト端末で送信された修正さ
れた会議和すなわちブロードカストを受信する。
汎用ディジタル会議システムはまた各タイムスロットの
送信(ブロードカスト)と受信(モニタ)を制御する。
送信(ブロードカスト)と受信(モニタ)を制御する。
従って、システムは容易に音声およびマルチポイントデ
ータ接続の両方を混合することができ、これが本発明の
他の目的であり、従来技術から進歩している点である。
ータ接続の両方を混合することができ、これが本発明の
他の目的であり、従来技術から進歩している点である。
本発明の動作と実現については図面全参照した以下の説
明により、完全に理解されるものである。
明により、完全に理解されるものである。
一般的説明
音声とデータの接続を統合したブロードカスト・ポリン
グマルチポイント会議システム100の一例を示す第1
図に従って、ここで会議システムの簡単な概要を説明す
る。会議システム1000はタイムスロット入替装置8
00および900、汎用線形時分割多重会議回路100
および中央処理ユニット850から成る。会議システム
1000は入力端末825からの線形符号化された音声
およびデータサンプルを出力端末950に延長する。
グマルチポイント会議システム100の一例を示す第1
図に従って、ここで会議システムの簡単な概要を説明す
る。会議システム1000はタイムスロット入替装置8
00および900、汎用線形時分割多重会議回路100
および中央処理ユニット850から成る。会議システム
1000は入力端末825からの線形符号化された音声
およびデータサンプルを出力端末950に延長する。
会議システム1000は典型的にはT1キャリヤシステ
ムとして知られているような時分割多重伝送チャネルの
間に挿入される時分割多重交換方式である。
ムとして知られているような時分割多重伝送チャネルの
間に挿入される時分割多重交換方式である。
T1キャリヤのチャネルから生ずるディジタルブロード
カストポリングマルチポイント接続において、ホスト端
末のタイムスロットが2次端末のタイムスロットに関し
て最も早いタイムスロットであるという保障は存在しな
い。これは典型的なマルチポイント接続は異るT1キャ
リヤのチャネルから発生することを考えればその通りと
ガる。この条件を解決するために、データのマルチポイ
ント接続に関してシステム1000に接続されているT
1キャリヤのチャネルが中央処理ユニット850によっ
て分析さワ1、会議タイムスロットの相対時間位置が判
定される。ホスト計算機が相対的に最下位のタイムスロ
ットに割当てられていなめときには、中央処理ユニット
はリードBUSDATOi経由してタイムスロット入替
装置(TSI)800に指示して、そのタイムスロット
をマルチポイント接続の2次脚に割当てら力、たタイム
スロットが各時間フレームで現わh、る時間順序におい
て最初にある代替タイムスロットに入替える。中央処理
ユニット850は、もし必要であれば、ホスト計算機に
低い順序のタイムスロットが割当てられることを保証す
るために、TSI800によって、すべてのタイムスロ
ットを再配置する。
カストポリングマルチポイント接続において、ホスト端
末のタイムスロットが2次端末のタイムスロットに関し
て最も早いタイムスロットであるという保障は存在しな
い。これは典型的なマルチポイント接続は異るT1キャ
リヤのチャネルから発生することを考えればその通りと
ガる。この条件を解決するために、データのマルチポイ
ント接続に関してシステム1000に接続されているT
1キャリヤのチャネルが中央処理ユニット850によっ
て分析さワ1、会議タイムスロットの相対時間位置が判
定される。ホスト計算機が相対的に最下位のタイムスロ
ットに割当てられていなめときには、中央処理ユニット
はリードBUSDATOi経由してタイムスロット入替
装置(TSI)800に指示して、そのタイムスロット
をマルチポイント接続の2次脚に割当てら力、たタイム
スロットが各時間フレームで現わh、る時間順序におい
て最初にある代替タイムスロットに入替える。中央処理
ユニット850は、もし必要であれば、ホスト計算機に
低い順序のタイムスロットが割当てられることを保証す
るために、TSI800によって、すべてのタイムスロ
ットを再配置する。
次に、中央処理ユニットはリードBUSDAT1を経由
してTSI900に指示して、各々の入替えられたタイ
ムスロットをその元の割当てに回復する。このようにし
て、システムは時分割多重伝送チャネルの間に挿入され
たときに、トランスバレントになる。
してTSI900に指示して、各々の入替えられたタイ
ムスロットをその元の割当てに回復する。このようにし
て、システムは時分割多重伝送チャネルの間に挿入され
たときに、トランスバレントになる。
汎用会議回路100はデータのマルチポイント接続の2
次脚が完全に相互1で分離されることを保証する。汎用
会議回路100は音声およびデータ接読の両方を処理す
る能力を有する256タイムスロツトの線形時分割スイ
ッチである。分離を実現するために会議回路100は各
タイムスロットの送信(ブロードカスト)および受信(
モニタ)機能を制御する。
次脚が完全に相互1で分離されることを保証する。汎用
会議回路100は音声およびデータ接読の両方を処理す
る能力を有する256タイムスロツトの線形時分割スイ
ッチである。分離を実現するために会議回路100は各
タイムスロットの送信(ブロードカスト)および受信(
モニタ)機能を制御する。
会議回路100はI DATバス210を経由してTS
I800によって出力された線形符号化された音声ある
いはデータサンプルを加算し、後述するように、書き込
みサイクルの間に同一の会議接続のタイムスロットに関
して、これらの加算されたサンプルをアキュミュレータ
RAM510 (520)(第3図に示す)に記憶する
ように通過させる。然る後に、次の供給サイクルの間に
、会議回路100はTSI900を経由して会議接続の
各タイムスロットに対して、受信タイムスロットによる
和に対する寄与分だけ小さい先疋加算されたメツセージ
サンプルを供給する。
I800によって出力された線形符号化された音声ある
いはデータサンプルを加算し、後述するように、書き込
みサイクルの間に同一の会議接続のタイムスロットに関
して、これらの加算されたサンプルをアキュミュレータ
RAM510 (520)(第3図に示す)に記憶する
ように通過させる。然る後に、次の供給サイクルの間に
、会議回路100はTSI900を経由して会議接続の
各タイムスロットに対して、受信タイムスロットによる
和に対する寄与分だけ小さい先疋加算されたメツセージ
サンプルを供給する。
マルチポイントデータ接続については、データ接続に関
する加算されたメツセージサンプルに対する最初のアク
セスを認識するために供給サイクルは会議回路100に
よって修正される。
する加算されたメツセージサンプルに対する最初のアク
セスを認識するために供給サイクルは会議回路100に
よって修正される。
マルチポイントデータ接続のだめのホスト計算機は最下
位のタイムスロットに割当てられているから、これは各
供給サイクルの間にデータ加算にアクセスする第1のタ
イムスロットである。データ和(、で対する最初のアク
セスを認識すると、会議回路1ooはTSI900を経
由してホスト計算機に和を分配し、前の書き込みすなわ
ち記憶サイクルの間にホストから受信されたデータサン
プルでアキュミュレータRAM510 (520)に記
憶された和に重ね書きする。この後で、同一の供給サイ
クルの間に、会議回路1ooは接続の各々の2次脚すな
わち2次タイムスロットにホスト計算機から受信された
データメツセージのサンプルを分配する。このようにし
て、マルチポイントデータ接続の2次脚の各々はホスト
からの伝送すなわちブロードカストだけを受信し、従っ
て残りの2次脚からは分離される。後述するように、中
央処理ユニット850はそれぞ、l”LBU’5DAT
’lJ−ドを通して、会議回路100およびTSI80
0.900と直列に交信する。
位のタイムスロットに割当てられているから、これは各
供給サイクルの間にデータ加算にアクセスする第1のタ
イムスロットである。データ和(、で対する最初のアク
セスを認識すると、会議回路1ooはTSI900を経
由してホスト計算機に和を分配し、前の書き込みすなわ
ち記憶サイクルの間にホストから受信されたデータサン
プルでアキュミュレータRAM510 (520)に記
憶された和に重ね書きする。この後で、同一の供給サイ
クルの間に、会議回路1ooは接続の各々の2次脚すな
わち2次タイムスロットにホスト計算機から受信された
データメツセージのサンプルを分配する。このようにし
て、マルチポイントデータ接続の2次脚の各々はホスト
からの伝送すなわちブロードカストだけを受信し、従っ
て残りの2次脚からは分離される。後述するように、中
央処理ユニット850はそれぞ、l”LBU’5DAT
’lJ−ドを通して、会議回路100およびTSI80
0.900と直列に交信する。
詳細な説明
第1図に示すように、TSI800.900は典型的に
は線形タイムスロット入替装置であり、その中では25
6個の入力タイムスロットが256個の串カタイムスロ
ットに与えられる。T’S I 800.900は典型
的には、米国特許4,298,977に述べられたタイ
プのタイムスロット入替装置であり、これでは第1の書
き込みサイクルの間((入力タイムスロットに関するメ
ツセージあるいはデータのサンプルが割当てられ、た出
力タイムスロットに関するアキュミュレータRAM(図
示せず)の記憶位置に記憶される。第2の供給サイクル
の間に、記憶されたメツセージサンプルはアキュミュレ
ータRAMから除かれ、入替えら力、たタイムスロット
で・出力される。TSI8’00(900,)の場合に
は、メツセージサンプルは16ビツトの並列ハス210
(950)を経由して各タイムスロットに関して出力さ
れ、TSI800 (9oO)は典型的にはワード当り
16ビツトの256ワードのRAMを使用し、これは各
タイムスロットのフレームチ交互に切替えられる。この
ようにして、第1のタイムスロットフレームの間に、T
sI800 (900)はバス825(950)を経由
して受理された入力タイムスロットに関するメツセージ
サンプルを、第1のデータRAM(図示せず)の順次の
タイムスロットアドレス如関する位置に記憶する。同時
に、TSI800 (900)は出力バス210(95
0)に対して、前の書き込みサイクルの間に第2のデー
タRAM (図示せず)に記憶さり、たメツセージサン
プルを供給する。次のサイクルの間にはデータRAMが
逆転され、第2のデータRAMは入来メツセージサンプ
ルを記憶するのに使用され、第1のデータRAMは出力
にメツセージサンプルを供給するのに使用される。
は線形タイムスロット入替装置であり、その中では25
6個の入力タイムスロットが256個の串カタイムスロ
ットに与えられる。T’S I 800.900は典型
的には、米国特許4,298,977に述べられたタイ
プのタイムスロット入替装置であり、これでは第1の書
き込みサイクルの間((入力タイムスロットに関するメ
ツセージあるいはデータのサンプルが割当てられ、た出
力タイムスロットに関するアキュミュレータRAM(図
示せず)の記憶位置に記憶される。第2の供給サイクル
の間に、記憶されたメツセージサンプルはアキュミュレ
ータRAMから除かれ、入替えら力、たタイムスロット
で・出力される。TSI8’00(900,)の場合に
は、メツセージサンプルは16ビツトの並列ハス210
(950)を経由して各タイムスロットに関して出力さ
れ、TSI800 (9oO)は典型的にはワード当り
16ビツトの256ワードのRAMを使用し、これは各
タイムスロットのフレームチ交互に切替えられる。この
ようにして、第1のタイムスロットフレームの間に、T
sI800 (900)はバス825(950)を経由
して受理された入力タイムスロットに関するメツセージ
サンプルを、第1のデータRAM(図示せず)の順次の
タイムスロットアドレス如関する位置に記憶する。同時
に、TSI800 (900)は出力バス210(95
0)に対して、前の書き込みサイクルの間に第2のデー
タRAM (図示せず)に記憶さり、たメツセージサン
プルを供給する。次のサイクルの間にはデータRAMが
逆転され、第2のデータRAMは入来メツセージサンプ
ルを記憶するのに使用され、第1のデータRAMは出力
にメツセージサンプルを供給するのに使用される。
タイムスロットを入替えるために、Ts■800 (9
00)は入替えられたタイムスロットのアドレスの記憶
のだめに256X11ビツトの制御RAM (図示せず
)を使用する。
00)は入替えられたタイムスロットのアドレスの記憶
のだめに256X11ビツトの制御RAM (図示せず
)を使用する。
例えば、入来タイムスロット5をバス210の出力タイ
ムスロット63に入替えるためには、中央処理ユニット
850はTSI800に対するバス命令を直列に送信す
ることによって、TSI800の制御RAMの位置5に
間接アドレス63を与え、位置63に間接アドレス5を
与える。入来タイムスロット5の間に、TSI800は
記憶サイクルではそれぞれのメツセージを位置5に格納
する。またタイムスロット63に関する入来メツセージ
サンプルは記憶サイクルにおいては、RAMの順序位置
63に記憶される。次の供給サイクルの間で、出力バス
210に記憶されたメツセージを供給するように指定さ
れたデータR’ A Mがタイムスロット5および63
に関してアドレスされる。供給サイクルの間にタイムス
ロット5が生じたときに、そのアドレスは供給RAMの
読み出しアドレスをフェッチするために制御RAM’i
順次にアドレスするのに使用される。この読み出しアド
レスはこの例では間接アドレス63である。データ供給
RAMの位置63がアドレスされ、その位置に記憶され
ているメツセージサンプルが210で出力に供給される
。
ムスロット63に入替えるためには、中央処理ユニット
850はTSI800に対するバス命令を直列に送信す
ることによって、TSI800の制御RAMの位置5に
間接アドレス63を与え、位置63に間接アドレス5を
与える。入来タイムスロット5の間に、TSI800は
記憶サイクルではそれぞれのメツセージを位置5に格納
する。またタイムスロット63に関する入来メツセージ
サンプルは記憶サイクルにおいては、RAMの順序位置
63に記憶される。次の供給サイクルの間で、出力バス
210に記憶されたメツセージを供給するように指定さ
れたデータR’ A Mがタイムスロット5および63
に関してアドレスされる。供給サイクルの間にタイムス
ロット5が生じたときに、そのアドレスは供給RAMの
読み出しアドレスをフェッチするために制御RAM’i
順次にアドレスするのに使用される。この読み出しアド
レスはこの例では間接アドレス63である。データ供給
RAMの位置63がアドレスされ、その位置に記憶され
ているメツセージサンプルが210で出力に供給される
。
同様にして、タイムスロット63が生じたとき、供給R
AMの位置5がアドレスされ、その位置に記憶されたメ
ツセージサンプルが210の出力に供給される。従って
、825で人力されたタイムスロット5および63に関
するメツセージサンプルはTSI800の出力210で
入替えられる。
AMの位置5がアドレスされ、その位置に記憶されたメ
ツセージサンプルが210の出力に供給される。従って
、825で人力されたタイムスロット5および63に関
するメツセージサンプルはTSI800の出力210で
入替えられる。
この例の説明を続けるならば、タイムスロット63およ
び5は再びシステム1000の出力950で入替えられ
て、そのメツセージサンプルを元のタイムスロット位置
に回復する。TSI800の場合と同様に、中央処理ユ
ニット850ばDUSDAT 1 ’Th経由して、T
SI800について上述した方法でTSI900に対し
てアドレス1TsI900の制御RAM(図示せず)の
位置63に格納し、アドレス63を位置5に格納するよ
うに指示する。入替えられたタイムスロット5に関して
バス750を経由してTSI900に与えられたメツセ
ージサンプルは元のタイムスロット63の間に950に
出力される。入替えられたタイムスロット63に関して
TSI900によって受理されたメツセージサンプルは
元のタイムスロット5が生じたときに出力される。
び5は再びシステム1000の出力950で入替えられ
て、そのメツセージサンプルを元のタイムスロット位置
に回復する。TSI800の場合と同様に、中央処理ユ
ニット850ばDUSDAT 1 ’Th経由して、T
SI800について上述した方法でTSI900に対し
てアドレス1TsI900の制御RAM(図示せず)の
位置63に格納し、アドレス63を位置5に格納するよ
うに指示する。入替えられたタイムスロット5に関して
バス750を経由してTSI900に与えられたメツセ
ージサンプルは元のタイムスロット63の間に950に
出力される。入替えられたタイムスロット63に関して
TSI900によって受理されたメツセージサンプルは
元のタイムスロット5が生じたときに出力される。
システム1ooo’6タイムスロツトフレームの発生に
同期するために、中央処理ユニットは125マイクロ秒
ごとにリードTSYNCを経由して会議回路100とT
SI800(400)に対してフレームパルスを分配す
る。中央処理ユニット850は壕だフレームパルスに関
して256個のタイムスロットの流れを発生するため妃
、リード5CK2Tを経由してTSI800 (900
)[,2MHzのクロック信号をまだリード5CK4T
i経由して会議回路10(]vC4MHz のクロック
信号を送信する。後述するように、会議回路100はT
S■800(900)との同期をとるだめに4MHz
のクロックを2逓降する。
同期するために、中央処理ユニットは125マイクロ秒
ごとにリードTSYNCを経由して会議回路100とT
SI800(400)に対してフレームパルスを分配す
る。中央処理ユニット850は壕だフレームパルスに関
して256個のタイムスロットの流れを発生するため妃
、リード5CK2Tを経由してTSI800 (900
)[,2MHzのクロック信号をまだリード5CK4T
i経由して会議回路10(]vC4MHz のクロック
信号を送信する。後述するように、会議回路100はT
S■800(900)との同期をとるだめに4MHz
のクロックを2逓降する。
中央処理ユニット850は典型的にはROMおよびRA
Mのような充分なメモリー、内部バス、マイクロプロセ
ッサバスインタフェース、クロック、バス875を経由
して外部端末と通信する手段、システム同期回路、およ
びシステム1000のエレメントと通信するための周辺
バスインタフェースと組合わされたマイクロプロセッサ
を含んで因る。
Mのような充分なメモリー、内部バス、マイクロプロセ
ッサバスインタフェース、クロック、バス875を経由
して外部端末と通信する手段、システム同期回路、およ
びシステム1000のエレメントと通信するための周辺
バスインタフェースと組合わされたマイクロプロセッサ
を含んで因る。
中央処理ユニット8’50は会議回路1000を音声あ
るいはデータのマルチポイント接続を設定するだめに遠
隔ある論はローカルのデータ端末(図示せず〕とインタ
フェースするのに使用される。多ぐの大企業では、中央
位置とひとつある論はそれ以上の遠隔位置の間でデータ
の伝送を必要とする多数の地点を有して層る。端点(ス
テーション)はT1キャリヤのような伝送リンクを経由
して会議システム100oに接続さ九る。技術者がデー
タ端末を経由して中央処理ユニット850に対して中央
ある層はホストステーションと2次ステーションに割当
てられだT1キャリヤのタイムスロットに関して、中央
処理ユニット850に知らせる。
るいはデータのマルチポイント接続を設定するだめに遠
隔ある論はローカルのデータ端末(図示せず〕とインタ
フェースするのに使用される。多ぐの大企業では、中央
位置とひとつある論はそれ以上の遠隔位置の間でデータ
の伝送を必要とする多数の地点を有して層る。端点(ス
テーション)はT1キャリヤのような伝送リンクを経由
して会議システム100oに接続さ九る。技術者がデー
タ端末を経由して中央処理ユニット850に対して中央
ある層はホストステーションと2次ステーションに割当
てられだT1キャリヤのタイムスロットに関して、中央
処理ユニット850に知らせる。
中央処理ユニット850は命令を分析し、もし必要なら
上述した方法で、会議回路1o。
上述した方法で、会議回路1o。
の入力でホストタイムスロットが2次脚に割当てI−)
h−たタイムスロットに関してフレーム内で最初((発
生するようにホストタイムスロットTSI800に経由
して入替える。上述したように、中央処理ユニット85
0はまだ周知の方法でプロクラムされ、リード950を
経由してTSI900に対してすべての入替えられだタ
イムスロットをその元のタイムスロットに回復するよう
になって層る。中央処理ユニット850はさらに、周知
の方法でプログラムされ5、会議回路100に対してマ
ルチポイント接続のステーションの間の会議接続を設定
する指示ができるようになってbる。中央処理ユニット
850が会議回路100に対して会議接続を設定するよ
うに指示する方法については次節で説明する。
h−たタイムスロットに関してフレーム内で最初((発
生するようにホストタイムスロットTSI800に経由
して入替える。上述したように、中央処理ユニット85
0はまだ周知の方法でプロクラムされ、リード950を
経由してTSI900に対してすべての入替えられだタ
イムスロットをその元のタイムスロットに回復するよう
になって層る。中央処理ユニット850はさらに、周知
の方法でプログラムされ5、会議回路100に対してマ
ルチポイント接続のステーションの間の会議接続を設定
する指示ができるようになってbる。中央処理ユニット
850が会議回路100に対して会議接続を設定するよ
うに指示する方法については次節で説明する。
汎用会議回路(100)の動作
第2図および第3図は第6図に示すような関係で配置さ
れ線形時分割多重会議ネットワークを提供するために会
議回路1000種々の構成要素を共同動作する方法を示
して層る。
れ線形時分割多重会議ネットワークを提供するために会
議回路1000種々の構成要素を共同動作する方法を示
して層る。
第2図および第3図を参照すれば、TSI800からの
nタイムスロットのディジタル入力時間フレームは入力
210(第2図)に対して、会議回路100で処理する
だめに2の補数の形式で線形符号化されたデータあるい
は音声サンプルの並列入力を供給する。然る後に、割当
てられた接続モードに従って、出力データバスγ50を
経由してT S I 9(10に対して接続に割当てら
れ、たタイムスロットが通知される。
nタイムスロットのディジタル入力時間フレームは入力
210(第2図)に対して、会議回路100で処理する
だめに2の補数の形式で線形符号化されたデータあるい
は音声サンプルの並列入力を供給する。然る後に、割当
てられた接続モードに従って、出力データバスγ50を
経由してT S I 9(10に対して接続に割当てら
れ、たタイムスロットが通知される。
時間フレームは典型的に&j125マイクロ秒のT1キ
ャリヤのフレームであり、ここでは時間フレームは、中
央処理ユニット850から、リード230(第2図)を
経由して外部的に供給されたフレーム同期信号(第4図
のTSYNC)によって表わされる125マイクロ秒で
ある。中央処理ユニット850はまたリード200を経
由してクロック発生器220に対して4.096 MH
2のクロック信号(SCK4T)を供給し、これをリー
ド4Tから出力して会議回路1000入力および出力路
全ひとつのクロック信号で同期して動作し、またリード
2Tを経由して出力される2M I(z のクロック信
号2T(第4図)に逓降する。クロック発生器220は
まだリード2Fを通して出力される第2の2MHz
のクロック信号2F(第4図)を供給し、これは信号2
Tの重なり合わない反転された写しであり、まだリード
4Fを経由して出力される第2の4MHz のクロック
信号4F(第4図)を供給し、これはクロック信号4T
の重なり合わな−反転された写しである。クロック発生
器220はさらに第3の2MHz のクロック信号L
TC’iリードLTCを経由して供給するが、これは隣
接したタイムスロットの最後の%と最初のKに重なり合
った論理ゝゝ1“の状態を有しており、これによってク
ロックウィンドウを形成する。クロック信号LTCはウ
ィンドウの中でラッチ回路620.630および735
(第3図)のD入力疋設定される新らしくAデータを付
勢し、後述するTLCウィンドウの中で生起するクロッ
ク信号4Tの次の前縁でそれぞれのラッチを更新する。
ャリヤのフレームであり、ここでは時間フレームは、中
央処理ユニット850から、リード230(第2図)を
経由して外部的に供給されたフレーム同期信号(第4図
のTSYNC)によって表わされる125マイクロ秒で
ある。中央処理ユニット850はまたリード200を経
由してクロック発生器220に対して4.096 MH
2のクロック信号(SCK4T)を供給し、これをリー
ド4Tから出力して会議回路1000入力および出力路
全ひとつのクロック信号で同期して動作し、またリード
2Tを経由して出力される2M I(z のクロック信
号2T(第4図)に逓降する。クロック発生器220は
まだリード2Fを通して出力される第2の2MHz
のクロック信号2F(第4図)を供給し、これは信号2
Tの重なり合わない反転された写しであり、まだリード
4Fを経由して出力される第2の4MHz のクロック
信号4F(第4図)を供給し、これはクロック信号4T
の重なり合わな−反転された写しである。クロック発生
器220はさらに第3の2MHz のクロック信号L
TC’iリードLTCを経由して供給するが、これは隣
接したタイムスロットの最後の%と最初のKに重なり合
った論理ゝゝ1“の状態を有しており、これによってク
ロックウィンドウを形成する。クロック信号LTCはウ
ィンドウの中でラッチ回路620.630および735
(第3図)のD入力疋設定される新らしくAデータを付
勢し、後述するTLCウィンドウの中で生起するクロッ
ク信号4Tの次の前縁でそれぞれのラッチを更新する。
順次アドレスカウンタ320(第2図)はクロック乍号
2Tの後縁に応動して、アドレスバス317を経由して
RAM430のアドレス制御のだめのタイムスロット0
乃至255を表わす8ビツトのタイムスロットアドレス
(CARD)を発生する。クロック信号2Tの前縁に応
動して、アドレス発生器320はサンプルメモリー61
0 (第3図)をアドレスす為だめのタイムスロットア
ドレス(DRAD)0乃至255を発生する。中央処理
ユニット850によって供給されるTSYNCはカウン
タが入来タイムスロット(IBDA’T)に関して同期
されるようにするだめの手段である。
2Tの後縁に応動して、アドレスバス317を経由して
RAM430のアドレス制御のだめのタイムスロット0
乃至255を表わす8ビツトのタイムスロットアドレス
(CARD)を発生する。クロック信号2Tの前縁に応
動して、アドレス発生器320はサンプルメモリー61
0 (第3図)をアドレスす為だめのタイムスロットア
ドレス(DRAD)0乃至255を発生する。中央処理
ユニット850によって供給されるTSYNCはカウン
タが入来タイムスロット(IBDA’T)に関して同期
されるようにするだめの手段である。
第4図を簡単に参照すれば、図にはタイムスロットアド
レスCRADとDRADのタイミングが示されており、
この中でタイムスロットアドレスDRADは入力データ
バスIBDATに関連する入力タイムスロットより、Z
タイムスロットだけ進んでおり(早く開始しており)、
タイムスロットアドレスCRA’Dは入来タイムスロッ
トIBDATより2タイムスロツトだけ進んでいる。こ
のシーケンスによって以下の詳細な説明によって、より
明らかになるようπメツセージサンプルをRAM610
とアキュミュレータRAM510(520)からブリフ
ェッチできるようになる。
レスCRADとDRADのタイミングが示されており、
この中でタイムスロットアドレスDRADは入力データ
バスIBDATに関連する入力タイムスロットより、Z
タイムスロットだけ進んでおり(早く開始しており)、
タイムスロットアドレスCRA’Dは入来タイムスロッ
トIBDATより2タイムスロツトだけ進んでいる。こ
のシーケンスによって以下の詳細な説明によって、より
明らかになるようπメツセージサンプルをRAM610
とアキュミュレータRAM510(520)からブリフ
ェッチできるようになる。
制御RAM
第2図に戻って、制御RAM430は入来タイムスロッ
トのそれぞれに対する256個の記憶位置を有している
。アドレス発生器320によって順次に発生されたタイ
ムスロットのアドレス(CRAD )はアドレスバス3
17を通して制御R’AM430のアドレス入力に延長
される。制御RAM430はそれによって入力バッファ
205がらの選択された入来タイムスロットを出カフ5
0における出力タイムスロットに接続する手段である。
トのそれぞれに対する256個の記憶位置を有している
。アドレス発生器320によって順次に発生されたタイ
ムスロットのアドレス(CRAD )はアドレスバス3
17を通して制御R’AM430のアドレス入力に延長
される。制御RAM430はそれによって入力バッファ
205がらの選択された入来タイムスロットを出カフ5
0における出力タイムスロットに接続する手段である。
この点について、会議あるいはマルチポイント接続に参
加して因る各タイムスロットには(外部から)アキュミ
ュレータRAM51゜あるいはアキュミュレータRAM
520(第3図)で同一の記憶位置が割付けられている
。
加して因る各タイムスロットには(外部から)アキュミ
ュレータRAM51゜あるいはアキュミュレータRAM
520(第3図)で同一の記憶位置が割付けられている
。
接続に割当てられたアキュミュレータRAM510(5
20)の記憶位置アドレス、モード制御ビットCMBT
およびCMBR,それにパリティピットは会議接続の各
々のタイムスロットについて制御RAM430 (i2
図)に記憶される。
20)の記憶位置アドレス、モード制御ビットCMBT
およびCMBR,それにパリティピットは会議接続の各
々のタイムスロットについて制御RAM430 (i2
図)に記憶される。
タイムスロットのアドレスとアキュミュレータRAM5
’l01520の記憶位置の間の対応は会議回路外にあ
る中央処理ユニット850(第1図)でとられることに
なる。例えば、2者の接続でタイムスロット8および1
5が使用され、さらに接続にはアキュミュレータRAM
510 (520)の記憶位置アドレス20が割当てら
れるものとしよう。会議回路による接続の処理を制御す
るだめに、アドレス2007ビツトの2進表示と、2ビ
ツトのモード制御ビットと、パリティビットが制御RA
M430の記憶位置8と記憶位置15に記憶される。
’l01520の記憶位置の間の対応は会議回路外にあ
る中央処理ユニット850(第1図)でとられることに
なる。例えば、2者の接続でタイムスロット8および1
5が使用され、さらに接続にはアキュミュレータRAM
510 (520)の記憶位置アドレス20が割当てら
れるものとしよう。会議回路による接続の処理を制御す
るだめに、アドレス2007ビツトの2進表示と、2ビ
ツトのモード制御ビットと、パリティビットが制御RA
M430の記憶位置8と記憶位置15に記憶される。
外部の中央処理ユニット850はバス同期パルス(図示
せず)の制御下[BUSDATリード240を経由して
サービスインタフェース回路241に対して接続制御デ
ータとタイムスロットアドレスを直列に送信する。イン
タフェース回路241はラッチ付きの直並列変換回路で
あり、これはタイムスロットアドレスをバス242′f
f:経由してアドレス比較回路330に与え、バス24
3を経由して接続制御データをRAM430に与える。
せず)の制御下[BUSDATリード240を経由して
サービスインタフェース回路241に対して接続制御デ
ータとタイムスロットアドレスを直列に送信する。イン
タフェース回路241はラッチ付きの直並列変換回路で
あり、これはタイムスロットアドレスをバス242′f
f:経由してアドレス比較回路330に与え、バス24
3を経由して接続制御データをRAM430に与える。
インタフェース回路241はまたリード240を経由し
て受信された接続データに追加された多ビットの動作コ
ードを復号するだめのデコーダ回路を含んでいる。動作
コードはり−ド240を経由して送らり、たデータが制
御]RAM430に記憶される(断らしい接続データ)
かあるいは監査および保守の目的(図示して(/>な−
保守データ)で使用するものであるかを指定する。サー
ビス回路は制御RAM、430の書き込みを指定する動
作コードを復号すると選択ラッチ440へのwcリード
の論理状態を論理0から論理1に変更する。論理1の状
態では新らしい会議情報を処理回路に延長し、これと同
時にそれぞれの制御RAM430の記憶位置は後述する
ように更新される。
て受信された接続データに追加された多ビットの動作コ
ードを復号するだめのデコーダ回路を含んでいる。動作
コードはり−ド240を経由して送らり、たデータが制
御]RAM430に記憶される(断らしい接続データ)
かあるいは監査および保守の目的(図示して(/>な−
保守データ)で使用するものであるかを指定する。サー
ビス回路は制御RAM、430の書き込みを指定する動
作コードを復号すると選択ラッチ440へのwcリード
の論理状態を論理0から論理1に変更する。論理1の状
態では新らしい会議情報を処理回路に延長し、これと同
時にそれぞれの制御RAM430の記憶位置は後述する
ように更新される。
RAMアドレス比較回路330はバス242上のタイム
スロットアドレスをバス317上のタイムスロットアド
レスCRAD(制御RAMアドレス)と比較する。バス
242とバス317上のタイムスロットアドレスが一致
したときに、アドレス比較器330はり−ド331全通
してR/ W制御回路340がリード343を通して制
御RAM430を読み出し状態から書き込み状態に切替
える。クロックパルス2Fの後縁で、バス243上の接
続制御データはアドレスバス311上のタイムスロット
アドレスに関して制御RA M、430に書き込まれる
。
スロットアドレスをバス317上のタイムスロットアド
レスCRAD(制御RAMアドレス)と比較する。バス
242とバス317上のタイムスロットアドレスが一致
したときに、アドレス比較器330はり−ド331全通
してR/ W制御回路340がリード343を通して制
御RAM430を読み出し状態から書き込み状態に切替
える。クロックパルス2Fの後縁で、バス243上の接
続制御データはアドレスバス311上のタイムスロット
アドレスに関して制御RA M、430に書き込まれる
。
タイムスロット8および15がアキュミュレータRAM
510(52o)の記憶位置20に割当てられている上
述の例については、外部の中央処理ユニット850は次
のようにして接続を制御する。第1に、タイムスロット
アドレス8、アキュミュレータRA M 510(52
0)のアドレス2oがモード制御ビットとパリティビッ
トと共に処理装置850によッテリード24o (BU
SDAT )を通して直列に伝送さ力、インタフェース
回路241によって受理さカ、る。インタフェース回路
241はこのデータをバス242上の第1の並列出力(
タイムスロットアドレス)、バス243上の第2の並列
出力(アキュミュレータRAMアドレス20、モードビ
ット、パリティ)に変換する。第2に、アドレスカウン
タ320がタイムスロットアドレス8を発生したときに
、R/ W制御回路340は比較回路330の出力に応
動して2Fパルスの後縁でバス243上の接続制御デー
タを制御RAM430のアドレス8に書き込む。第3に
同一の手順がタイムスロット15についても実行され接
続のだめの会議接続データを設定するシーケンスが完了
する。
510(52o)の記憶位置20に割当てられている上
述の例については、外部の中央処理ユニット850は次
のようにして接続を制御する。第1に、タイムスロット
アドレス8、アキュミュレータRA M 510(52
0)のアドレス2oがモード制御ビットとパリティビッ
トと共に処理装置850によッテリード24o (BU
SDAT )を通して直列に伝送さ力、インタフェース
回路241によって受理さカ、る。インタフェース回路
241はこのデータをバス242上の第1の並列出力(
タイムスロットアドレス)、バス243上の第2の並列
出力(アキュミュレータRAMアドレス20、モードビ
ット、パリティ)に変換する。第2に、アドレスカウン
タ320がタイムスロットアドレス8を発生したときに
、R/ W制御回路340は比較回路330の出力に応
動して2Fパルスの後縁でバス243上の接続制御デー
タを制御RAM430のアドレス8に書き込む。第3に
同一の手順がタイムスロット15についても実行され接
続のだめの会議接続データを設定するシーケンスが完了
する。
前述したように、接続の各タイムスロットについて制御
RAM430に記憶されている接続制御データは接続の
ために割当てられているアキュミュレータRAM510
(520)の位置のアドレスと、2ビツトのモード制
御ビットと、パリティビットを含んでいる。ここに示し
た図示の実施例では、2ビツトのモード制御ビットは次
表の定義に従うものとしている。
RAM430に記憶されている接続制御データは接続の
ために割当てられているアキュミュレータRAM510
(520)の位置のアドレスと、2ビツトのモード制
御ビットと、パリティビットを含んでいる。ここに示し
た図示の実施例では、2ビツトのモード制御ビットは次
表の定義に従うものとしている。
第1表
CMRB CMBT 機能
0 0 データ接続
0 1 放送接続
1 0 モニタ接続
1 1 会議接続
第1表の定義に従えば、モード制御ビットCMBTが論
理l状態にセットされていれば、放送あるいは会議接続
が宜言され、この場合にはタイムスロットはメツセージ
を送出する許可を持つことになる。モード制御ビットC
MBRが論理1状態にセットさhていれば、タイムスロ
ットがメツセージを受信する許可を持つモニタあるいは
会議接続が宜言されることになる。
理l状態にセットされていれば、放送あるいは会議接続
が宜言され、この場合にはタイムスロットはメツセージ
を送出する許可を持つことになる。モード制御ビットC
MBRが論理1状態にセットさhていれば、タイムスロ
ットがメツセージを受信する許可を持つモニタあるいは
会議接続が宜言されることになる。
単一のモード制御ビットが論理Oにセットされていれば
、タイムスロットがそれぞれの機能にアクセスするのを
防止することに々る。
、タイムスロットがそれぞれの機能にアクセスするのを
防止することに々る。
例えば、もしそわ、それのタイムスロットでモード制御
ビットが01であれば、そのときにはそのタイムスロッ
トは接続の他のタイムスロットに対して放送だけを行な
えることに々る。両一方のモード制御ビットが論理1に
セットされれば(11)、それぞれのタイムスロットは
放送しまた接続からメツセージ全受信する許可を受けて
いることになる。両方のモード制御ビットがOK上セツ
トれるのはデータ接続モードがテフォールト値となって
おり、後述するように処理されることになる。
ビットが01であれば、そのときにはそのタイムスロッ
トは接続の他のタイムスロットに対して放送だけを行な
えることに々る。両一方のモード制御ビットが論理1に
セットされれば(11)、それぞれのタイムスロットは
放送しまた接続からメツセージ全受信する許可を受けて
いることになる。両方のモード制御ビットがOK上セツ
トれるのはデータ接続モードがテフォールト値となって
おり、後述するように処理されることになる。
第2図および第3図に戻ると、制御メモリーRAM43
0はリード343を経由してR/ W制御回路340に
よって通常は読み出し状態に保たれる。制御RAM43
0のそれぞれの位置をアクセスするだめの順次のタイム
スロットアドレスrcRAD)は2Tのクロック信号の
各々の後縁でアドレス発生器320によって発生され、
ハス317を経由して出力される。
0はリード343を経由してR/ W制御回路340に
よって通常は読み出し状態に保たれる。制御RAM43
0のそれぞれの位置をアクセスするだめの順次のタイム
スロットアドレスrcRAD)は2Tのクロック信号の
各々の後縁でアドレス発生器320によって発生され、
ハス317を経由して出力される。
2Fのクロック信号の後縁において、バス317を経由
して制御RAM430のアドレス入力に与えられた8ビ
ツトのタイムスロットアドレス(CRAD)は制御RA
M430によって内部にラッチされ、タイムスロットア
ドレスCRADによって示される記憶位置が読み出され
る。その内容は2Fの次の後縁で・(図示せず)匍]御
RAM430の出力ラッチ(内部)にラッチされる。タ
イムスロットに関する接続制御データは制御RAM43
0からデータバス441を経由して選択ラッチ回路44
0に与えられる。
して制御RAM430のアドレス入力に与えられた8ビ
ツトのタイムスロットアドレス(CRAD)は制御RA
M430によって内部にラッチされ、タイムスロットア
ドレスCRADによって示される記憶位置が読み出され
る。その内容は2Fの次の後縁で・(図示せず)匍]御
RAM430の出力ラッチ(内部)にラッチされる。タ
イムスロットに関する接続制御データは制御RAM43
0からデータバス441を経由して選択ラッチ回路44
0に与えられる。
選択ラッチ
選択ラッチ440はセレクタのあとにD型フリップフロ
ップの2段のダイナミックレジスタが付い゛たもので、
データバス343あるいはデータバス441の−ずり、
かからデータを選択するだめの10ビツトのセレクタを
含んでいる。正常な処理の間((は、選択ラッチ440
はバス441からデータを受理する。
ップの2段のダイナミックレジスタが付い゛たもので、
データバス343あるいはデータバス441の−ずり、
かからデータを選択するだめの10ビツトのセレクタを
含んでいる。正常な処理の間((は、選択ラッチ440
はバス441からデータを受理する。
そうでないときには、データはタイムスロットの初期化
時にサービスインタフェース回路241を経由してバス
243から受理される。
時にサービスインタフェース回路241を経由してバス
243から受理される。
上述したように、タイムスロットの初期化の間に、サー
ビスインタフェース回路241のデコーダ回路は選択ラ
ッチ440に接続されだwc リードを論理1の状態と
し、制御RAM430への書き込みを指示する。またア
ドレスCRADとハス242上の初期化されたタイムス
ロットアドレスの比較によって、R/ W制御340か
らのり−ド343は強制、的に論理Oの状態となる。両
方共選択ラッチ440に接続されているwc リードの
論理1状態とリード343上の論理1状態が一致すると
、2Fクロツクの次の前縁で選択ラッチ440によって
再同期され1、ラッチ440がハス243からのデータ
を選択するウィンドウが形成される。バス243上の新
らしい選択データは7ビツトのアキュミュレータRA、
Mのアドレスと2ビツトのモードビット(そり。
ビスインタフェース回路241のデコーダ回路は選択ラ
ッチ440に接続されだwc リードを論理1の状態と
し、制御RAM430への書き込みを指示する。またア
ドレスCRADとハス242上の初期化されたタイムス
ロットアドレスの比較によって、R/ W制御340か
らのり−ド343は強制、的に論理Oの状態となる。両
方共選択ラッチ440に接続されているwc リードの
論理1状態とリード343上の論理1状態が一致すると
、2Fクロツクの次の前縁で選択ラッチ440によって
再同期され1、ラッチ440がハス243からのデータ
を選択するウィンドウが形成される。バス243上の新
らしい選択データは7ビツトのアキュミュレータRA、
Mのアドレスと2ビツトのモードビット(そり。
にパリティ)である。選択ラッチ440はアキュミュレ
ータRAMのアドレスiRARADアドレスバス442
に与え、またアキュミュレータRAMアドレスとモード
ヒツト(それにパリティ)を2段のダイナミックレジス
タ440の第1段に与える。データはタイムスロットの
中央で発生する2Tクロツクの前縁で2段のダイナミッ
クレジスタ440の第1段に入−hI−)fl−る。こ
のあとで、2Fクロツクの前縁で2段のダイナミックレ
ジスタ440の第2段に接続データの10ビツトがクロ
ックによって入れられる。
ータRAMのアドレスiRARADアドレスバス442
に与え、またアキュミュレータRAMアドレスとモード
ヒツト(それにパリティ)を2段のダイナミックレジス
タ440の第1段に与える。データはタイムスロットの
中央で発生する2Tクロツクの前縁で2段のダイナミッ
クレジスタ440の第1段に入−hI−)fl−る。こ
のあとで、2Fクロツクの前縁で2段のダイナミックレ
ジスタ440の第2段に接続データの10ビツトがクロ
ックによって入れられる。
このようにして、接続に割蟲てられた初期化されたタイ
ムスロットに関する新らしい接続データは制御RAM4
30に記憶され、こり、と同時に会議回路によって直接
使用されるために選択ラッチ440によって受理される
。
ムスロットに関する新らしい接続データは制御RAM4
30に記憶され、こり、と同時に会議回路によって直接
使用されるために選択ラッチ440によって受理される
。
このようにしなければ、新らしい接続データに対する会
議回路のアクセスは1時間フレームだけ遅れることにな
る。
議回路のアクセスは1時間フレームだけ遅れることにな
る。
メツセージサンプルの処理のためには、選択ラッチ44
0はその第2すなわち出力レジスタに、特定のタイムス
ロットに関するり一ド444および445上のモード制
御ビットとバス443上の書き込みアドレス(WARA
D )を保持し、これと同時に、次のタイムスロットに
関してハス441を通して制御RAM430から出力さ
れたアキュミュレータRAM510 (520)の接続
読み出しアドレス(RARAD)tバス442に保持す
る。この方法を使用して、第2のタイムスロットに関す
る加算されたメツセージサンプルは第1のタイムスロッ
トに関する加算されたメツセージサンプルをアキュミュ
レータRAM510の第1のタイムスロットに記憶する
前にプリフェッチされることになる。
0はその第2すなわち出力レジスタに、特定のタイムス
ロットに関するり一ド444および445上のモード制
御ビットとバス443上の書き込みアドレス(WARA
D )を保持し、これと同時に、次のタイムスロットに
関してハス441を通して制御RAM430から出力さ
れたアキュミュレータRAM510 (520)の接続
読み出しアドレス(RARAD)tバス442に保持す
る。この方法を使用して、第2のタイムスロットに関す
る加算されたメツセージサンプルは第1のタイムスロッ
トに関する加算されたメツセージサンプルをアキュミュ
レータRAM510の第1のタイムスロットに記憶する
前にプリフェッチされることになる。
バス441を経由して選択ランチ440に与えられる接
続制御データのアキュミュレータRAM510 (52
0)アドレス部は、、バス442上にアキュミュレータ
RAM510(520,)読み出しアドレス(RARA
D)として、まず出力される。そのあとで、クロック信
号2Fの前縁で、制御RAM430からハス441を経
由して出力され、た接続制御データは選択ラッチ440
に入わ5られ、選択ラッチ440の第2のレジスタ段に
保持される。接続制御データは次に選択ラッチ440の
第2のレジスタ段によって、ハス443上のアキュミュ
レータRAM510 (’52’0 )の書き込みアド
レス(WARAD)として出力される。モード制御ビッ
ト、CMBTおよびCMBRはそれぞ6− IJ−ド4
44および445に出力される。
続制御データのアキュミュレータRAM510 (52
0)アドレス部は、、バス442上にアキュミュレータ
RAM510(520,)読み出しアドレス(RARA
D)として、まず出力される。そのあとで、クロック信
号2Fの前縁で、制御RAM430からハス441を経
由して出力され、た接続制御データは選択ラッチ440
に入わ5られ、選択ラッチ440の第2のレジスタ段に
保持される。接続制御データは次に選択ラッチ440の
第2のレジスタ段によって、ハス443上のアキュミュ
レータRAM510 (’52’0 )の書き込みアド
レス(WARAD)として出力される。モード制御ビッ
ト、CMBTおよびCMBRはそれぞ6− IJ−ド4
44および445に出力される。
入力選択バッファ
入力選択バッファ420(第2図)は入力選択制御4゛
10の制御下にアキュミュレータRAM510(520
)に記憶するだめの多数の代替ディジタルワードの内の
ひとつを選択し、またパリティ(図示せず)を検査する
だめの組合せゲート回路である。入力PSDAT、IB
DAT およびSMDATはそれぞれアキュミュレー
タRAM510(520)からの先に加算されたメツセ
ージサンプル、入来タイムスロットに関する206にお
ける入来メツセージサンプルおよび入力加算器310に
よって発生されたPSDA’TとIBDATの和である
。代替ディジタルメツセージPFS、NFSおよび空き
コード(IC)は入力選択バッファ420の内部で布線
された固定コードであり、アキュミュレータRAM51
0(520)に記憶するために入力選択制御410の指
示によって選択される。PFSは加算されたメツセージ
サンプルの符号乞含む最大の正の値を2の補数表示した
ものであり、N、FSは加算さね、たメツセージサンプ
ルの符号を含む最大の負の値を表わすディジタル的な2
の補数である。空きコード(IC)は0の値のディジタ
ルメツセージサンプルの2の補数表示である。
10の制御下にアキュミュレータRAM510(520
)に記憶するだめの多数の代替ディジタルワードの内の
ひとつを選択し、またパリティ(図示せず)を検査する
だめの組合せゲート回路である。入力PSDAT、IB
DAT およびSMDATはそれぞれアキュミュレー
タRAM510(520)からの先に加算されたメツセ
ージサンプル、入来タイムスロットに関する206にお
ける入来メツセージサンプルおよび入力加算器310に
よって発生されたPSDA’TとIBDATの和である
。代替ディジタルメツセージPFS、NFSおよび空き
コード(IC)は入力選択バッファ420の内部で布線
された固定コードであり、アキュミュレータRAM51
0(520)に記憶するために入力選択制御410の指
示によって選択される。PFSは加算されたメツセージ
サンプルの符号乞含む最大の正の値を2の補数表示した
ものであり、N、FSは加算さね、たメツセージサンプ
ルの符号を含む最大の負の値を表わすディジタル的な2
の補数である。空きコード(IC)は0の値のディジタ
ルメツセージサンプルの2の補数表示である。
入力選択バッファ420はまだアキュミュレータRAM
510(520)に記憶するだめにSE L’D A
Tバス450へ出力されるデー夕のヒツト16(リセッ
トビット)の状態を付加(初期化のとき)あるいは変更
する組合準論理回路を含んで因る。リセットビットR3
Bの機能については以下に詳述する。
510(520)に記憶するだめにSE L’D A
Tバス450へ出力されるデー夕のヒツト16(リセッ
トビット)の状態を付加(初期化のとき)あるいは変更
する組合準論理回路を含んで因る。リセットビットR3
Bの機能については以下に詳述する。
入力加算器
入力加算器310はバス206を経由して入力された入
来メツセージサンプル(I BDAT )iPsDAT
バス311を経由して入力加算器310に選択ラッチ6
20から出力された先に加算されたアキュミュレータR
AM510(520)の加算メツセージサンプルと加算
するだめの2の補数の組合せ回路加算器である。入力加
算器310は周知の方法で加算結果の正および負のオー
バフローを検査する組合せ飽和論理回路と、外部中央処
理ユニット(図示せず)の方向で回路保守機能(図示せ
ず)ff:実行する組合せ回路を含んでいる。
来メツセージサンプル(I BDAT )iPsDAT
バス311を経由して入力加算器310に選択ラッチ6
20から出力された先に加算されたアキュミュレータR
AM510(520)の加算メツセージサンプルと加算
するだめの2の補数の組合せ回路加算器である。入力加
算器310は周知の方法で加算結果の正および負のオー
バフローを検査する組合せ飽和論理回路と、外部中央処
理ユニット(図示せず)の方向で回路保守機能(図示せ
ず)ff:実行する組合せ回路を含んでいる。
入力制御
入力選択制御410は、入力加算器310に含まれた飽
和論理回路がメツセージサンプルの加算の結果から正の
オーバフローもしくは負のオーバフローを検出したとき
にリードPOFLOあるいはN0FLOを経由して通知
を受ける。入力選択制御回路410は入力加算器310
からのアクティブ状態のPOFLOあるいはN OF、
L Oリードに応動して、リードPOFあるいはNO,
Fを経由して、入力選択バッファ420に対して、オー
バフロー条件に従って布線ディジタルメツセージPFS
あ、るいはディジタルメツセージNFSのいずれかを選
択してバス450に出力するように指示する。このよう
にして、加算メツセージサンプルが過大になるとと′F
L’6アキユミユレータRAM510 (520)に記
憶する前に設定された最大の正(PFS)あるいは最大
の負(NFS)の値にクランプする。
和論理回路がメツセージサンプルの加算の結果から正の
オーバフローもしくは負のオーバフローを検出したとき
にリードPOFLOあるいはN0FLOを経由して通知
を受ける。入力選択制御回路410は入力加算器310
からのアクティブ状態のPOFLOあるいはN OF、
L Oリードに応動して、リードPOFあるいはNO,
Fを経由して、入力選択バッファ420に対して、オー
バフロー条件に従って布線ディジタルメツセージPFS
あ、るいはディジタルメツセージNFSのいずれかを選
択してバス450に出力するように指示する。このよう
にして、加算メツセージサンプルが過大になるとと′F
L’6アキユミユレータRAM510 (520)に記
憶する前に設定された最大の正(PFS)あるいは最大
の負(NFS)の値にクランプする。
モード制御ビット、CMBTおよびCM BRもまた選
択ラッチ440から、それぞれり−ド444および44
5を経由して入力選択制御に延びており、第1表に詳し
く示した許可条件に従って入力選択バッファにおける入
力機能を制御する。
択ラッチ440から、それぞれり−ド444および44
5を経由して入力選択制御に延びており、第1表に詳し
く示した許可条件に従って入力選択バッファにおける入
力機能を制御する。
モード制御ビットCMBRおよびCMB Tにおける2
進の値01(放送)あるいは11(会議)では、入力選
択制御410を動作して、リードSMDを経由して、入
力加算器310からの加算さり、たメツセージサンプル
[SMDAT)が、入力バッファ選択回路420全通し
て5ELDATテータハス450にゲートされることを
許可する。放送を行々うこと全許可されたタイムスロッ
トはそのメツセージサンプルをその接続に割当てられた
残りのタイムスロットによるメツセージサンプルの寄与
分と加算するから、このシーケンスはモードビットの機
能に従っている。
進の値01(放送)あるいは11(会議)では、入力選
択制御410を動作して、リードSMDを経由して、入
力加算器310からの加算さり、たメツセージサンプル
[SMDAT)が、入力バッファ選択回路420全通し
て5ELDATテータハス450にゲートされることを
許可する。放送を行々うこと全許可されたタイムスロッ
トはそのメツセージサンプルをその接続に割当てられた
残りのタイムスロットによるメツセージサンプルの寄与
分と加算するから、このシーケンスはモードビットの機
能に従っている。
会議接続をモニタするだけの許可を持っているタイムス
ロット(CMBRXSMBT=01)は入力選択制御4
10を動作して、リードPSD’を経由して、先に加算
されたリツセージサンプル(PSDAT)k入力選択バ
ッファ420を経由して5ELDATデータバス450
に与えるようにする。会議接続をモニタするだけの許可
しか持たないタイムスロットは会議(で対して送信を行
なうことを許可さ力ないから、このシーケンスは表1表
に従うことになる。
ロット(CMBRXSMBT=01)は入力選択制御4
10を動作して、リードPSD’を経由して、先に加算
されたリツセージサンプル(PSDAT)k入力選択バ
ッファ420を経由して5ELDATデータバス450
に与えるようにする。会議接続をモニタするだけの許可
しか持たないタイムスロットは会議(で対して送信を行
なうことを許可さ力ないから、このシーケンスは表1表
に従うことになる。
タイムスロットが会議セツションをモニタするだけの許
可を持ち、そのタイムスロットがある時間フレームの間
にアキュミュレータRAM510 (52(1)をアク
セスする接続の最初のタイムスロットである場合には、
選択制御回路410はR3B260から延びるINTT
リードに応動して、0のディジタル値を持つシンボル入
力空きコード(IC)i、PSDATの代りに、入力バ
ッファ選択回路420を経由して5ELDATデータバ
ス450にゲートするようにする。接続に割当てられた
アキュミュレータRAM510 (520)の記憶位置
は第1のアクセスしたタイムスロットからのメツセージ
サンプルを割当てられ。
可を持ち、そのタイムスロットがある時間フレームの間
にアキュミュレータRAM510 (52(1)をアク
セスする接続の最初のタイムスロットである場合には、
選択制御回路410はR3B260から延びるINTT
リードに応動して、0のディジタル値を持つシンボル入
力空きコード(IC)i、PSDATの代りに、入力バ
ッファ選択回路420を経由して5ELDATデータバ
ス450にゲートするようにする。接続に割当てられた
アキュミュレータRAM510 (520)の記憶位置
は第1のアクセスしたタイムスロットからのメツセージ
サンプルを割当てられ。
ブlアキュミュレータRAM510(520)の記憶位
置に格納することによって初期化さワ1、こり、はモニ
タモードのタイムスロットでは0の値を持つディジタル
メツセージサンプルであるがら、このシーケンスはモニ
タ機能に従っていることになる。第1のアクセスしたタ
イムスロットがマルチポイント接続のホスト端末に割当
てら力、るかあるいはブロードカストの許可を持ってい
る場合には、選択回路410からバッファ回路420に
対してリードIBD全通して与えられ、ハス450に出
力するためにIBDATが選択される。
置に格納することによって初期化さワ1、こり、はモニ
タモードのタイムスロットでは0の値を持つディジタル
メツセージサンプルであるがら、このシーケンスはモニ
タ機能に従っていることになる。第1のアクセスしたタ
イムスロットがマルチポイント接続のホスト端末に割当
てら力、るかあるいはブロードカストの許可を持ってい
る場合には、選択回路410からバッファ回路420に
対してリードIBD全通して与えられ、ハス450に出
力するためにIBDATが選択される。
第2表
選択制御410の入力 バス450への出
力CMBRCMBT INIT POFLON0FLO
出力0 0 1 − −
IBDATo 1 1 −
−IBDATl 0 1
− 空きコード1 1 1
− − IBDATo
0 0 0 0
、、SMDATo 1 0
0 0 SMDATl 0
0 0 0 PSD
ATl 1 0 0
0 SMDATo 0 0
1 0 PF50
1 0 1 0 P
F51 0 0 1
0 PSDATl 1 0
1 0 PF50 0
0 0 1 NF
Sl 0 0 0
1 PSDATllo 0’1NF
S 0 1 0 0 1
NFS第2表は周知の真理値表に類似した形式
で、選択制御4100入力の状態と、入力選択バッファ
420のディジタル入力の対応するものを選択して5E
LDATバス450にゲートする制御の状態をシンボル
的に表わしている。
力CMBRCMBT INIT POFLON0FLO
出力0 0 1 − −
IBDATo 1 1 −
−IBDATl 0 1
− 空きコード1 1 1
− − IBDATo
0 0 0 0
、、SMDATo 1 0
0 0 SMDATl 0
0 0 0 PSD
ATl 1 0 0
0 SMDATo 0 0
1 0 PF50
1 0 1 0 P
F51 0 0 1
0 PSDATl 1 0
1 0 PF50 0
0 0 1 NF
Sl 0 0 0
1 PSDATllo 0’1NF
S 0 1 0 0 1
NFS第2表は周知の真理値表に類似した形式
で、選択制御4100入力の状態と、入力選択バッファ
420のディジタル入力の対応するものを選択して5E
LDATバス450にゲートする制御の状態をシンボル
的に表わしている。
入力リセットビットの処理/非データモード入力選択バ
ッファ420はアキュミュレータRAM510 (52
0)に蓄積する前に、バス450に出力されるべきデー
タの17ヒ゛ツトの内のリセットビット(ビット16)
を追加するかあるいは変更する。加真されたメツセージ
サンプルのリセットビット(ビット16)はそれによっ
て、特定の会議接続に関してアキュミュレータRAM5
10 (520)への最初のアクセスを識別する手段で
ある。
ッファ420はアキュミュレータRAM510 (52
0)に蓄積する前に、バス450に出力されるべきデー
タの17ヒ゛ツトの内のリセットビット(ビット16)
を追加するかあるいは変更する。加真されたメツセージ
サンプルのリセットビット(ビット16)はそれによっ
て、特定の会議接続に関してアキュミュレータRAM5
10 (520)への最初のアクセスを識別する手段で
ある。
R8Bプロセッサ回路260は1j−上261上に参照
信号R8Bを発生するための工゛ンジトリガ形フリップ
フロップによる順序回路である。第5図は連続した三つ
の時間フレームN 、 N+4 、N−+:2 で生
ずる入来タイムスロットド255およびOのシンボル的
表示である。
信号R8Bを発生するための工゛ンジトリガ形フリップ
フロップによる順序回路である。第5図は連続した三つ
の時間フレームN 、 N+4 、N−+:2 で生
ずる入来タイムスロットド255およびOのシンボル的
表示である。
第5図はまたタイムスロット255の4番目の4半分の
間にクロック信号4Fの第2の肖IJ縁によってクロッ
ク同期される信号RAM5ELOを示している。RAM
5EL’Oの発生についてばさらにとXで詳しく説明す
る。第5図はさらにR8Bプロセッサ260の内部にあ
り、クロック信号RAM5ELOの前縁でクロック同期
される信号R8B Iを示している。信号RS B I
は実質的に信号RAiVISELO(7)周波数の半分
である。信号R8B’は内部参照信号R8BIの遅延さ
れた写しであり、タイムスロットOの中央で再クロック
同期される。
間にクロック信号4Fの第2の肖IJ縁によってクロッ
ク同期される信号RAM5ELOを示している。RAM
5EL’Oの発生についてばさらにとXで詳しく説明す
る。第5図はさらにR8Bプロセッサ260の内部にあ
り、クロック信号RAM5ELOの前縁でクロック同期
される信号R8B Iを示している。信号RS B I
は実質的に信号RAiVISELO(7)周波数の半分
である。信号R8B’は内部参照信号R8BIの遅延さ
れた写しであり、タイムスロットOの中央で再クロック
同期される。
信号R8B’はこのようにして遅延され、タイムスロッ
ト255の間にリセットヒツトの状態を乱さないために
、入力選択バッファ420によるその印加がタイムスロ
ット255の生起より充分後で行なわれることを保証す
る。
ト255の間にリセットヒツトの状態を乱さないために
、入力選択バッファ420によるその印加がタイムスロ
ット255の生起より充分後で行なわれることを保証す
る。
第2図および第3図に戻って、R8Bプロセッサ260
は信号R8B’の論理状態をアキュミュレータRAM5
10 (j20 )および選択ラッチ620 f Ae
f−由してPS、DATデータバス311に与えられた
各々の加算された非データモードのメツセージサンプル
について、リード265を経由して入力されたビット1
6(リセットビット)と比較する回路を含んでいる。
は信号R8B’の論理状態をアキュミュレータRAM5
10 (j20 )および選択ラッチ620 f Ae
f−由してPS、DATデータバス311に与えられた
各々の加算された非データモードのメツセージサンプル
について、リード265を経由して入力されたビット1
6(リセットビット)と比較する回路を含んでいる。
第5図を参照すれば、信号R8B’の論理状態はタイム
スロットOの間に2時間フレームごと(N、N−1−2
)に変化する。信号R8B’の周波数は、アキュミュレ
ータ510および520は第1および第2の時間フレー
ムで交互に格納されるから、アキュミュレータRAM5
10(520)に記憶された各々の加算された非データ
モードのメツセージサンプルが2時間フレームについて
R8Bの論理状態を追尾することを保証する。従って、
時間フレームNおよびN+1(i5図)では、アキュミ
ュレータ510および520に記憶された6各の加算さ
れた非データモードのメツセージサンプルはそれぞれの
時間フレームの間の信号R8B’の論理状態に対応する
ことになる。
スロットOの間に2時間フレームごと(N、N−1−2
)に変化する。信号R8B’の周波数は、アキュミュレ
ータ510および520は第1および第2の時間フレー
ムで交互に格納されるから、アキュミュレータRAM5
10(520)に記憶された各々の加算された非データ
モードのメツセージサンプルが2時間フレームについて
R8Bの論理状態を追尾することを保証する。従って、
時間フレームNおよびN+1(i5図)では、アキュミ
ュレータ510および520に記憶された6各の加算さ
れた非データモードのメツセージサンプルはそれぞれの
時間フレームの間の信号R8B’の論理状態に対応する
ことになる。
時間フレームN+2(第5図)の間で、タイムスロット
Oの間にリセット信号R8B’は論理Oの状態に切替え
られ、時間フレームN+2とN+3(図示せず)の間そ
の状態に留まる。
Oの間にリセット信号R8B’は論理Oの状態に切替え
られ、時間フレームN+2とN+3(図示せず)の間そ
の状態に留まる。
くりかえせば、時間フレームNおよびN+1で処理され
る各々の加算された非データモードのメツセージサンプ
ルのビット16(リセットビット)は信号R8B’の状
態に対応して論理1にセットされる。リセットビットと
加算されたサンプルはアキュミュレータに記憶される。
る各々の加算された非データモードのメツセージサンプ
ルのビット16(リセットビット)は信号R8B’の状
態に対応して論理1にセットされる。リセットビットと
加算されたサンプルはアキュミュレータに記憶される。
時間フレームN−1−2の間で、各々の加算されたメツ
セージサンプル(PSDAT)のビット16はR8Bプ
ロセッサ260によって信号R8B’と比較される。も
しそれぞれの加算さ′れた非データモードのメツセージ
サンプルのビット16の論理状態と信号R8B’の論理
状態が一致しなければ、それぞれのタイムスロットはそ
れぞれの接続についてアキュミュレータR,AM510
C5’20)への最初のアクセスであるということに
なる。もしこのフレームにおけるアクセスが先に生じて
いれば、記憶されたリセットビットは信号R8B’に一
致することから、上記のようなことが生ずる。R8Bプ
ロセッサ260はアキュミュレータRAM510(52
0)への最初のアクセスを検出すると、入力選択制御4
10へのINITリードを論理1の状態になるように制
御する。次に入力選択制御410は、第2表に従ってI
BDATあるいは空きコードが入力選択バッファ420
からゲートされてR8B’ (ビット16)と共にア
キュミュレータRAM510 (520)に記憶される
ようにゲートする。このようにして、第1のアクセスタ
イムスロットに対する新らしい入力メツセージIBDA
Tあるいは空きコード(モニタモードのとき)がそれぞ
れの割当てられたアキュミュレータRAM510(52
0)の記憶立直をリセットするのに使用され、これによ
って、アキュミュレータRAM510(520)をクリ
アするだめの各々の時間フレーム開始時点におけるポー
ズが必要でないようにする。
セージサンプル(PSDAT)のビット16はR8Bプ
ロセッサ260によって信号R8B’と比較される。も
しそれぞれの加算さ′れた非データモードのメツセージ
サンプルのビット16の論理状態と信号R8B’の論理
状態が一致しなければ、それぞれのタイムスロットはそ
れぞれの接続についてアキュミュレータR,AM510
C5’20)への最初のアクセスであるということに
なる。もしこのフレームにおけるアクセスが先に生じて
いれば、記憶されたリセットビットは信号R8B’に一
致することから、上記のようなことが生ずる。R8Bプ
ロセッサ260はアキュミュレータRAM510(52
0)への最初のアクセスを検出すると、入力選択制御4
10へのINITリードを論理1の状態になるように制
御する。次に入力選択制御410は、第2表に従ってI
BDATあるいは空きコードが入力選択バッファ420
からゲートされてR8B’ (ビット16)と共にア
キュミュレータRAM510 (520)に記憶される
ようにゲートする。このようにして、第1のアクセスタ
イムスロットに対する新らしい入力メツセージIBDA
Tあるいは空きコード(モニタモードのとき)がそれぞ
れの割当てられたアキュミュレータRAM510(52
0)の記憶立直をリセットするのに使用され、これによ
って、アキュミュレータRAM510(520)をクリ
アするだめの各々の時間フレーム開始時点におけるポー
ズが必要でないようにする。
もし接続に関する加算されたメツセージサンプルの26
5におけるビット16の論理状、帳と信号Rs B’の
論理状態が一致すれば、それぞれのタイムスロットはア
キュミュレータRAM510(520)へのこのフレー
ムにおける最初のアクセスではないことになる。
5におけるビット16の論理状、帳と信号Rs B’の
論理状態が一致すれば、それぞれのタイムスロットはア
キュミュレータRAM510(520)へのこのフレー
ムにおける最初のアクセスではないことになる。
この場合には、INITリードの論理状態は0であり、
入力選択バッファ428の出力は第2表に従って入力選
択制御410の副1卸に従うものとなる。
入力選択バッファ428の出力は第2表に従って入力選
択制御410の副1卸に従うものとなる。
本発明については以下−例によって説明できる。第5図
を参照して、3本の電話線を含む会議接続に対して外部
の中央=ttmユニットによって、それぞれタイムスロ
ット0,4および8 (428は図示していない)が割
当てられたものとする。また接続の加算されたメツセー
ジサンプルを記憶するために、会議接続にはアキュミュ
レータRAM510 (520)の記憶位置96が割当
てられているものと仮定する。さらにアキュミュレータ
RA M 510は偶タイムスロット時間フレーム(N
、N−1−2)の間に記憶のためにアクセスされ、アキ
ュミュレータRA M 5’2.0は今時間フレーム(
N−1,N+1)の間に記憶のためにアクセスされるも
のとする。また時間フレームN−2(図示せず)とN−
1の間にアキュミュレータRAM510および520に
記憶される各々の加算された非データモードのメツセー
ジサンプルのヒツト16(リセットビット)は信号R8
B’の状態に対応して論理0にセットされる。
を参照して、3本の電話線を含む会議接続に対して外部
の中央=ttmユニットによって、それぞれタイムスロ
ット0,4および8 (428は図示していない)が割
当てられたものとする。また接続の加算されたメツセー
ジサンプルを記憶するために、会議接続にはアキュミュ
レータRAM510 (520)の記憶位置96が割当
てられているものと仮定する。さらにアキュミュレータ
RA M 510は偶タイムスロット時間フレーム(N
、N−1−2)の間に記憶のためにアクセスされ、アキ
ュミュレータRA M 5’2.0は今時間フレーム(
N−1,N+1)の間に記憶のためにアクセスされるも
のとする。また時間フレームN−2(図示せず)とN−
1の間にアキュミュレータRAM510および520に
記憶される各々の加算された非データモードのメツセー
ジサンプルのヒツト16(リセットビット)は信号R8
B’の状態に対応して論理0にセットされる。
上述した仮定およびボ5図および第7図を参照して、時
間フレームN−1のタイムスロット255の間に(これ
はタイムスロット0の前にある)時間フレームN−2(
図示せず)の間に偶のアキュミュレータRAM510の
位置96に先に格納されていた加算された非データモー
ドのメツセージサンプルはプリフェッチされRAM選択
ラッチ620(第3図)に対して提示される。フレーム
NのタイムスロットOの開始時点で、RAM選択ラッチ
620が動作して加算されたメツセージサンプルをPS
DATハスに対して出力して入力加算器310でタイム
スロットOに関する入来メツセージサンプル(IBDA
T )と加算されることになる。また時間フレームNの
間に、規準信号R8B’は先に述べたように、論理1状
態にスイッチされる。先に述べたように、R8B’倍信
号切替は選択バッファ420におけるその入力が正しく
生ずる(すなわち、対応する現在のフレームの中で切替
えられる)ことを保証するために遅延される。PS’D
ATバス上のそれぞれの加算された非データモードのメ
ツセージサンプルのリセットビット(ビット16)は規
準信号R8Bと比紋するためにリード265を経由して
R8Bプロセッサ260に延長される。ビット16の論
理状態はOであり、信号R8B’の論理状態は1である
から、この間には不一致が存在することになシ、これは
時間フレームNの間のアキュミュレータRAM510の
記憶位置96への最初のアクセスであることがわかる。
間フレームN−1のタイムスロット255の間に(これ
はタイムスロット0の前にある)時間フレームN−2(
図示せず)の間に偶のアキュミュレータRAM510の
位置96に先に格納されていた加算された非データモー
ドのメツセージサンプルはプリフェッチされRAM選択
ラッチ620(第3図)に対して提示される。フレーム
NのタイムスロットOの開始時点で、RAM選択ラッチ
620が動作して加算されたメツセージサンプルをPS
DATハスに対して出力して入力加算器310でタイム
スロットOに関する入来メツセージサンプル(IBDA
T )と加算されることになる。また時間フレームNの
間に、規準信号R8B’は先に述べたように、論理1状
態にスイッチされる。先に述べたように、R8B’倍信
号切替は選択バッファ420におけるその入力が正しく
生ずる(すなわち、対応する現在のフレームの中で切替
えられる)ことを保証するために遅延される。PS’D
ATバス上のそれぞれの加算された非データモードのメ
ツセージサンプルのリセットビット(ビット16)は規
準信号R8Bと比紋するためにリード265を経由して
R8Bプロセッサ260に延長される。ビット16の論
理状態はOであり、信号R8B’の論理状態は1である
から、この間には不一致が存在することになシ、これは
時間フレームNの間のアキュミュレータRAM510の
記憶位置96への最初のアクセスであることがわかる。
R8Bプロセッサ260がら入力選択制御410へのI
N I T、 U−ドはこの不一致の結果として論理
1の状態となり、入力メツセージサンプルIBDATも
しくはシンボル的入方である空きコードを、アキュミュ
レータRAM510の位置96に記憶してこれによって
古いデータを新らしいデータで重ね書きするように入力
選択バッファを経由して5ELDATバス450にケー
トするように指示する。入力選択バッファ420の入力
の内の選択されたもののリセットヒツト(ヒツト16)
は、バス450に出力する前に、入力バッファ420の
回路によって信号R8B’の現在の論理状態に対応する
ように更新される。このようにして、R8’Bプロセッ
サ260によって初期アクセスが認識されたあとで、リ
セットビットは信号R8B’に等しくなる。
N I T、 U−ドはこの不一致の結果として論理
1の状態となり、入力メツセージサンプルIBDATも
しくはシンボル的入方である空きコードを、アキュミュ
レータRAM510の位置96に記憶してこれによって
古いデータを新らしいデータで重ね書きするように入力
選択バッファを経由して5ELDATバス450にケー
トするように指示する。入力選択バッファ420の入力
の内の選択されたもののリセットヒツト(ヒツト16)
は、バス450に出力する前に、入力バッファ420の
回路によって信号R8B’の現在の論理状態に対応する
ように更新される。このようにして、R8’Bプロセッ
サ260によって初期アクセスが認識されたあとで、リ
セットビットは信号R8B’に等しくなる。
フレームNのタイムスロット3の間で、アキュミュレー
タRAM510の位置96の内容は再びプリフェッチさ
れRAM選択ラッチ620に与えられる。タイムスロッ
ト4のはじめで、RAM選択ラッチ620の内容は、入
力加算器310によってタイムスロット4に関する入来
メツセージサンプルと加算するためにPSDATバスに
出力される。PSDATバスのビット16に信号R8B
’ と比較するためにリード265を経由してR8Bプ
ロセッサ260によってサンプルされる。しかし、タイ
ムスロットOの間に、加算されたメツセージサンプルの
ビット16は入力選択制御410によって信号R8B’
と等しくなるように変更されているから、この場合には
R8Bプロセッサ260は不一致を検出しない。このた
めタイムスロット4は最初のアクセスであるとは認識さ
れず、入力加算器310からの加算されたメツセージサ
ンプルが入力選択バッファ420を通してゲートされ、
バス450に出力され、アキュミュレータRAM510
の位置96に記憶される。タイムスロット4に適用され
た認識のプロセスはタイムスロット8にも適用される。
タRAM510の位置96の内容は再びプリフェッチさ
れRAM選択ラッチ620に与えられる。タイムスロッ
ト4のはじめで、RAM選択ラッチ620の内容は、入
力加算器310によってタイムスロット4に関する入来
メツセージサンプルと加算するためにPSDATバスに
出力される。PSDATバスのビット16に信号R8B
’ と比較するためにリード265を経由してR8Bプ
ロセッサ260によってサンプルされる。しかし、タイ
ムスロットOの間に、加算されたメツセージサンプルの
ビット16は入力選択制御410によって信号R8B’
と等しくなるように変更されているから、この場合には
R8Bプロセッサ260は不一致を検出しない。このた
めタイムスロット4は最初のアクセスであるとは認識さ
れず、入力加算器310からの加算されたメツセージサ
ンプルが入力選択バッファ420を通してゲートされ、
バス450に出力され、アキュミュレータRAM510
の位置96に記憶される。タイムスロット4に適用され
た認識のプロセスはタイムスロット8にも適用される。
次の時間フレームN+1の間に、タイムスロット0は奇
のアキュミュレータRA M 520の位置96への最
初のアクセスであることが認識される。
のアキュミュレータRA M 520の位置96への最
初のアクセスであることが認識される。
タイムスロット0がアキュミュレータRAM520の位
−96への最初のアクセスであると認識するのは、位置
96に記憶された刀目算された非データモードのメツセ
ージサンプルのビット16の状態による。アキュミュレ
ータRAM520への最後のアクセスはフレームN−1
の間に行なわれておシ、この状態では信号RS B、’
は0であった。先に運べたように、入力選択バッファ4
20(第2図)はビット16を信号R8B’の状態に等
しく変更しておシ、これは時間フレームN−1では論理
Oであった。従って、R8Bプロセッサ260はアキュ
ミュレータRAM520の位置96に記憶された即興さ
れたメツセージサンプルのビット16を信号R8B’の
状態と比較して不一致を検出する。先に述べたように、
この不一致が第1のアクセスを知らせることになる。上
述した方法でN+1の時間フレームの間にタイムスロッ
ト4および8を第1のアクセスであることを認識するこ
とを防止するために、タイムスロット0における処理で
は加算されたメツセージサンプルのビット16を信号R
8B’&こ対応するように変更している。
−96への最初のアクセスであると認識するのは、位置
96に記憶された刀目算された非データモードのメツセ
ージサンプルのビット16の状態による。アキュミュレ
ータRAM520への最後のアクセスはフレームN−1
の間に行なわれておシ、この状態では信号RS B、’
は0であった。先に運べたように、入力選択バッファ4
20(第2図)はビット16を信号R8B’の状態に等
しく変更しておシ、これは時間フレームN−1では論理
Oであった。従って、R8Bプロセッサ260はアキュ
ミュレータRAM520の位置96に記憶された即興さ
れたメツセージサンプルのビット16を信号R8B’の
状態と比較して不一致を検出する。先に述べたように、
この不一致が第1のアクセスを知らせることになる。上
述した方法でN+1の時間フレームの間にタイムスロッ
ト4および8を第1のアクセスであることを認識するこ
とを防止するために、タイムスロット0における処理で
は加算されたメツセージサンプルのビット16を信号R
8B’&こ対応するように変更している。
リセットビットの処理/データモード
R8Bプロセッサ260に延びているモード制御ビット
CMBTおよびCMBRがデータモード(00)を記述
しているときには、リセットビットの処理も異ってくる
。CMBTおよびCMBRが論理Oであると、R8Bプ
ロセッサ260ばPSDATバスのビット16kf化す
る規準R8B’ではなく、論理1に等しい固定した規準
と比較する。非データモードの場合とこのように異るの
は、回路R8B’0660による会議回路100の出力
におけるリセットビットの処理の結果として生ずること
である。後述するように、データモードの会議接続では
回路R8B0660が接続に関する供給サイクルの間で
アキュミュレータRAM510.520への最初のアク
セスを検出する。最初のアクセスを検出すると、回路R
8BOは加算のビット16を論理0にリセットし、アキ
ュミュレータRAM51t)、520に記憶された和[
MSGゲート625の出力を重ね書きするが、これはデ
ータモードではホスト端末によるメツセージサンプルの
寄与分である。従って会議マルチポイント和はホストタ
イムスロットに分配され、同一のフレームの間に、2次
端末のタイムスロットがホストのメツセージサンプルす
なわちブロードカストを受信することになる。
CMBTおよびCMBRがデータモード(00)を記述
しているときには、リセットビットの処理も異ってくる
。CMBTおよびCMBRが論理Oであると、R8Bプ
ロセッサ260ばPSDATバスのビット16kf化す
る規準R8B’ではなく、論理1に等しい固定した規準
と比較する。非データモードの場合とこのように異るの
は、回路R8B’0660による会議回路100の出力
におけるリセットビットの処理の結果として生ずること
である。後述するように、データモードの会議接続では
回路R8B0660が接続に関する供給サイクルの間で
アキュミュレータRAM510.520への最初のアク
セスを検出する。最初のアクセスを検出すると、回路R
8BOは加算のビット16を論理0にリセットし、アキ
ュミュレータRAM51t)、520に記憶された和[
MSGゲート625の出力を重ね書きするが、これはデ
ータモードではホスト端末によるメツセージサンプルの
寄与分である。従って会議マルチポイント和はホストタ
イムスロットに分配され、同一のフレームの間に、2次
端末のタイムスロットがホストのメツセージサンプルす
なわちブロードカストを受信することになる。
従って会議回路100の入力においてリセットピット(
ビット16)を処理するために、PSDATバスのヒツ
ト16を固定規準復号と比較することが必要であシ、こ
れは本発明の有利な一実施例では、論理1に等しい。
ビット16)を処理するために、PSDATバスのヒツ
ト16を固定規準復号と比較することが必要であシ、こ
れは本発明の有利な一実施例では、論理1に等しい。
R3Bプロセッサ260の中のゲート回路は通常はビッ
ト16と比較するために信号R8B’を通す。しかしモ
ード制御ビットCMBTおよびCMBRがデータモード
を示しているときには、この回路は論理1の状態を通す
。この例では、PSDATのビット16が論理Oである
ときに、データ会議接続に関する記憶サイクルで、アキ
ュミュレータRAM510 (520)への最初のアク
セスが検出される。ビット16を固定規準と比較して不
一致が生ずるために最初のアクセスが検出されるのであ
る。不一致を検出すると、R8Bプロセッサ260はリ
ードINITを強制的に論理1の状態とし、これは入力
選択制御回路410に対して、選択された入力メツセー
ジサンプルI BDATを入力選択バッファ420を通
して5ELDATバス450に与え、アキュミュレータ
RAM510.520に記憶するように指示する。上述
したように、入力選択バッファ420を逃してメツセー
ジサンプルをゲートすることによって、メツセージサン
プルのビット16はリードR8B’の論理状態と一致す
ることになる。データモードの場合にはリードR8B’
は強制的に論理1の状態となる。
ト16と比較するために信号R8B’を通す。しかしモ
ード制御ビットCMBTおよびCMBRがデータモード
を示しているときには、この回路は論理1の状態を通す
。この例では、PSDATのビット16が論理Oである
ときに、データ会議接続に関する記憶サイクルで、アキ
ュミュレータRAM510 (520)への最初のアク
セスが検出される。ビット16を固定規準と比較して不
一致が生ずるために最初のアクセスが検出されるのであ
る。不一致を検出すると、R8Bプロセッサ260はリ
ードINITを強制的に論理1の状態とし、これは入力
選択制御回路410に対して、選択された入力メツセー
ジサンプルI BDATを入力選択バッファ420を通
して5ELDATバス450に与え、アキュミュレータ
RAM510.520に記憶するように指示する。上述
したように、入力選択バッファ420を逃してメツセー
ジサンプルをゲートすることによって、メツセージサン
プルのビット16はリードR8B’の論理状態と一致す
ることになる。データモードの場合にはリードR8B’
は強制的に論理1の状態となる。
初期入力アクセスの後では、PSDATバスのビット1
6は規準信号R8B’の同定規準状態と一致するように
なジ、上述したように、SMDATが第2表に略述した
状態に従って、データ会議接続の残シの部分ではSMD
ATが入力選択バッファ420を通してゲートされるこ
とになる。
6は規準信号R8B’の同定規準状態と一致するように
なジ、上述したように、SMDATが第2表に略述した
状態に従って、データ会議接続の残シの部分ではSMD
ATが入力選択バッファ420を通してゲートされるこ
とになる。
アキュミュレータRAM
第3図を参照すれば、アキュミュレータRAM510と
RAM520は同様のダイナミックランダムアクセスメ
モリーであシ、各々は17ビツトづつの128記憶位置
を有しており、各々ば4Tのクロック信号で付勢される
。アキュミュレータRAM51 (1(520)の記憶
位置に蓄積された加算されたメツセージサンプルは次の
ような17ビツトから成っている。14ビツトの絶対値
ビットと符号ビットから成る加昇されたメツセージサン
プル、パリティヒツト、リセットビット。
RAM520は同様のダイナミックランダムアクセスメ
モリーであシ、各々は17ビツトづつの128記憶位置
を有しており、各々ば4Tのクロック信号で付勢される
。アキュミュレータRAM51 (1(520)の記憶
位置に蓄積された加算されたメツセージサンプルは次の
ような17ビツトから成っている。14ビツトの絶対値
ビットと符号ビットから成る加昇されたメツセージサン
プル、パリティヒツト、リセットビット。
第4図はタイムスロットの期間内で、クロック4Tには
4回の変化があることを示している。クロック4Tの最
初の後縁(A)によってアキュミュレータRAM520
(510)の読み出しあるいはフェッチが開始される。
4回の変化があることを示している。クロック4Tの最
初の後縁(A)によってアキュミュレータRAM520
(510)の読み出しあるいはフェッチが開始される。
4Tクロッ−り信号の次の(最初の)前縁(旦)で、プ
リフェッチされたデータはアキュミュレータRAM52
0(510)の出力レジスタ(内部にあり図示せず)に
クロック同期して入れられる。4Tクロック信号の次の
後縁(9)の間に、PSDATバス311からの加算さ
れたメツセージサンプルがアキュミュレータRAM52
0.(510)に書き込まれる。
リフェッチされたデータはアキュミュレータRAM52
0(510)の出力レジスタ(内部にあり図示せず)に
クロック同期して入れられる。4Tクロック信号の次の
後縁(9)の間に、PSDATバス311からの加算さ
れたメツセージサンプルがアキュミュレータRAM52
0.(510)に書き込まれる。
このシーケンスはタイムスロット253に関するARI
ADアキュミュレータRAM52゜のアドレスシーケン
ス(第4図)に示されているが、これはタイムスロット
が二つの別々の動作に分割されていることを示している
。
ADアキュミュレータRAM52゜のアドレスシーケン
ス(第4図)に示されているが、これはタイムスロット
が二つの別々の動作に分割されていることを示している
。
すなわち第1は第2のタイムスロット(254)に関し
て加算されたメツセージサンプルをプリフェッチするこ
とで6 f) 、第2 n RAM5EI、0が論理0
である間に第1のタイムスロット(253)に関する加
算されたメツセージサンプルを記憶することである。
て加算されたメツセージサンプルをプリフェッチするこ
とで6 f) 、第2 n RAM5EI、0が論理0
である間に第1のタイムスロット(253)に関する加
算されたメツセージサンプルを記憶することである。
TS−255(タイムスロット)検出器第3図のTS−
2’55検出器450は、それぞれの時間フレームの終
シに近付いたことを知らせる手段として、タイムスロッ
ト253および254にオーバラップして、各時間フレ
ームに1回発生するシステムのフレーム同期信号TSY
NC(第4図)に関する入来タイムスロット255の発
生を検出するように構成されている。リード230に与
えられた信号TSYNCは、タイムスロット253の終
りで生ずるクロック信号2Tの後縁で、検出器455の
第1のD形フリップフロップにトグルされて入力される
。TSYNCは次にIBDATタイムスロット255の
開始で生ずるクロック信号2Tの後縁でTS検出器45
0の第2のD形フリップフロップにクロックにより移さ
れ、リード451上の信号TS255’として出力され
る。リード451上の信号TS255′は入来タイムス
ロット255を表わす時刻信号である。
2’55検出器450は、それぞれの時間フレームの終
シに近付いたことを知らせる手段として、タイムスロッ
ト253および254にオーバラップして、各時間フレ
ームに1回発生するシステムのフレーム同期信号TSY
NC(第4図)に関する入来タイムスロット255の発
生を検出するように構成されている。リード230に与
えられた信号TSYNCは、タイムスロット253の終
りで生ずるクロック信号2Tの後縁で、検出器455の
第1のD形フリップフロップにトグルされて入力される
。TSYNCは次にIBDATタイムスロット255の
開始で生ずるクロック信号2Tの後縁でTS検出器45
0の第2のD形フリップフロップにクロックにより移さ
れ、リード451上の信号TS255’として出力され
る。リード451上の信号TS255′は入来タイムス
ロット255を表わす時刻信号である。
RAMセレクタ
アキュミュレータRA IV[セレクタ回路460はリ
ード461にクロック信号RAM5ELOを発生し、リ
ード463にクロック信号LR8Oを発生するための順
序回路である。リード462上のクロック信号RANS
EL1とリード464上のクロック信号LR81はそれ
ぞれ信号RAM5ELOと信号LR3[1の反転したも
のである。
ード461にクロック信号RAM5ELOを発生し、リ
ード463にクロック信号LR8Oを発生するための順
序回路である。リード462上のクロック信号RANS
EL1とリード464上のクロック信号LR81はそれ
ぞれ信号RAM5ELOと信号LR3[1の反転したも
のである。
リード461および462上のクロック信号RAM5E
LOとRAM5 EL 1 はアキュミュレータRA
M510 (520)を第1の時間フレームの間の記憶
サイクルと、第2の時間フレームの間の供給サイクルの
間で切替えるだめの手段である。RAMR/W回路47
0へのり一ド463上に出力される誘導されたRAM選
択信号LR8Oは第1の時間フレームの間論理1の高レ
ベル状態にあり、入力選択バッファ420から5ELD
ATバス450を経由して出力された加算されたメツセ
ージサンプルの記憶のためにアキュミュレータRAM5
10を選択する。RAM選択信号LR8Oが論理0の状
態にあると、データバス750を経由して出力される加
算されたメツセージサンプルを供給するためにアキュミ
ュレータRAM510を選択する。RAMR/W回路4
70へ、のリード464に出力されるRAM選択信号L
R81が論理1の状態にあれば、メツセージサンプルを
記憶するためにRAM520を選択し、論理Oの状態に
あれば、リード750に加算されたメツセージサンプル
を供給するためにアキュミュレータRAM5 i Qを
黄択する。
LOとRAM5 EL 1 はアキュミュレータRA
M510 (520)を第1の時間フレームの間の記憶
サイクルと、第2の時間フレームの間の供給サイクルの
間で切替えるだめの手段である。RAMR/W回路47
0へのり一ド463上に出力される誘導されたRAM選
択信号LR8Oは第1の時間フレームの間論理1の高レ
ベル状態にあり、入力選択バッファ420から5ELD
ATバス450を経由して出力された加算されたメツセ
ージサンプルの記憶のためにアキュミュレータRAM5
10を選択する。RAM選択信号LR8Oが論理0の状
態にあると、データバス750を経由して出力される加
算されたメツセージサンプルを供給するためにアキュミ
ュレータRAM510を選択する。RAMR/W回路4
70へ、のリード464に出力されるRAM選択信号L
R81が論理1の状態にあれば、メツセージサンプルを
記憶するためにRAM520を選択し、論理Oの状態に
あれば、リード750に加算されたメツセージサンプル
を供給するためにアキュミュレータRAM5 i Qを
黄択する。
リード461上のクロック信号RAM5ELOは、タイ
ムスロット255で生ずるクロック(8号4Fの第2の
前縁で、リード451を経由してTS−255検出器4
55から、リード451を経由してアキュミュレータR
AMセレクタ460に延びる信号TS255’の生起に
よってトグルされる。次に制御信号LR8Oは信号RA
M5ELOからタイムスロットの1/4だけ遅延され、
トグルされたRAM5ELOとクロック信号4Tの第1
の前縁の組合せによってトグルされる。トグルされた選
択信号LR8Oはタイムスロット0と一致シて時間フレ
ームの開始時に発生する。
ムスロット255で生ずるクロック(8号4Fの第2の
前縁で、リード451を経由してTS−255検出器4
55から、リード451を経由してアキュミュレータR
AMセレクタ460に延びる信号TS255’の生起に
よってトグルされる。次に制御信号LR8Oは信号RA
M5ELOからタイムスロットの1/4だけ遅延され、
トグルされたRAM5ELOとクロック信号4Tの第1
の前縁の組合せによってトグルされる。トグルされた選
択信号LR8Oはタイムスロット0と一致シて時間フレ
ームの開始時に発生する。
このように選択信号LR3OとLR81はTSYNCパ
ルスの発生の後でトグルされ、第1の時間フレームの間
それぞれ論理1および論理O状態となり、第2の時間フ
レームの間それぞれ論理0および論理1状態となって、
アキュミュレータRAM510 (520)を交互に選
択するように動作する。
ルスの発生の後でトグルされ、第1の時間フレームの間
それぞれ論理1および論理O状態となり、第2の時間フ
レームの間それぞれ論理0および論理1状態となって、
アキュミュレータRAM510 (520)を交互に選
択するように動作する。
RAM入力セレクタ
第3図を参照すれば、RAM入力セレクタ530.56
0はRAM5ELOとRAM5EL1リードの制御下に
5ELDAT バス450を経由して入力選択バッフ
ァ420から出力されたメツセージサンプルかあるいは
バス650を経由してMSGゲート625から出力され
たメツセージサンプルのいずれかを選択する。
0はRAM5ELOとRAM5EL1リードの制御下に
5ELDAT バス450を経由して入力選択バッフ
ァ420から出力されたメツセージサンプルかあるいは
バス650を経由してMSGゲート625から出力され
たメツセージサンプルのいずれかを選択する。
先に述べたように、信号RAM5ELOとそれから誘導
された信号はアキュミュレータRAM510.520を
記憶サイクルと供給サイクルのいずれかに切替える。同
様にRAM入力セレクタ550.560はアキュミュレ
ータRAM510(520)がそれぞれ記憶サイクルに
あるときに、5ELDATバス450の情報を対応する
アキュミュレータRAM510(52’0)の入力に延
長するように交互にトグルされる。これとは逆にRA
MS E L OとRAM5EL1 はバス626に
含まれたメツセージサンプルをその供給サイクルで対応
するアキュミュレータRAM510 (520)の入力
に延長するようにRAM入力セレクタ530.560を
動作する。
された信号はアキュミュレータRAM510.520を
記憶サイクルと供給サイクルのいずれかに切替える。同
様にRAM入力セレクタ550.560はアキュミュレ
ータRAM510(520)がそれぞれ記憶サイクルに
あるときに、5ELDATバス450の情報を対応する
アキュミュレータRAM510(52’0)の入力に延
長するように交互にトグルされる。これとは逆にRA
MS E L OとRAM5EL1 はバス626に
含まれたメツセージサンプルをその供給サイクルで対応
するアキュミュレータRAM510 (520)の入力
に延長するようにRAM入力セレクタ530.560を
動作する。
後述するように、バス626にあるメツセージサンプル
はアキュミュレータRAM510゜520が供給サイク
ルにあり、それぞれの出側のタイムスロットがデータモ
ードに割当てられておシ、そのタイムスロットが供給サ
イクルでアキュミュレータRAMに最初にアクセスする
ときにだけ動作する。RAM選択回路530(560)
はバス630から16ビツトのメツセージサンプルを選
択したとき、アキュミーxレータRAM510 (52
0)に記憶する前に、ビット16(リセットビット)と
して、メツセージサンプルに論理0を付加する。
はアキュミュレータRAM510゜520が供給サイク
ルにあり、それぞれの出側のタイムスロットがデータモ
ードに割当てられておシ、そのタイムスロットが供給サ
イクルでアキュミュレータRAMに最初にアクセスする
ときにだけ動作する。RAM選択回路530(560)
はバス630から16ビツトのメツセージサンプルを選
択したとき、アキュミーxレータRAM510 (52
0)に記憶する前に、ビット16(リセットビット)と
して、メツセージサンプルに論理0を付加する。
RAMの読み/書き
第4図、特に時間シーケンスARIADを参照すれば、
各タイムスロットは第2のタイムスロットに関する加算
されたメツセージサンプルをまずプリフェッチする読み
出しくR)サイクルと第1のタイムスロットに関して、
アキュミュレータRAM520に加算されたメツセージ
サンプルを記憶する書き込みサイクルと忙分割される。
各タイムスロットは第2のタイムスロットに関する加算
されたメツセージサンプルをまずプリフェッチする読み
出しくR)サイクルと第1のタイムスロットに関して、
アキュミュレータRAM520に加算されたメツセージ
サンプルを記憶する書き込みサイクルと忙分割される。
信号RRMQとRRMiはそれによってタイムスロット
が読み出しサイクルと書き込みサイクルに分割する手段
となる。
が読み出しサイクルと書き込みサイクルに分割する手段
となる。
第3図に戻って、読み/書きRAM470は、それぞれ
リード471および472にアキュミュレータRAM5
10 (520)の読み/書き信号R[MOとRRIV
[iを発生するだめのANDケートとNANDケートか
ら成る組合せ回路である。それぞれリード471と47
2の信号RRMQとRRMlは記憶サイクルにおけるア
キュミュレータRA M 510(520)のためのク
ロック信号2Tの反転された写しである。選択信号L
RS O(LR81)が論理O状態におり、リード46
3をi経由して入力されると、RAMの読み/書き回路
470に関する回路を消勢し、リード471(472)
の出力を強制的に論理1状態すなわち供給サイクルにお
けるアキュミュレータRAM510 (520)のRA
M読み出し状態とする。逆に選択信号LR8O(LR8
1)が論理1状態にあると、、RAM読み/書き回路4
70を付勢し、これによってこの回路がリード4γ1
(472)にクロック信号の反転された写しを出力する
ようにする。選択信号LR8OとLR81は論理的補数
であるから、それぞれの時間フレームで信号RRMOあ
るいは信号RRM 1のいずれかが付勢されるが両方が
付勢されることはない。読み/書き制御信号RRIV1
.0とRRMlはまたそれぞれリード471および4γ
2を経由してアキユミ117−タRAM510(520
)に接続されている。
リード471および472にアキュミュレータRAM5
10 (520)の読み/書き信号R[MOとRRIV
[iを発生するだめのANDケートとNANDケートか
ら成る組合せ回路である。それぞれリード471と47
2の信号RRMQとRRMlは記憶サイクルにおけるア
キュミュレータRA M 510(520)のためのク
ロック信号2Tの反転された写しである。選択信号L
RS O(LR81)が論理O状態におり、リード46
3をi経由して入力されると、RAMの読み/書き回路
470に関する回路を消勢し、リード471(472)
の出力を強制的に論理1状態すなわち供給サイクルにお
けるアキュミュレータRAM510 (520)のRA
M読み出し状態とする。逆に選択信号LR8O(LR8
1)が論理1状態にあると、、RAM読み/書き回路4
70を付勢し、これによってこの回路がリード4γ1
(472)にクロック信号の反転された写しを出力する
ようにする。選択信号LR8OとLR81は論理的補数
であるから、それぞれの時間フレームで信号RRMOあ
るいは信号RRM 1のいずれかが付勢されるが両方が
付勢されることはない。読み/書き制御信号RRIV1
.0とRRMlはまたそれぞれリード471および4γ
2を経由してアキユミ117−タRAM510(520
)に接続されている。
7ビツトの読み出しアドレス(RARAD )と書き込
みアドレス(W、ARAD)はアドレスバス515(5
25)とそれぞれ選択回路RAM選択054oとRAM
選択1550を経由してアキュミュレータRAM510
(520)に延びる。これらは信号RRMOとRRMi
の制御下にある。
みアドレス(W、ARAD)はアドレスバス515(5
25)とそれぞれ選択回路RAM選択054oとRAM
選択1550を経由してアキュミュレータRAM510
(520)に延びる。これらは信号RRMOとRRMi
の制御下にある。
例えば、第1の時間フレームの間ではアキュミュレータ
RAM520は5ELDATバスを経由して入力された
メツセージサンプルを記憶するように動作し、同時に、
アキュミュレータRAM510は各タイムスロットに関
する前のフレームに記憶されたメツセージサンプルを出
カフ50に出力するように動作しているものとしよう。
RAM520は5ELDATバスを経由して入力された
メツセージサンプルを記憶するように動作し、同時に、
アキュミュレータRAM510は各タイムスロットに関
する前のフレームに記憶されたメツセージサンプルを出
カフ50に出力するように動作しているものとしよう。
このとき、RRMlはこ\で考えている第1の時間フレ
ームてはクロック2Tの反転された写しであるが、読み
出しアドレスRARADをRAM選択回路550を通し
て、アドレスバス525を経由してタイムスロットのは
じめの半分の間にアキュミュレータRAM520にケー
トシ、まだタイムスロットの後半ではアドレスバス52
5を経由して書き込みアドレスWARADをアキュミュ
レータRA M 5.20にケートする。同時に、仮定
した時r−フレームの間論理1状態に固定されている信
号RRMOでは、それぞれの時間フレームの間RAM選
択回路540を通して、アドレスバス515を経由して
、アキュミュレータRAM510には読み出しアドレス
RARADだけがケートされる。
ームてはクロック2Tの反転された写しであるが、読み
出しアドレスRARADをRAM選択回路550を通し
て、アドレスバス525を経由してタイムスロットのは
じめの半分の間にアキュミュレータRAM520にケー
トシ、まだタイムスロットの後半ではアドレスバス52
5を経由して書き込みアドレスWARADをアキュミュ
レータRA M 5.20にケートする。同時に、仮定
した時r−フレームの間論理1状態に固定されている信
号RRMOでは、それぞれの時間フレームの間RAM選
択回路540を通して、アドレスバス515を経由して
、アキュミュレータRAM510には読み出しアドレス
RARADだけがケートされる。
第2の(次の)時間フレームの間には、全体の時間フレ
ームの間で、リード472上の信号RRMIが論理1状
態に保たれ、これによって、読み出しアドレスRA R
A’DだけがRAM選択回路550を通シ、アドレスバ
ス525を、1径由して、アキュミュレータRAM52
0にケートされることになる。同時に付勢された信号R
RM、0はタイムスロットの前半では論理1であり、タ
イムスロットの後半では論、理Oであるので、タイムス
ロットの前半ではRAM選択回路540を通して読み出
しアドレスRARADをゲートし、タイムスロットの後
半ではアキュミュレータRA M 510に対してWA
R,ADをケートする。このようにして、各アキュミュ
レータRAM510(520)について記憶サイクルと
供給サイクルが交互に行なわれ、第1のタイムスロット
の間に第2のタイムスロットに関する加算されたメツセ
ージサンプルのプリフェッチが行なわれることになる。
ームの間で、リード472上の信号RRMIが論理1状
態に保たれ、これによって、読み出しアドレスRA R
A’DだけがRAM選択回路550を通シ、アドレスバ
ス525を、1径由して、アキュミュレータRAM52
0にケートされることになる。同時に付勢された信号R
RM、0はタイムスロットの前半では論理1であり、タ
イムスロットの後半では論、理Oであるので、タイムス
ロットの前半ではRAM選択回路540を通して読み出
しアドレスRARADをゲートし、タイムスロットの後
半ではアキュミュレータRA M 510に対してWA
R,ADをケートする。このようにして、各アキュミュ
レータRAM510(520)について記憶サイクルと
供給サイクルが交互に行なわれ、第1のタイムスロット
の間に第2のタイムスロットに関する加算されたメツセ
ージサンプルのプリフェッチが行なわれることになる。
RAM選択ラッチ
第3図のRAM選択ラッチ620は入力加算器310に
よって、それぞれの入来メツセージサンプル(IB、D
AT)と加算するために、アキュミュレータRAM’5
10(520)から出力されたプリフェッチされた加算
メツセージサンプルを保持するだめのマスタスレーブD
形フリップフロップの17ビツトの配列である。RAM
選択ラッチ620はRAM5ELOのクロックの制m下
にアキュミュレータRAM510(520)から加算さ
れたメツセージサンプルを交互に受信する。加算された
メツセージサンプルは4Fクロツクの第2の前縁でラッ
チ620のマスタフリップフロップに入れられ、次にそ
の期間の間にクロック信号L T、Cが論理1であるよ
うな4Tクロツタ信号の前縁でP 5DATデータバス
311に出力するためにスレーブ7リツプフロツプに移
され、PSDATデータバス311に出力される。
よって、それぞれの入来メツセージサンプル(IB、D
AT)と加算するために、アキュミュレータRAM’5
10(520)から出力されたプリフェッチされた加算
メツセージサンプルを保持するだめのマスタスレーブD
形フリップフロップの17ビツトの配列である。RAM
選択ラッチ620はRAM5ELOのクロックの制m下
にアキュミュレータRAM510(520)から加算さ
れたメツセージサンプルを交互に受信する。加算された
メツセージサンプルは4Fクロツクの第2の前縁でラッ
チ620のマスタフリップフロップに入れられ、次にそ
の期間の間にクロック信号L T、Cが論理1であるよ
うな4Tクロツタ信号の前縁でP 5DATデータバス
311に出力するためにスレーブ7リツプフロツプに移
され、PSDATデータバス311に出力される。
第3図を参照すれば、RAM選択ラツうチロ20はデー
タバス621を1j山してRAM5ELOリード461
が論理1であるときにアキュミュレータR,AM510
から加算されたメツセージサンプルを受信してラッチし
、RAM5EL’0 リード461が論理Oであると
きには、データバス622を経由してアキュミュレータ
RAM520からの加算されたメツセージサンプルを受
信して保持する。
タバス621を1j山してRAM5ELOリード461
が論理1であるときにアキュミュレータR,AM510
から加算されたメツセージサンプルを受信してラッチし
、RAM5EL’0 リード461が論理Oであると
きには、データバス622を経由してアキュミュレータ
RAM520からの加算されたメツセージサンプルを受
信して保持する。
選択ラッチ620に記憶された加算されたメツセージサ
ンプルはバス206上の入来メツセージサンプル(IB
DAT )と加算するためにバス311を経由して入力
加算器310に与えられ、また先に述べたように入力選
択バッファ420に与えられる。
ンプルはバス206上の入来メツセージサンプル(IB
DAT )と加算するためにバス311を経由して入力
加算器310に与えられ、また先に述べたように入力選
択バッファ420に与えられる。
隣接タイムスロット
時間フレーム中の隣接タイムスロットが同一の会議に割
当てられているようなことが生ずると、その両方は同一
のアキュミュレータRAM510(520)に割当てら
れているから出力された加算されたメツセージサンプル
は隣接タイムスロット・演出器によってアキュミュレー
タRAM510 (520)に格納されると同時に選択
ラッチ620に格納される。このようにして、隣接した
タイムスロットの内の第2のものの処理の準備のために
プリフェッチされた加算されたメツセージサンプルは隣
接したタイムスロットの内の第1のものによる寄与分を
含むことになる。この構成を用いなければ、前のタイム
スロットの間にメモリーから取り出されたプリフェッチ
された和は、前のタイムスロットによる最後のサンプル
の寄与を含まないことになる。
当てられているようなことが生ずると、その両方は同一
のアキュミュレータRAM510(520)に割当てら
れているから出力された加算されたメツセージサンプル
は隣接タイムスロット・演出器によってアキュミュレー
タRAM510 (520)に格納されると同時に選択
ラッチ620に格納される。このようにして、隣接した
タイムスロットの内の第2のものの処理の準備のために
プリフェッチされた加算されたメツセージサンプルは隣
接したタイムスロットの内の第1のものによる寄与分を
含むことになる。この構成を用いなければ、前のタイム
スロットの間にメモリーから取り出されたプリフェッチ
された和は、前のタイムスロットによる最後のサンプル
の寄与を含まないことになる。
第3図を参照すれば、隣接タイムスロット検出器480
は同一の会議セツションに隣接したタイムスロットが割
当てられているときにこれを検出するための狙合せ比較
回路とレジスタ回路である。
は同一の会議セツションに隣接したタイムスロットが割
当てられているときにこれを検出するための狙合せ比較
回路とレジスタ回路である。
入来タイムスロット255を表わす信号TS255がリ
ード451を、l径由して検出器450から与えられる
と隣接タイムスロット(T S 、)検出器480は消
勢される。隣接TS検出器480が消勢されるとタイム
スロット255とタイムスロット0の場合のように、二
つの隣接した時間フレームの境界を越えて隣接l−だタ
イムスロットが認識されることを防止する。
ード451を、l径由して検出器450から与えられる
と隣接タイムスロット(T S 、)検出器480は消
勢される。隣接TS検出器480が消勢されるとタイム
スロット255とタイムスロット0の場合のように、二
つの隣接した時間フレームの境界を越えて隣接l−だタ
イムスロットが認識されることを防止する。
先に述べたように、アキュミュレータRAM510(5
20)はそれぞれ選択ラッチ440の出力あるいはアド
レスバス442および443に7キユミユレ一タRAM
510 (520)の書き込みアドレスWARADと同
時に生ずる第2のタイムスロットに関するアドレスRA
RADを読み取る(プリフェッチスる)。
20)はそれぞれ選択ラッチ440の出力あるいはアド
レスバス442および443に7キユミユレ一タRAM
510 (520)の書き込みアドレスWARADと同
時に生ずる第2のタイムスロットに関するアドレスRA
RADを読み取る(プリフェッチスる)。
従って隣接したタイムスロットの第2のものに関する読
み取りアドレス(RARAD )は、これと同時に生ず
る隣接タイムスロットの第1のものに関する書き込みア
ドレス(WARAD)と等しい。
み取りアドレス(RARAD )は、これと同時に生ず
る隣接タイムスロットの第1のものに関する書き込みア
ドレス(WARAD)と等しい。
読み出しアドレスRARADと書き込みアドレスWAR
ADは選択ランチ440からそれぞれアドレスバス44
2と443を経由して隣接タイムスロット検出器480
に対して与えられる。隣接TS検出器480の組合せ比
較回路はこれらのアドレスを比較し、アドレスRARA
DとWA RA Dの間の一致を検出すると、リード4
81を経由して論理1を出力する。
ADは選択ランチ440からそれぞれアドレスバス44
2と443を経由して隣接タイムスロット検出器480
に対して与えられる。隣接TS検出器480の組合せ比
較回路はこれらのアドレスを比較し、アドレスRARA
DとWA RA Dの間の一致を検出すると、リード4
81を経由して論理1を出力する。
隣接したタイムスロットの第1のものの終シ1/4の開
始で、検出器480の比較回路から出力された論理1は
クロック信号4Fの前線で隣接TS検出器480の出力
レジスタに与えられ、481に出力される。隣接TSS
検器器80の出力レジスタは次に続くタイムスロットが
隣接していないとすれば、隣接タイムスロットの次のも
のの最初の1/4で生ずるクロク信号4Fの前縁でクリ
アされる。
始で、検出器480の比較回路から出力された論理1は
クロック信号4Fの前線で隣接TS検出器480の出力
レジスタに与えられ、481に出力される。隣接TSS
検器器80の出力レジスタは次に続くタイムスロットが
隣接していないとすれば、隣接タイムスロットの次のも
のの最初の1/4で生ずるクロク信号4Fの前縁でクリ
アされる。
1霧接TS検出器480のレジスタから出力された論理
1はリード481を経由してラツ、F−620に延長さ
れ、これはPSDATバス311上の隣接タイムスロッ
トの内の第1のものに関する加算されたメツセージサン
プルを強制的に選択ラッチ620にラッチするようにし
て隣接タイムスロットの第2のものに関するプリフェッ
チされた加算ディジタルメツセージサンプルを取p除く
。
1はリード481を経由してラツ、F−620に延長さ
れ、これはPSDATバス311上の隣接タイムスロッ
トの内の第1のものに関する加算されたメツセージサン
プルを強制的に選択ラッチ620にラッチするようにし
て隣接タイムスロットの第2のものに関するプリフェッ
チされた加算ディジタルメツセージサンプルを取p除く
。
RAM出力ラッチ
RAM出力ラッチ630(第3図)は出カフ50にデー
タを供給するために選択されたアキュミュレータRAM
510 (520)から出力されたプリフェッチされた
加算メツセージサンプルを保持する。RAM出力ラッチ
630はR’AM選択ラッチ620と同様であpl こ
れは4Fおよび4T信号によってクロック同期され、リ
ード462のRAM5EL1のクロック信号の制御下に
アキュミュレータRAM510 (520)からの加算
メツセージサンプルを受信し、保持する動作を交代して
実行する。
タを供給するために選択されたアキュミュレータRAM
510 (520)から出力されたプリフェッチされた
加算メツセージサンプルを保持する。RAM出力ラッチ
630はR’AM選択ラッチ620と同様であpl こ
れは4Fおよび4T信号によってクロック同期され、リ
ード462のRAM5EL1のクロック信号の制御下に
アキュミュレータRAM510 (520)からの加算
メツセージサンプルを受信し、保持する動作を交代して
実行する。
リード462のRAM5EL1 のクロックが論理1
であれば、RAM出力ラッチ630は、バス621を経
由して、アキュミュレータRAM510からの加算され
たメツセージサンプルを、C3DATデータバス635
を経由して出力加算器640に出力するために受信して
保持する。RAM5EL 1 のクロック信号が論理O
の状態にあれば、RAM出力ラッチ630の入力をアキ
ュミュレータRA M 520に切替えて、データバス
622を経由して来た加算されたメツセージサンプルを
受信する。
であれば、RAM出力ラッチ630は、バス621を経
由して、アキュミュレータRAM510からの加算され
たメツセージサンプルを、C3DATデータバス635
を経由して出力加算器640に出力するために受信して
保持する。RAM5EL 1 のクロック信号が論理O
の状態にあれば、RAM出力ラッチ630の入力をアキ
ュミュレータRA M 520に切替えて、データバス
622を経由して来た加算されたメツセージサンプルを
受信する。
サンプルRAMメモリー
第4図に図示するように、バス319上にアドレス発生
器320によって発生されたタイムスロットアドレスD
RADは、それぞれの入来IBDATのタイムスロット
よりも1/2タイムスロツトだけ先行しておシ、現在の
フレームの入来ディジタルメツセージサンプルの蓄積の
前に前のフレームの入来タイムスロットに関して先に記
憶されたメツセージサンプルをプリフェッチするだめに
サンプルRAM610(第3図)のアドレス入力に与え
られる。2Tクロック信号がクロック信号4Tに関する
サンプルRAM610の読み/書きのサイクルを指示す
る。
器320によって発生されたタイムスロットアドレスD
RADは、それぞれの入来IBDATのタイムスロット
よりも1/2タイムスロツトだけ先行しておシ、現在の
フレームの入来ディジタルメツセージサンプルの蓄積の
前に前のフレームの入来タイムスロットに関して先に記
憶されたメツセージサンプルをプリフェッチするだめに
サンプルRAM610(第3図)のアドレス入力に与え
られる。2Tクロック信号がクロック信号4Tに関する
サンプルRAM610の読み/書きのサイクルを指示す
る。
第4図の説明を継続すれば、例えばタイムスロットアド
レス(DRAD)254は、入来タイムスロット(IB
DAT )254の前に1/2タイムスロツトだけ重な
り合って発生し、バス319を、1径由してサンプルメ
モリーRAM610に与えられる。IBDATタイムス
ロット2530間にクロック信号2Tが論理1にあシ、
クロック4Tの第2の後縁が生ずると、記憶位置254
が読み出され、そのあとの4Tの前縁(図示せず)でそ
の内容はサンプルRAM610の出力ランチに記憶され
、出力加算器640によってメツセージサンプルゲート
(MSG)625を経由して処理されることになる。I
BDAT入来タイムスロット254の間に、クロック信
号2Tが論理Oであって、クロック信号4Tの最初の後
縁が生ずると、タイムスロット254に関する新うしい
メツセージサンプルが、バス206から与えられて、サ
ンプルメモリーRAM610の記憶位置254に記憶さ
れることになる。タイムスロット254に関してプリフ
ェッチされてサンプルRAM出力ラッチに保持されてい
たプリフェッチされたメツセージサンプルはそのときタ
イムスロット2540間で、データバス616を経由し
てメツセージサンプルケート625に与えられる。
レス(DRAD)254は、入来タイムスロット(IB
DAT )254の前に1/2タイムスロツトだけ重な
り合って発生し、バス319を、1径由してサンプルメ
モリーRAM610に与えられる。IBDATタイムス
ロット2530間にクロック信号2Tが論理1にあシ、
クロック4Tの第2の後縁が生ずると、記憶位置254
が読み出され、そのあとの4Tの前縁(図示せず)でそ
の内容はサンプルRAM610の出力ランチに記憶され
、出力加算器640によってメツセージサンプルゲート
(MSG)625を経由して処理されることになる。I
BDAT入来タイムスロット254の間に、クロック信
号2Tが論理Oであって、クロック信号4Tの最初の後
縁が生ずると、タイムスロット254に関する新うしい
メツセージサンプルが、バス206から与えられて、サ
ンプルメモリーRAM610の記憶位置254に記憶さ
れることになる。タイムスロット254に関してプリフ
ェッチされてサンプルRAM出力ラッチに保持されてい
たプリフェッチされたメツセージサンプルはそのときタ
イムスロット2540間で、データバス616を経由し
てメツセージサンプルケート625に与えられる。
メツセージサンプルケート
メツセージサンプルケート625はサンプルRA荷61
0から出力されたメツセージサンプルあるいはメツセー
ジサンプルケート625によって内部的に発生されたデ
ィジタルメツセージ空きコードのいずれかを反転してバ
ス626にケートするだめのサンプル制御回路6450
制御下にある16ビントの組合せ論理回路である。
0から出力されたメツセージサンプルあるいはメツセー
ジサンプルケート625によって内部的に発生されたデ
ィジタルメツセージ空きコードのいずれかを反転してバ
ス626にケートするだめのサンプル制御回路6450
制御下にある16ビントの組合せ論理回路である。
サンプル制御回路
サンプル制御回路645は、それぞれり−ド444およ
び445を、l径由して入力されたモードd用御ビット
CM 13 TおよびCI■BRの論理状態によって設
定される許可条件に従ってメツセージサンプルケート6
25を制御するだめの入力rff’l 1iL−T1回
路410に似た組合せ論理回路である。会議回路を試験
するだめの保守信号(図示せず)もまたサンプル制御回
路645に入力される。
び445を、l径由して入力されたモードd用御ビット
CM 13 TおよびCI■BRの論理状態によって設
定される許可条件に従ってメツセージサンプルケート6
25を制御するだめの入力rff’l 1iL−T1回
路410に似た組合せ論理回路である。会議回路を試験
するだめの保守信号(図示せず)もまたサンプル制御回
路645に入力される。
サンプル制御回路645はモニタモードに割当てられた
タイムスロットについて、ケート625を経由して発生
されてゲートされる代替メツセージ空きコードを選択す
る。モニタモードのタイムスロットは会議接続をモニタ
するだけの許可しか得ておらず、それぞれのタイムスロ
ットによって発生されたメツセージサンプルは750で
出力される会議和メツセージに対して作用することを許
可されていない。
タイムスロットについて、ケート625を経由して発生
されてゲートされる代替メツセージ空きコードを選択す
る。モニタモードのタイムスロットは会議接続をモニタ
するだけの許可しか得ておらず、それぞれのタイムスロ
ットによって発生されたメツセージサンプルは750で
出力される会議和メツセージに対して作用することを許
可されていない。
サンプル制御回路645は、それぞれり−ド644およ
び645を経由して入力されたモード制御ビットCMB
RとCMBTの論理状、1川が01()゛ロードカスト
)あるいは11(会議)のいずれかであるとき、バス6
16上のメツセージサンプルをゲート625を経由して
データバス626にケートするように選択するよう動作
する。ブロードカストあるいは会議モードのいずれかに
あってタイムスロットによって与えられたメッセージサ
ンプルは入力において入力加算器310で接続に対して
割当てられた他のタイムスロットによって、アキュミュ
レータRA M510 (520)に記憶されたメツセ
ージサンプルを加算されて、従ってそのメツセージサン
プルは出力されたメツセージサンプルに対して作用する
ことが許される。これに対してモニタタイムスロットは
情報を生せず、そのメツセージの寄与分は入力加算器3
10によって会議加算メツセージサンプルを加算される
ことはない。
び645を経由して入力されたモード制御ビットCMB
RとCMBTの論理状、1川が01()゛ロードカスト
)あるいは11(会議)のいずれかであるとき、バス6
16上のメツセージサンプルをゲート625を経由して
データバス626にケートするように選択するよう動作
する。ブロードカストあるいは会議モードのいずれかに
あってタイムスロットによって与えられたメッセージサ
ンプルは入力において入力加算器310で接続に対して
割当てられた他のタイムスロットによって、アキュミュ
レータRA M510 (520)に記憶されたメツセ
ージサンプルを加算されて、従ってそのメツセージサン
プルは出力されたメツセージサンプルに対して作用する
ことが許される。これに対してモニタタイムスロットは
情報を生せず、そのメツセージの寄与分は入力加算器3
10によって会議加算メツセージサンプルを加算される
ことはない。
従ってモニタタイムスロットのメツセージサンプルは出
カフ50に供給される加算メツセージサンプルに作用す
ることはない。
カフ50に供給される加算メツセージサンプルに作用す
ることはない。
出力加算器
出力加算器640は入力加算器310の回路と同様の2
の補数による組合せ論理回路である。出力加算器640
はデータバス635を経由して出力ラッチ630から入
力された加算メツセージサンプルと、バス626を経由
してケート回路625から与えられる反転されたメツセ
ージサンプルの加算の結果として生ずる正のオーバフロ
ーあるいは負のオーバフローを検出するだめの飽和論理
回路を含んでいる。バス626をi径由して入力される
メツセージサンプルは、サンプルRAM610に先に記
1意されたメツセージサンプルの反転された写しである
から、これに2の補数加算によってバス635から入力
された加算メツセージサンプルから出力加算器によって
実質的に減算される。タイムスロットに関するメツセー
ジサンプルは加算されたメツセージサンプルからこのよ
うにして実質的に減算され、カ目算されたメツセージサ
ンプルが出カフ50におけるそれぞれのタイムスロット
に出力される前に加算メツセージからそのメツセージの
寄与分を除くようになっている。このシーケンスによっ
て、それぞれのタイムスロットに側音が送信されないよ
うにし、側音はそれぞれの電話機の内部だけで与えられ
るものとなる。
の補数による組合せ論理回路である。出力加算器640
はデータバス635を経由して出力ラッチ630から入
力された加算メツセージサンプルと、バス626を経由
してケート回路625から与えられる反転されたメツセ
ージサンプルの加算の結果として生ずる正のオーバフロ
ーあるいは負のオーバフローを検出するだめの飽和論理
回路を含んでいる。バス626をi径由して入力される
メツセージサンプルは、サンプルRAM610に先に記
1意されたメツセージサンプルの反転された写しである
から、これに2の補数加算によってバス635から入力
された加算メツセージサンプルから出力加算器によって
実質的に減算される。タイムスロットに関するメツセー
ジサンプルは加算されたメツセージサンプルからこのよ
うにして実質的に減算され、カ目算されたメツセージサ
ンプルが出カフ50におけるそれぞれのタイムスロット
に出力される前に加算メツセージからそのメツセージの
寄与分を除くようになっている。このシーケンスによっ
て、それぞれのタイムスロットに側音が送信されないよ
うにし、側音はそれぞれの電話機の内部だけで与えられ
るものとなる。
ハス635から入力された加算メ゛ンセージサンプルと
ハス626から入力されたそれぞれのメツセージサンプ
ルの加算の結果として正あるいは負のいずれかのオーツ
Nフロー力互生じたときには、リードPOORあるいは
N0ORを、諦由して出力別算器640はオーバフロー
について出力選択回路710に欠口らせる。
ハス626から入力されたそれぞれのメツセージサンプ
ルの加算の結果として正あるいは負のいずれかのオーツ
Nフロー力互生じたときには、リードPOORあるいは
N0ORを、諦由して出力別算器640はオーバフロー
について出力選択回路710に欠口らせる。
出力のリセットヒツト処理
出カリセットヒツトプロセッサ(R8BO)660はデ
ータモードすなわちCMI3TとCMBRが00に等し
い谷タイムスロ゛ノドに関するリセットヒツト(ピント
16)を処理するためのi組合せ回路である。
ータモードすなわちCMI3TとCMBRが00に等し
い谷タイムスロ゛ノドに関するリセットヒツト(ピント
16)を処理するためのi組合せ回路である。
前述したように、回路R8B0 660はRAM出力ラ
ッチ630から出力された供給された加算データメツセ
ージサンプルのIJ上セツトツト(ビット16)の論理
状態を論理状態Oに等しい同定規準と比較することによ
って、データモード接続に関するアキュミュレータRA
M510.520への最初の供給アクセスを検出する。
ッチ630から出力された供給された加算データメツセ
ージサンプルのIJ上セツトツト(ビット16)の論理
状態を論理状態Oに等しい同定規準と比較することによ
って、データモード接続に関するアキュミュレータRA
M510.520への最初の供給アクセスを検出する。
前述したように、リセットヒツトプロセッサ230は記
憶されていた加算メツセージサンプルのヒツト16をデ
ータモードに割当てられた各タイムスロットについての
論理1に等して固定規準と比較する。供給サイクルにあ
るアキュミュレータRAM510 (520)への最初
のアクセスを検出すると、リセットビットプロセッサ2
60はデータメツセージサンプル(IBDAT )のヒ
ツト16を論理1に変更するように動作し、アキュミュ
レータRAM510(520)の最初にアクセスされた
タイムスロットに関するデータメ゛ンセージを先に加算
されたデータメツセージサンプルから変更する。従って
、回路RS 80660に与えられるリセットビットは
データ会議接続に関する供給アキュミュレータRAM5
10.520への各々の最初のアクセスに稟・いては論
理1となる。
憶されていた加算メツセージサンプルのヒツト16をデ
ータモードに割当てられた各タイムスロットについての
論理1に等して固定規準と比較する。供給サイクルにあ
るアキュミュレータRAM510 (520)への最初
のアクセスを検出すると、リセットビットプロセッサ2
60はデータメツセージサンプル(IBDAT )のヒ
ツト16を論理1に変更するように動作し、アキュミュ
レータRAM510(520)の最初にアクセスされた
タイムスロットに関するデータメ゛ンセージを先に加算
されたデータメツセージサンプルから変更する。従って
、回路RS 80660に与えられるリセットビットは
データ会議接続に関する供給アキュミュレータRAM5
10.520への各々の最初のアクセスに稟・いては論
理1となる。
回路R8BO660はデータモードに割当てられた各タ
イムスロットについて動作する。バス635のビット1
6と論理0の固定規準の間の不一致を検出すると、回路
RS BO660はMSGケート625がら出力されバ
ス626に含まれたメツセージサンプルをそれぞれのデ
ータ会議接続に割当てられたアキュミュレ−9RAM5
10.’5.20のie憶位置に記憶するように動作す
る。上述したように不一致の発生は供給サイクルにおけ
るアキュミュレータRAMの最初のアクセスであること
を示し、またそれぞれのタイムスロットがマルチポイン
トデータ接続のホストステーションに割当てられている
ことを示す。この例では、回路R8B0 660はTS
I900’&経由してホストタイムスロットに伝送する
だめの加算されたデータメツセージサンプル(DFDA
T)の正常な出力処理を回路R8BO660は許容する
。
イムスロットについて動作する。バス635のビット1
6と論理0の固定規準の間の不一致を検出すると、回路
RS BO660はMSGケート625がら出力されバ
ス626に含まれたメツセージサンプルをそれぞれのデ
ータ会議接続に割当てられたアキュミュレ−9RAM5
10.’5.20のie憶位置に記憶するように動作す
る。上述したように不一致の発生は供給サイクルにおけ
るアキュミュレータRAMの最初のアクセスであること
を示し、またそれぞれのタイムスロットがマルチポイン
トデータ接続のホストステーションに割当てられている
ことを示す。この例では、回路R8B0 660はTS
I900’&経由してホストタイムスロットに伝送する
だめの加算されたデータメツセージサンプル(DFDA
T)の正常な出力処理を回路R8BO660は許容する
。
ホストタイムスロットの間に不一致を検出すると、回路
R8BO660は、そのタイムスロットの間RAM&み
/書き回路470に延びているリードWBNを強制的に
論理1の状態とし、これは次に前述したようにアキュミ
1 レータRAM51C1,520を書き込み状態にす
るリードRRMO,RRM1を動作する。リードWBN
はアキュミュレータRAMがそれぞれのタイムスロット
とフレームの間で書き込み状態になっているから、記憶
サイクルにおけるアキュミュレータRAM510 (5
20)には影響を与えない。WBN(d供給サイクルの
アキュミュレータRAM510 (520)だけに影響
を与え、それぞれのホストタイムスロットの間だけRA
Mに影響する。
R8BO660は、そのタイムスロットの間RAM&み
/書き回路470に延びているリードWBNを強制的に
論理1の状態とし、これは次に前述したようにアキュミ
1 レータRAM51C1,520を書き込み状態にす
るリードRRMO,RRM1を動作する。リードWBN
はアキュミュレータRAMがそれぞれのタイムスロット
とフレームの間で書き込み状態になっているから、記憶
サイクルにおけるアキュミュレータRAM510 (5
20)には影響を与えない。WBN(d供給サイクルの
アキュミュレータRAM510 (520)だけに影響
を与え、それぞれのホストタイムスロットの間だけRA
Mに影響する。
上述したように、RAM入方上方セレクタ53060)
は供給サイクルにおいて、バス626に7キユミユレ一
タRAM510 (520)の入力に延長し、バス62
6から選択されたメツセージサンプルのビット16に論
理0を付ける。従って、クロック信号4Tに関して前述
したように、ホストタイムスロットの1/4の間で、ホ
ストタイムスロットに関してバス626上にビット16
とパリティビット17(図示せず)を含んで存在したデ
ータメツセージサンプルは供給サイクルのアキュミュレ
ータRAM、510 (5’20 )のそれぞれのデー
タ会議位置に記憶されることになる。
は供給サイクルにおいて、バス626に7キユミユレ一
タRAM510 (520)の入力に延長し、バス62
6から選択されたメツセージサンプルのビット16に論
理0を付ける。従って、クロック信号4Tに関して前述
したように、ホストタイムスロットの1/4の間で、ホ
ストタイムスロットに関してバス626上にビット16
とパリティビット17(図示せず)を含んで存在したデ
ータメツセージサンプルは供給サイクルのアキュミュレ
ータRAM、510 (5’20 )のそれぞれのデー
タ会議位置に記憶されることになる。
供給サイクルの間に2次タイムスロットによってその記
憶位置が次にアクセスされたときには、そのタイムスロ
ットに関してR8BO660が不一致を検出することは
ない。セレクタ530(560)はビット16を論理0
にしており、これはR8BO660によって使用される
論理Oの固定規準と一致するから、次のアクセスでは不
一致が生じないのである。
憶位置が次にアクセスされたときには、そのタイムスロ
ットに関してR8BO660が不一致を検出することは
ない。セレクタ530(560)はビット16を論理0
にしており、これはR8BO660によって使用される
論理Oの固定規準と一致するから、次のアクセスでは不
一致が生じないのである。
一致を検出すると、回路R8BO660はINITOリ
ード661を経由して出力面]御回路に指示して差のメ
ツセージサンプル(DFDA(1)ではなく、C3DA
Tが出力選択バッファ720によって出力されるように
指示する。
ード661を経由して出力面]御回路に指示して差のメ
ツセージサンプル(DFDA(1)ではなく、C3DA
Tが出力選択バッファ720によって出力されるように
指示する。
マルチポイントデータ接続の場合には、各データステー
ションから受理されたデータザンプルの和から、ホスト
端末による寄与分を減じた信号がTSI900を経由し
てホスト端末に伝送される。この後で同一の供給サイク
ルの間に、ホスト端末から受理されたメツセージサンプ
ルは供給アキュミュレータRAM510 (520)に
記憶され、マルチポイント接続の夫々の2次脚に送信さ
れる。このようにして、2次脚は相互に分離され、従っ
てホスト端末からのブロードカストだけを受信すること
になる。これに対して、ホスト端末はそれぞれのマルチ
ポイント接続の各々の2次脚からデータを受信する。
ションから受理されたデータザンプルの和から、ホスト
端末による寄与分を減じた信号がTSI900を経由し
てホスト端末に伝送される。この後で同一の供給サイク
ルの間に、ホスト端末から受理されたメツセージサンプ
ルは供給アキュミュレータRAM510 (520)に
記憶され、マルチポイント接続の夫々の2次脚に送信さ
れる。このようにして、2次脚は相互に分離され、従っ
てホスト端末からのブロードカストだけを受信すること
になる。これに対して、ホスト端末はそれぞれのマルチ
ポイント接続の各々の2次脚からデータを受信する。
分離を実現するために、汎用会議回路100はR8BO
回路660を経由してセレクタ720によってR,AM
ラッチ630の出力(ホストメツセージサンプル)が選
択されるようにする。これは出力加算器640からの出
力が無効なデータメツセージサンプルだからである。
回路660を経由してセレクタ720によってR,AM
ラッチ630の出力(ホストメツセージサンプル)が選
択されるようにする。これは出力加算器640からの出
力が無効なデータメツセージサンプルだからである。
出力加算器640からの出力(DFDAT)はマルチポ
インhデータ接続の2次脚に割当てられたタイムスロッ
トに関してだけ無効である。これは出力加算器640が
ホスト端末から受理されたメツセージサンプルから2次
データタイムスロットに関するデータメツセージサンプ
ルを実効的に減衰し、その回路からの出ノJを無効にす
るためである。従って、同一の会議接続に関する2次タ
イムスロットの発生の−j出力加算器640は実効的に
禁止されることになる。
インhデータ接続の2次脚に割当てられたタイムスロッ
トに関してだけ無効である。これは出力加算器640が
ホスト端末から受理されたメツセージサンプルから2次
データタイムスロットに関するデータメツセージサンプ
ルを実効的に減衰し、その回路からの出ノJを無効にす
るためである。従って、同一の会議接続に関する2次タ
イムスロットの発生の−j出力加算器640は実効的に
禁止されることになる。
出力選択“バッファ720は入力選択バッファ420に
似た組合せ論理回路であり、出力制御回路710のml
J jN下にある。出力選択バッファ720はデータバ
ス734を1婬由して出力バッファ735に出力される
べき選択された入力のパリティ(図示せず)を発生する
だめの回路(図示せず)を含み、外部中央処理ユニット
(図示せず)の指示によって回路の保守機能(図示せず
)を実行するだめの組合セ回路を含んでいる。
似た組合せ論理回路であり、出力制御回路710のml
J jN下にある。出力選択バッファ720はデータバ
ス734を1婬由して出力バッファ735に出力される
べき選択された入力のパリティ(図示せず)を発生する
だめの回路(図示せず)を含み、外部中央処理ユニット
(図示せず)の指示によって回路の保守機能(図示せず
)を実行するだめの組合セ回路を含んでいる。
出力選択バッファ720への入力DFDATとC3DA
Tはそれぞれバス641を経由した出力加算器640の
出力とラッチ630がらの出力をそれぞれ表わしている
。C3DATはアキュミュレータRAM510 (52
0)からの累積会議メツセージサンプルであ、す、それ
ぞれのタイムスロットのメツセージサンプルの寄与分を
含んでいる。DFDATはそれぞれのタイムスロットの
メツセージサンプルの寄与分を除いた累積会議メツセー
ジサンプルである。代替ディジタルメツセージPMAX
。
Tはそれぞれバス641を経由した出力加算器640の
出力とラッチ630がらの出力をそれぞれ表わしている
。C3DATはアキュミュレータRAM510 (52
0)からの累積会議メツセージサンプルであ、す、それ
ぞれのタイムスロットのメツセージサンプルの寄与分を
含んでいる。DFDATはそれぞれのタイムスロットの
メツセージサンプルの寄与分を除いた累積会議メツセー
ジサンプルである。代替ディジタルメツセージPMAX
。
NMAXおよび空きコードもまた出力バッファ720に
よって内部的に発生されるが、これについては先に定義
した。出力選択バッファ720は回路の保守要求に応動
して追加の代替ディジタルメツセージ(図示せず)を発
生する。
よって内部的に発生されるが、これについては先に定義
した。出力選択バッファ720は回路の保守要求に応動
して追加の代替ディジタルメツセージ(図示せず)を発
生する。
出力制御回路
出力制御回路暗701の内の選択されたものを出力選択
バッファ720に出力するのを制御するだめの入力ii
、+J御回路410に類似した論理回路である。出力1
j1.hall 710からの出力は出力選択バッファ
720へのそれぞれの入力に対応する。
バッファ720に出力するのを制御するだめの入力ii
、+J御回路410に類似した論理回路である。出力1
j1.hall 710からの出力は出力選択バッファ
720へのそれぞれの入力に対応する。
第3表
出力面11卸入力 バス734への出力
CMBRCMBT POORN0ORINITOo
0−− ODFDATo 0
− − I C3DAT0
1 − − − 空きコードJ、
OOO−DFDAT l 4 0 0 −
DFDA’T1 0 0 1 −
”NMAXl 0 1 Q
−PMAXl 10 1 −
NMAXl 1 1 0
− PMAX第3表は周知の真理値表に類
似した形式でバス734ヘケートするための出力バッフ
ァ720の入力の対応するものの選択を制御する出力制
御710への入力の状、態を表わしている。
CMBRCMBT POORN0ORINITOo
0−− ODFDATo 0
− − I C3DAT0
1 − − − 空きコードJ、
OOO−DFDAT l 4 0 0 −
DFDA’T1 0 0 1 −
”NMAXl 0 1 Q
−PMAXl 10 1 −
NMAXl 1 1 0
− PMAX第3表は周知の真理値表に類
似した形式でバス734ヘケートするための出力バッフ
ァ720の入力の対応するものの選択を制御する出力制
御710への入力の状、態を表わしている。
リードPOORあるいはN0OR(i−d山して与えら
れる出力加算器640がらの正あるいは負のオーバフロ
ー信号に応動して出力制御回路710はそれぞれリード
FIFSおよびNFSを経由して出力選択バッファ72
0に対して、それぞれ代替ディジタルメツセージPFS
(PMAX)およびNFS(NMAX)をバス734に
出力するように指示する。それぞれのタイムスロットが
会議接続に対してブロードカストするだけの許可しか持
たないときには(モード制御ビット−01)いつでも、
リードIDLCi経由する出力選択バッファ720の指
示によって空きコードが出力される。この例ではそれぞ
れのブロードカストだけのタイムスロットが会議セツシ
ョンからディジタルメツセージサンプルを受信しないこ
とを保証するために、第3表に従って出力のために空き
コードを選択する。出力選択710はリードDFDを経
由して、出力バッファ720に対してDFDATデータ
バス641を経由して出力力り算器640から出力バッ
ファ720に与えられている出力(DFDAT)をオー
バフローがない場合に会議セツションから加算されたメ
ツセージサンプルを受信する許可を持つそれぞれのタイ
ムスロット(CMBR=1 )に対してケートするよう
指示する。
れる出力加算器640がらの正あるいは負のオーバフロ
ー信号に応動して出力制御回路710はそれぞれリード
FIFSおよびNFSを経由して出力選択バッファ72
0に対して、それぞれ代替ディジタルメツセージPFS
(PMAX)およびNFS(NMAX)をバス734に
出力するように指示する。それぞれのタイムスロットが
会議接続に対してブロードカストするだけの許可しか持
たないときには(モード制御ビット−01)いつでも、
リードIDLCi経由する出力選択バッファ720の指
示によって空きコードが出力される。この例ではそれぞ
れのブロードカストだけのタイムスロットが会議セツシ
ョンからディジタルメツセージサンプルを受信しないこ
とを保証するために、第3表に従って出力のために空き
コードを選択する。出力選択710はリードDFDを経
由して、出力バッファ720に対してDFDATデータ
バス641を経由して出力力り算器640から出力バッ
ファ720に与えられている出力(DFDAT)をオー
バフローがない場合に会議セツションから加算されたメ
ツセージサンプルを受信する許可を持つそれぞれのタイ
ムスロット(CMBR=1 )に対してケートするよう
指示する。
出力バッファ
出力選択バッファ720はバス734を経由して選択さ
れたメツセージサンプルを出力バッファラッチ735に
延長する。
れたメツセージサンプルを出力バッファラッチ735に
延長する。
出力バッファラッチ735はマスタスレーブフリップフ
ロップの順序回路である。この中でバス734上のデー
タはI、 T C付勢ウィンドウの中の4T−クロック
の後縁で出力バッファラッチ735のマスタ段にクロッ
クによって入れられ、マスタレジスタの内容は16並列
ビットバス750に対して出力するためにLTC付勢ウ
ィンドウの中のクロック信号4Tの最初の前縁でスレー
ブレジスタに移される。
ロップの順序回路である。この中でバス734上のデー
タはI、 T C付勢ウィンドウの中の4T−クロック
の後縁で出力バッファラッチ735のマスタ段にクロッ
クによって入れられ、マスタレジスタの内容は16並列
ビットバス750に対して出力するためにLTC付勢ウ
ィンドウの中のクロック信号4Tの最初の前縁でスレー
ブレジスタに移される。
出力バッファラッチ735を通るディジタルメツセージ
サンプルの伝送はクロック信号4Tに従って行なわれ、
出力メツセージサンプルがタイムスロットの一部ではな
く、タイムスロットの全期間で利用できるようになる。
サンプルの伝送はクロック信号4Tに従って行なわれ、
出力メツセージサンプルがタイムスロットの一部ではな
く、タイムスロットの全期間で利用できるようになる。
従ってこの構成では、データバス750を経由して与え
られた出力メツセージサンプルは1タイムスロツトだけ
入来(次の)タイムスロット(IBDAT )から遅れ
ていることになる。列えは、タイムスロット254に関
する加算されたメツセージサンプルは入力タイムスロッ
ト255の開始時に出カフ50で利用できることになる
。
られた出力メツセージサンプルは1タイムスロツトだけ
入来(次の)タイムスロット(IBDAT )から遅れ
ていることになる。列えは、タイムスロット254に関
する加算されたメツセージサンプルは入力タイムスロッ
ト255の開始時に出カフ50で利用できることになる
。
マスタースレーブレジスタ装置を標準のフリップフロッ
プで置換すれば、それぞれのタイムスロットの間にデー
タバス750を通して出力が利用できるようになる。
プで置換すれば、それぞれのタイムスロットの間にデー
タバス750を通して出力が利用できるようになる。
結 論
こ\で開示した本発明は添付の図面と以上の詳力壮な説
明で示した実施例には限定されず、本発明の精神とI匝
囲を逸脱することなく各構成要素および機能を代替し、
追加しあるいは削除することによって液化できるもので
ある。
明で示した実施例には限定されず、本発明の精神とI匝
囲を逸脱することなく各構成要素および機能を代替し、
追加しあるいは削除することによって液化できるもので
ある。
例えば、4重々の一データバスの構成は刀目算メッツセ
ージサンフ0ルのティクタル1直を定義するビットの数
を追加しk ’) 、除いたりすることによって変更す
ることができる。これによってデータビットの数の対応
する変化を反映して、アキュミュレータRAMとサンプ
ルRAMも変更される。さらにモード制御ビットの数も
とXで定義したものから容易に変更することができる。
ージサンフ0ルのティクタル1直を定義するビットの数
を追加しk ’) 、除いたりすることによって変更す
ることができる。これによってデータビットの数の対応
する変化を反映して、アキュミュレータRAMとサンプ
ルRAMも変更される。さらにモード制御ビットの数も
とXで定義したものから容易に変更することができる。
あるいは特定の加算メツセージサンプルの出力の1−に
遅延を入れるような他の機能や混合機能を指示するため
にその数を増加することも容易である。さらに、こ\で
述へた本発明の精神と範1」を逸脱することなく代替シ
ンボルメツセージは容易に他の値に変更することができ
る。またさらにインタフェース回路を直列入力から、周
知の並列入力に変更することも容易である。
遅延を入れるような他の機能や混合機能を指示するため
にその数を増加することも容易である。さらに、こ\で
述へた本発明の精神と範1」を逸脱することなく代替シ
ンボルメツセージは容易に他の値に変更することができ
る。またさらにインタフェース回路を直列入力から、周
知の並列入力に変更することも容易である。
こ\で述べた線形時分割多重交換装置は典型的には回路
要素についての監肴と診断を実行する保守機能を含んで
いる。回路は寸た典型的にはパリティチェックを行ない
、データにパリティビットを付ける装置を含んでいる。
要素についての監肴と診断を実行する保守機能を含んで
いる。回路は寸た典型的にはパリティチェックを行ない
、データにパリティビットを付ける装置を含んでいる。
これらの保守機能は非常に望ましいが、その実現は当業
者には周知である。
者には周知である。
・窮1図は本発明の一実施例を示すブロック図;
第2図および第3図は本発明の有利な一実施例の詳+i
+fjlなブロック図; 第4図はマスタクロック信号に関する種々のクロック信
号およびタイムスロットアドレスの時1川を表わすシー
ケンス図; 第5図はリセット信号が発生される方法を図示する時間
を表わすシーケンス図; 第6図は第2図および第3図を配列する方法を示す図; 第7図はタイムスロットのクループがアキュミュレータ
RAMの記憶位置に割当てられる方法の示された例に閏
する説明図である。 〔主女部分の符号の説明〕 請求の範囲中の名称 符号 明1証書中の名称タイムス
ロット入替装置 800 タイムスロット入替装
置加算手段 310 人力加算器記
憶装置 510、 アキュミュレー
タRAM20 制御装置t 440 選択ラッチ
FIG、 / 111nl’1
+fjlなブロック図; 第4図はマスタクロック信号に関する種々のクロック信
号およびタイムスロットアドレスの時1川を表わすシー
ケンス図; 第5図はリセット信号が発生される方法を図示する時間
を表わすシーケンス図; 第6図は第2図および第3図を配列する方法を示す図; 第7図はタイムスロットのクループがアキュミュレータ
RAMの記憶位置に割当てられる方法の示された例に閏
する説明図である。 〔主女部分の符号の説明〕 請求の範囲中の名称 符号 明1証書中の名称タイムス
ロット入替装置 800 タイムスロット入替装
置加算手段 310 人力加算器記
憶装置 510、 アキュミュレー
タRAM20 制御装置t 440 選択ラッチ
FIG、 / 111nl’1
Claims (1)
- 【特許請求の範囲】 1 フレームの中でメツセージサンプルを受理するだめ
の時分割多重音声会議・データ交換機において、 会議およびデータスイッチは 入力されたタイムスロットの特定のものを代替タイムス
ロットと選択的に入替えるタイムスロット入替手段と; 入替えられたタイムスロットのグループからのメツセー
ジサンプルを選択的に加算する加算手段と; 第1の時間フレームの間に加算されたメツセージサンプ
ルの各々を記憶し、次の第2の時間フレームの間に記憶
された和を供給するような複数個の記憶位置を有する第
1の記憶装置と; 次の第2の時間フレームの間に受理された加算されたメ
ツセージサンプルの各々を記憶し、次の第3の時間フレ
ームの間に記憶された和を供給するような複数個の記憶
位置を有する第2の記憶装置と、 加算されたメツセージサンプルをタイムスロットのグル
ープの中の第1のタイムスロットにだけ供給し、第1の
タイムスロットから受信されたメツセージサンプルをタ
イムスロットのグループの他のタイムスロットに供給す
るよう動作する制御回路とを含むことを特徴とする音声
会議・データ交換機。 2、特許請求の範囲第1項に記載の音声会議・データ交
換機において、 代替タイムスロットを入替えられたタイムスロットと選
択的に入替え、メツセージサンプルをシステム出力に供
給するだめの音声会議およびデータスイッチのタイムス
ロット入替装置を含むことを特徴とする音声会議・デー
タ交換機。 3 特許請求の範囲第1項に記載の音声会議・データ交
換機において、 制御回路は 1)第1の固定規準信号を発生し、 2)第1の規準信号の状態と一致する一義的なビットを
入来加算メツセージサ ンプルに付加し、 3)第2の固定規準信号を発生し、 4)付加されたビットを第2の固定した規準信号の状態
と一致するように選択 的に変更するように動作し、 第1の比較器は先に加算されたメツセージサンプルの特
定のものの変更された付加されたビットと固定された第
2の規準信号を比較し、 第2の比較器は先に加算されたメツセージサンプルの特
定のものの付加されたビットと固定された第2の規準信
号を比較することを特徴とする音声会議・データ交換機
。 4 特許請求の範囲第3項に記載の音声会議データ交換
機において、 第2の規準信号の状態は第1の規準信号の補数になって
因ることを特徴とする音声会議・データ交換機。 5 特許請求の範囲第3項に記載の音声会議データ交換
機において、 制御手段は付加されたビットと第2の固定した規準信号
が不一致であったときと、付加されたビットが第1の固
定した規準信号が不一致であったときに動作することを
特徴とする音声会議・データ交換機。 6 特許請求の範囲第1項に記載の音声会議データ交換
機において、 各々の入来タイムスロットに関する複数個のビットの一
義的な状態によってタイムスロットの選択的グループが
識別されることを特徴とする音声会議・データ交換機。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US434822 | 1982-10-18 | ||
US06/434,822 US4499577A (en) | 1982-10-18 | 1982-10-18 | Linear time division multiplexed conferencer for data transfer applications |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5991770A true JPS5991770A (ja) | 1984-05-26 |
JPH0380384B2 JPH0380384B2 (ja) | 1991-12-24 |
Family
ID=23725845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58195141A Granted JPS5991770A (ja) | 1982-10-18 | 1983-10-18 | 音声会議・デ−タ交換機 |
Country Status (9)
Country | Link |
---|---|
US (1) | US4499577A (ja) |
JP (1) | JPS5991770A (ja) |
KR (1) | KR910008404B1 (ja) |
CA (1) | CA1205168A (ja) |
DE (1) | DE3337639A1 (ja) |
FR (1) | FR2534765B1 (ja) |
IT (1) | IT1171772B (ja) |
NL (1) | NL191817C (ja) |
SE (1) | SE456298B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4606021A (en) * | 1984-08-17 | 1986-08-12 | Itt Corporation | Digital conference circuit |
SE449152B (sv) * | 1986-03-19 | 1987-04-06 | Paul Gosta Wilhelm Rosen | Kommunikationsanleggning innefattande ett flertal enheter vilka kan uppretthalla en konferenskoppling |
US4939509A (en) * | 1988-01-25 | 1990-07-03 | At&T Company | Data conferencing arrangement for stations having keyboards and displays, using a keyboard buffer and a screen buffer |
US5916302A (en) * | 1996-12-06 | 1999-06-29 | International Business Machines Corporation | Multimedia conferencing using parallel networks |
US7106696B1 (en) | 2001-08-31 | 2006-09-12 | Juniper Networks, Inc. | Systems and methods for limiting the rates of data to/from a buffer |
DE10216920A1 (de) * | 2002-04-15 | 2003-10-23 | Bosch Gmbh Robert | Verfahren und Vorrichtung zur Überprüfung einer Überwachungsfunktion eines Bussystems und Bussystem |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4069399A (en) * | 1975-11-17 | 1978-01-17 | Northern Electric Company, Limited | TDM PCM Communication system |
US4119807A (en) * | 1977-06-13 | 1978-10-10 | Rca Corporation | Digital time division multiplex switching system |
US4268722A (en) * | 1978-02-13 | 1981-05-19 | Motorola, Inc. | Radiotelephone communications system |
US4190742A (en) * | 1978-06-05 | 1980-02-26 | Siemens Aktiengesellschaft | Process and apparatus for producing conference connections in a PCM time multiplex switching system |
US4190744A (en) * | 1978-06-05 | 1980-02-26 | Siemens Aktiengesellschaft | Circuit arrangement and process for producing conference connections between three conference parties in a PCM time multiplex switching system |
IT1160041B (it) * | 1978-11-06 | 1987-03-04 | Sits Soc It Telecom Siemens | Memoria elastica per demultiplatore sincrono di particolare applicazione nei sistemi di trasmissione a divisione di tempo |
US4295008A (en) * | 1979-03-23 | 1981-10-13 | Small World Exchange, Inc. | Telephone-conferencing apparatus and method having response tallying |
WO1980002095A1 (en) * | 1979-03-23 | 1980-10-02 | Small World Exchange Inc | Telephone-conferencing apparatus and method |
US4298977A (en) * | 1979-09-10 | 1981-11-03 | Bell Telephone Laboratories, Incorporated | Broadcast and alternate message time slot interchanger |
US4293946A (en) * | 1979-11-21 | 1981-10-06 | International Telephone And Telegraph Corporation | Trilateral duplex path conferencing system with broadcast capability |
US4340960A (en) * | 1980-07-25 | 1982-07-20 | Bell Telephone Laboratories, Incorporated | Time division switching system |
US4389720A (en) * | 1981-04-23 | 1983-06-21 | Bell Telephone Laboratories, Incorporated | Distributed digital conferencing system |
-
1982
- 1982-10-18 US US06/434,822 patent/US4499577A/en not_active Expired - Lifetime
-
1983
- 1983-10-04 SE SE8305448A patent/SE456298B/sv not_active IP Right Cessation
- 1983-10-12 CA CA000438857A patent/CA1205168A/en not_active Expired
- 1983-10-14 FR FR8316360A patent/FR2534765B1/fr not_active Expired
- 1983-10-15 KR KR1019830004881A patent/KR910008404B1/ko not_active IP Right Cessation
- 1983-10-17 NL NL8303581A patent/NL191817C/xx not_active IP Right Cessation
- 1983-10-17 DE DE19833337639 patent/DE3337639A1/de active Granted
- 1983-10-17 IT IT23335/83A patent/IT1171772B/it active
- 1983-10-18 JP JP58195141A patent/JPS5991770A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
NL8303581A (nl) | 1984-05-16 |
SE456298B (sv) | 1988-09-19 |
IT8323335A0 (it) | 1983-10-17 |
US4499577A (en) | 1985-02-12 |
JPH0380384B2 (ja) | 1991-12-24 |
FR2534765A1 (fr) | 1984-04-20 |
KR910008404B1 (ko) | 1991-10-15 |
IT1171772B (it) | 1987-06-10 |
NL191817C (nl) | 1996-08-02 |
DE3337639C2 (ja) | 1992-12-10 |
KR840006581A (ko) | 1984-11-30 |
SE8305448L (sv) | 1984-04-19 |
FR2534765B1 (fr) | 1987-08-21 |
CA1205168A (en) | 1986-05-27 |
SE8305448D0 (sv) | 1983-10-04 |
DE3337639A1 (de) | 1984-04-19 |
NL191817B (nl) | 1996-04-01 |
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