JP2024102085A - 熱履歴が低減された三次元ｎａｎｄメモリ - Google Patents
熱履歴が低減された三次元ｎａｎｄメモリ Download PDFInfo
- Publication number
- JP2024102085A JP2024102085A JP2024063768A JP2024063768A JP2024102085A JP 2024102085 A JP2024102085 A JP 2024102085A JP 2024063768 A JP2024063768 A JP 2024063768A JP 2024063768 A JP2024063768 A JP 2024063768A JP 2024102085 A JP2024102085 A JP 2024102085A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mgo
- blocking layer
- memory device
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 59
- 230000000903 blocking effect Effects 0.000 claims abstract description 75
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 49
- 238000000137 annealing Methods 0.000 claims abstract description 33
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 26
- 229910052681 coesite Inorganic materials 0.000 claims abstract description 23
- 229910052906 cristobalite Inorganic materials 0.000 claims abstract description 23
- 229910052682 stishovite Inorganic materials 0.000 claims abstract description 23
- 229910052905 tridymite Inorganic materials 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims description 44
- 230000004888 barrier function Effects 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 27
- 235000012239 silicon dioxide Nutrition 0.000 claims description 22
- 238000000231 atomic layer deposition Methods 0.000 claims description 13
- 239000002243 precursor Substances 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000007791 liquid phase Substances 0.000 claims description 4
- 239000007790 solid phase Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000006731 degradation reaction Methods 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 230000008021 deposition Effects 0.000 abstract description 2
- 239000000395 magnesium oxide Substances 0.000 description 50
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 50
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 50
- 238000000059 patterning Methods 0.000 description 13
- 238000004151 rapid thermal annealing Methods 0.000 description 9
- 239000011777 magnesium Substances 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 239000012811 non-conductive material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052593 corundum Inorganic materials 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 description 3
- 229910020286 SiOxNy Inorganic materials 0.000 description 2
- USZGMDQWECZTIQ-UHFFFAOYSA-N [Mg](C1C=CC=C1)C1C=CC=C1 Chemical compound [Mg](C1C=CC=C1)C1C=CC=C1 USZGMDQWECZTIQ-UHFFFAOYSA-N 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- JFDAACUVRQBXJO-UHFFFAOYSA-N ethylcyclopentane;magnesium Chemical compound [Mg].CC[C]1[CH][CH][CH][CH]1.CC[C]1[CH][CH][CH][CH]1 JFDAACUVRQBXJO-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- DLPASUVGCQPFFO-UHFFFAOYSA-N magnesium;ethane Chemical compound [Mg+2].[CH2-]C.[CH2-]C DLPASUVGCQPFFO-UHFFFAOYSA-N 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
【課題】ＣＭＯＳアンダーアレイ（ＣｕＡ）設計を有し、ＮＡＮＤ層のアニールによるＮＡＮＤ層下の集積回路層の劣化を低減する三次元ＮＡＮＤメモデバイス及びその製造方法を提供する。【解決手段】ブロック層にＭｇＯを含むことで、低い熱履歴を有し、少ない加熱を経験するメモリセルの製造方法は、ＭｇＯの堆積後にアニールすることを含む。アニールは、９００℃未満または８００℃未満の温度で行われる。ブロック層は、ＳｉＯ２からなる第１のブロック層およびＭｇＯからなる第２のブロック層からなる。メモリセルは、ＣＭＯＳアンダーアレイ（ＣｕＡ）構造を有してもよいし、三次元ＮＡＮＤメモリデバイスの一部でもよい。【選択図】図１
Description
関連出願の相互参照
本出願は、２０１９年７月１９日に出願された米国仮特許出願第６２／８７６，１２０号の３５ ＵＳＣ １１９に基づく利益を主張し、その開示は、その全体が参照により本明細書に組み込まれる。
本出願は、２０１９年７月１９日に出願された米国仮特許出願第６２／８７６，１２０号の３５ ＵＳＣ １１９に基づく利益を主張し、その開示は、その全体が参照により本明細書に組み込まれる。
本開示は、製造プロセスおよびＮＡＮＤフラッシュメモリユニットに含まれるブロック層を対象とし、詳細には、ＣＭＯＳアンダーアレイ設計を有する三次元ＮＡＮＤフラッシュメモリユニットにおけるＭｇＯブロック層の使用を対象とする。
多くのＮＡＮＤフラッシュメモリは、電荷トラップメモリセルを使用して不揮発性記憶装置を提供する。三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）フラッシュメモリデバイスは、通常、メモリセルの複数の積層を使用して、密度を向上させ、コストのスケーリングを制御する電荷トラップフラッシュメモリデバイスである。３Ｄ ＮＡＮＤメモリは、ワード線階段部などの回路の対応に割く大きなスペースが必要である。
ＣＭＯＳアンダーアレイ（ＣｕＡ）は、３Ｄ ＮＡＮＤフラッシュメモリデバイスのメモリセルなどの他の層の下に、ＮＡＮＤメモリユニットの周辺回路などの集積回路を含む半導体デバイス用の構造である。ＣｕＡ構造は、ビットコストを低減し、チップ効率を高め、性能を向上させることができる。
本開示は、製造プロセスおよびＮＡＮＤフラッシュメモリユニットに含まれるブロック層を対象とし、詳細には、ＣＭＯＳアンダーアレイ設計を有する三次元ＮＡＮＤフラッシュメモリユニットにおけるＭｇＯブロック層の使用を対象とする。
３Ｄ ＮＡＮＤデバイスの１つの有望な構造は、ＣＭＯＳアンダーアレイ（ＣｕＡ）であり、このデバイスの少なくともいくつかの集積回路は、ＮＡＮＤセル層の真下の層に含まれる。これらの集積回路はＮＡＮＤセル層に近接して配置されるため、ブロック層内の高誘電率（ｈｉｇｈ－ｋ）酸化物の堆積後のアニールなどのＮＡＮＤセル層の処理が、３Ｄ ＮＡＮＤデバイスの周辺回路などのＮＡＮＤ層の下の集積回路層の劣化をもたらす可能性がある。
３Ｄ ＮＡＮＤデバイスのブロック層内のアルミナを酸化マグネシウム（ＭｇＯ）で置き換えることにより、電荷トラップメモリ内のブロック層として効果的に機能するのに必要なバンドギャップおよび誘電特性を引き続き保持しながら、必要とされる堆積後のアニール温度を、ＣｕＡ回路を損なう可能が低いレベルまで低下させることができる。これにより、製造中の温度をより低くすることができるため、製造プロセス中の周辺回路の劣化も低減される。
ＮＡＮＤメモリデバイスを製造するための方法の一実施形態は、チャネル層を堆積することと、トンネル誘電体層を堆積することと、トラップ層を堆積することと、ＳｉＯ２を備える第１のブロック層を堆積することと、第１のブロック層上にＭｇＯを備える第２のブロック層を堆積することと、第２のブロック層をアニールすることと、第２のブロック層上にバリアメタルを堆積することと、バリアメタル上にワード線材料を堆積することとを含む。
一実施形態では、チャネル層は集積回路上方に堆積される。一実施形態では、集積回路はＮＡＮＤメモリデバイスの周辺回路である。
一実施形態では、ＮＡＮＤメモリデバイスは三次元ＮＡＮＤメモリデバイスである。
一実施形態では、ＮＡＮＤメモリデバイスの温度は、本方法中に９００℃を超えない。一実施形態では、ＮＡＮＤメモリデバイスの温度は、第２のブロック層のアニール中に８００℃を超えない。
一実施形態では、第２のブロック層をアニールすることは、急速熱アニールまたは炉アニールを含む。
一実施形態では、第２のブロック層を堆積することは、ビス（シクロペンタジエニル）マグネシウムのような固相Ｍｇ前駆体またはビス（エチルシクロペンタジエニル）マグネシウムもしくはジエチルマグネシウムのような液相Ｍｇ前駆体を提供することを含む。
一実施形態では、第１のブロック層はＳｉＯ２からなり、第２のブロック層はＭｇＯからなる。
一実施形態では、第１のブロック層を堆積することはＳｉＯ２の原子層堆積を含み、第２のブロック層を堆積することはＭｇＯの原子層堆積を含む。
一実施形態では、第２のブロック層をアニールした後、ＭｇＯは、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する。
一実施形態では、第２のブロックをアニールした後、ＭｇＯは、任意の適切なウェットケミカルにより目標の厚さにトリミングされる。
一実施形態では、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイスは、下地集積回路、および下地集積回路の上方に配置された複数のメモリセルを含む。メモリセルは各々、トラップ層と、トラップ層上に配置されたＳｉＯ２を備える第１のブロック層と、第１のブロック層上に配置されたＭｇＯを備える第２のブロック層と、第２のブロック層上に配置されたバリアメタルとを含む。
一実施形態では、第２のブロック層はシリカを含まない。一実施形態では、第２のブロック層はＭｇＯからなる。
一実施形態では、ＭｇＯは結晶化ＭｇＯである。一実施形態では、ＭｇＯの結晶性が、９００℃以下の温度での急速熱アニールにより、非晶相または低結晶相から改善される。一実施形態では、ＭｇＯの結晶性が、８００℃以下の温度での急速熱アニールまたは炉アニールにより、非晶相または低結晶相から改善される。
一実施形態では、ＭｇＯは、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する。
一実施形態では、メモリセルの各々は、チャネル層およびトンネル誘電体層をさらに含む。
本開示は、製造プロセスおよびＮＡＮＤフラッシュメモリユニットに含まれるブロック層を対象とし、詳細には、ＣＭＯＳアンダーアレイ（ＣｕＡ）設計を有する三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）フラッシュメモリユニットにおけるＭｇＯブロック層の使用を対象とする。
図１は、一実施形態によるＮＡＮＤデバイスを製造する方法１００のフローチャートを示す。方法１００は、１０２で下地回路を形成することを含むことができる。方法１００は、１０４でセルアレイの積層を形成することと、１０６でワード線階段部を形成することと、１０８でチャネルホールをパターン化することとをさらに任意に含むことができる。方法１００は、１１０で第１のブロック層を堆積することを含む。方法１１０は、１１０で堆積された第１のブロック層上に、１１２でトラップ層を堆積することをさらに含む。方法１１０は、１１４でトンネル誘電体を堆積することと、１１６でチャネル層を堆積することとをさらに含む。任意に、より高く積層するために、シーケンス１０４～１１６または１０４～１１８を、２回以上実施してもよい。任意に、方法１００は、１１８でワード線スロットをパターン化することを含む。方法１００はまた、１１０で堆積された第１のブロック層上に、１２２でＭｇＯを含有する第２のブロック層を堆積することを含む。方法１００は、１２４で第２のブロック層をアニールすることをさらに含む。方法１００はまた、１２６で第２のブロック層上にバリアメタルを堆積することを含むことができ、任意に、１２６で堆積されたバリアメタル上に、１２８でワード線材料を堆積することをさらに含むことができる。
任意に、方法１００は、１０２で下地回路を形成することを含む。１０２で形成された下地回路は、集積回路でもよい。一実施形態では、下地回路は、相補型金属酸化膜半導体（ＣＭＯＳ）を含む。次いで、ＮＡＮＤデバイスのメモリセルを、下地回路の上方に堆積して、結果として例えば、図３に示され、以下に説明する構造にすることができる。下地回路は、温度に敏感な１つまたは複数の要素を含むことがある。一実施形態では、先の１つまたは複数の温度に敏感な要素は、方法１００によって形成されたＮＡＮＤデバイスの周辺回路を含む。温度に敏感な要素は、例えば、９００℃を超える温度で分解または凝集しやすい場合がある。
方法１００は、１０４でセルアレイの積層を形成することと、１０６でワード線階段部を形成することと、１０８でチャネルホールをパターン化することとを任意にさらに含むことができる。１０４においてセルアレイの積層を形成することは、交互の誘電体層、例えばＳｉＯ２層とＳｉＮ層の誘電体対を堆積して、それらの交互の誘電体層の積層を形成することを含んでもよい。ワード線階段部は、任意に１０６において形成されてもよい。１０６で形成されたワード線階段部は、３Ｄ ＮＡＮＤメモリデバイス内の複数の垂直に積層されたメモリセルのワード線への接続を提供することができる。任意に、１０８において、１つまたは複数のチャネルホールをパターン化することができる。１０８でのチャネルホールのパターン化により、１０４で形成されたセルアレイの積層内で１つまたは複数の円筒孔が生成されてもよい。１０８での１つまたは複数のチャネルホールのパターン化は、任意の適切なパターン化方法により、例えばドライエッチングによるものでもよい。一実施形態では、１０８でパターン化された１つまたは複数のチャネルホールは、１０４で形成されたセルアレイの積層の層の平面に垂直でよい。１０４で堆積されたセルアレイの積層、ならびに、第１のブロック層、トラップ層、トンネル誘電体、およびチャネル層を含む、セルアレイの積層中に１０８でパターン化されたチャネル中に形成された各メモリセルの層を、１０２において形成された下地回路の上方の位置に配置することができる。下地回路の上方の位置は、下地回路の垂直上方の任意の位置、例えば、追加の材料の層によって下地回路から分離された位置を含むことができる。
第１のブロック層が１１０で堆積される。第１のブロック層は、１０８でパターン化することによって形成された１つまたは複数のチャネルホール内に堆積されてもよい。第１のブロック層は、酸化物でもよい。一実施形態では、１１０で堆積された第１のブロック層はＳｉＯ２である。一実施形態では、第１のブロック層は、１１０でＡＬＤにより堆積される。
１１２でトラップ層が堆積される。１１２で堆積されるトラップ層は、非導電性材料でもよい。１１２で堆積されたトラップ層は、窒化シリコンなどの電荷トラップ材料を含むことができる。トラップ層は、任意の適切な堆積方法、例えば原子層堆積（ＡＬＤ）によって１１２で堆積されてもよい。トラップ層は、１１０で堆積された第１のブロック層上に堆積されてもよい。
トンネル誘電体層が１１４で堆積される。１１４で堆積されたトンネル誘電体層は非導電性であり、ＳｉＯ２またはＳｉＯｘＮｙなどの少なくとも１つの誘電体材料を含む。一実施形態では、トンネル誘電体層はＳｉＯｘＮｙである。トンネル誘電体層は、トラップ層からの直接トンネルを防止するような厚さを有することができる。例えば、１１４で堆積されたトンネル誘電体層は、５０オングストロームまたは約５０オングストローム～７０オングストロームまたは約７０オングストロームの厚さを有することができる。トンネル誘電体層は、例えばＡＬＤによって１０６で堆積されてもよい。
チャネル層が、１１６で堆積される。チャネル層は、１０２で形成された下地回路の上方に形成されたチャネルホール内に堆積されてもよい。１１６において堆積されたチャネル層は、ＮＡＮＤメモリセル用の任意の適切な導電性材料でよい。一実施形態では、チャネル層は導電性ポリシリコン材料である。１１６で堆積されたチャネル層は、任意の適切な堆積技術、例えば低圧化学気相成長（ＬＰＣＶＤ）によって堆積されてもよい。
任意に、方法１００は、１１８でワード線スロットをパターン化することを含む。ワード線スロットを１１８でパターン化することは、１０４で形成されたセルアレイの積層内にトレンチをパターン化することを含む。一実施形態では、１１８でパターン化されるワード線スロットは、１０６で形成されたワード線階段部の上方に形成されるトレンチである。１１８でパターン化されたワード線スロットは、任意の適切なパターン化方法を使用して、例えばドライエッチングによってパターン化することができる。一実施形態では、ワード線スロットは、１０８でパターン化された１つまたは複数のチャネルホールに平行である。
任意に、１１８でワード線スロットをパターン化した後、１０４で形成されたセルアレイの積層の犠牲層を１２０で除去することができる。犠牲層は、任意の適切なパターン化方法、例えばウェットエッチングによって除去することができる。
第２のブロック層が１２２で堆積される。１２２で堆積された第２のブロック層は、１１０で堆積された第１のブロック層上に堆積されてもよい。１１０で堆積された第２のブロック層は、ＭｇＯを含むことができる。一実施形態では、１２２で堆積された第２のブロック層は完全にＭｇＯで構成される。一実施形態では、１１２で堆積された第２のブロック層はＡｌ２Ｏ３を含まない。一実施形態では、１２２で堆積された第２のブロック層はＳｉＯ２を含まない。第２のブロック層は、１２２でＡＬＤによって堆積されてもよい。第２のブロック層は、１２２で固体のＭｇ前駆体または液体のＭｇ前駆体を使用するプロセスによって堆積されてもよい。いくつかの実施形態では、固相Ｍｇ前駆体は、ビス（シクロペンタジエニル）マグネシウムでよい。いくつかの実施形態では、液相Ｍｇ前駆体は、ビス（エチルシクロペンタジエニル）マグネシウムまたはジエチルマグネシウムでよい。
第２のブロック層が１２４でアニールされる。１２４でのアニールは、任意の適切なアニール方法、例えば、急速熱アニール（ＲＴＡ）または炉アニールでもよい。アニールは、所定の時間、目標温度まで第２のブロック層を加熱することにより実施されてもよい。目標温度は、９００℃未満でもよい。一実施形態では、目標温度は、８００℃未満でもよい。別の実施形態では、目標温度は６００℃未満でもよい。１２４でのアニールにより、第２のブロック層中のＭｇＯの結晶化が可能となり、アモルファスＭｇＯのｋ値よりも高い目標ｋ値を実現することができる。１２４でのアニールおよび結果として生じる結晶化により、アモルファスＭｇＯのバンドギャップよりも広い目標バンドギャップも実現することができる。一実施形態では、目標ｋ値（すなわち、目標誘電率）および目標バンドギャップは、Ａｌ２Ｏ３のｋ値およびバンドギャップと同様である。一実施形態では、目標ｋ値は１０または約１０である。一実施形態では、目標バンドギャップは、７ｅＶまたは約７ｅＶである。任意に、第２のブロックのアニール後、膜が目標値よりも厚く堆積された後で、任意の適切なウェットケミカルによりＭｇＯは、目標の厚さにトリミングされてもよい。
方法１００は、１２２で堆積された第２のブロック層上に１２６でバリアメタルを堆積することをさらに含むことができる。一実施形態では、バリアメタルは、１２４で第２のブロック層をアニールした後１２６で堆積される。１２６で堆積されたバリアメタルは、任意の適切な材料、またはＴａＮ、ＴｉＮなどの回路内のゲート用の材料を含むことができる。一実施形態では、バリアメタルはＴｉＮである。一実施形態では、バリアメタルはＡＬＤにより１２６で堆積される。
任意に、方法１００は、１２８でワード線材料を堆積することをさらに含むことができる。ワード線材料は、１２６で堆積されたバリアメタルと接触するように、１１８で堆積されてもよい。ワード線材料は、タングステン、モリブデン、コバルト、およびルテニウムのうちの１つまたは複数を含むことができる。一実施形態では、１２８において堆積されるワード線材料はタングステンである。一実施形態では、ワード線材料はＡＬＤにより１２８で堆積される。
図２は、一実施形態によるＮＡＮＤデバイスのメモリセル２００の断面図を示す。図２に示す実施形態では、メモリセル２００は円筒形であり、層は互いに同心である。図２に示す実施形態では、中心は酸化物充填２０２である。チャネル層２０４は、酸化物充填２０２を取り囲む。トンネル誘電体２０６はチャネル層２０４を取り囲む。トラップ層２０８は、トンネル誘電体２０６を取り囲む。第１の酸化物バリア層２１０はトラップ層２０８を取り囲む。第２の酸化物バリア層２１２は第１の酸化物バリア層２１０を取り囲む。バリアメタル２１４は第２の酸化物バリア層２１２を取り囲む。ワード線材料２１６はバリアメタル２１４と接触する。メモリセル２００は、ＮＡＮＤデバイス内に形成されたチャネルホールの内部またはそれを通して配置されてもよい。チャネルは、交互の導電層と誘電体層の積層に対して垂直に形成されてもよい。一実施形態では、メモリセル２００は、チャネルの外側から内側に形成されてもよく、その結果、各層はその外側の層上に堆積される。一実施形態では、連続する層は、その外側の層の内側に堆積され、その結果、層はそのすぐ周囲の層の内側に堆積される。
酸化物充填２０２は、メモリセル２００の中心を形成することができる。酸化物充填２０２は、メモリセル２００の形成中にチャネル層２０４上に堆積されてもよい。酸化物充填２０２は、１つまたは複数の非導電性材料、例えばＳｉＯ２を含むことができる。
チャネル層２０４は、酸化物充填２０２を取り囲む。チャネル層２０４は、導電性材料でよい。一実施形態では、チャネル層２０４は導電性ポリシリコン材料である。チャネル層２０４は、トンネル誘電体２０６に近接して電流の伝導を可能にするように構成することができる。チャネル層２０４は、メモリセル２００の形成中にトンネル誘電体２０６上に堆積されてもよい。
トンネル誘電体２０６はチャネル層２０４を取り囲む。トンネル誘電体は誘電体材料である。トンネル誘電体２０６は、例えば、酸化物などの非導電性材料でもよい。一実施形態では、トンネル誘電体２０６は、１つまたは複数の酸化物材料を含むことができる。一実施形態では、トンネル誘電体２０６はＳｉＯ２を含むことができる。トンネル誘電体２０６は、トンネル誘電体２０６を通る直接トンネルを防止するのに十分な厚さを有することができる。一実施形態では、トンネル誘電体の厚さは、５０オングストロームまたは約５０オングストローム～７０オングストロームまたは約７０オングストロームである。トンネル誘電体２０６は、メモリセル２００の形成中にトラップ層２０８上に形成されてもよい。
トラップ層２０８はトンネル誘電体２０６を取り囲む。トラップ層２０８は、例えば窒化シリコンなどの電荷トラップ材料を含むことができる。一実施形態では、電荷トラップ材料は非導電性材料を含む。一実施形態では、トラップ層２０８は窒化シリコンからなる。一実施形態では、トラップ層２０８は、書き込み動作がメモリセル２００に対して実行されている間にトンネル誘電体２０６を通ってトンネルする電子を蓄積する。トラップ層２０８は、メモリセル２００の形成中に第１のブロック層２１０上に堆積されてもよい。
第１のブロック層２１０は、トラップ層２０８を取り囲む。第１のブロック層２１０は、１つまたは複数の酸化物を含んでいてもよい。一実施形態では、第１のブロック層２１０はＳｉＯ２を含む。一実施形態では、第１のブロック層２１０はすべてＳｉＯ２である。第１のブロック層２１０は、第２のブロック層２１２と共に、トラップ層２０８とバリアメタル２１４およびワード線材料２１６によって形成されたゲート電極との間に非導電性バリアを形成する。第１のブロック層２１０は、メモリセル２００の形成中に形成されるチャネルの内部に形成されてもよい。
第２のブロック層２１２は、第１のブロック層２１０を取り囲む。第２のブロック層２１２は、ＭｇＯを含む。一実施形態では、第２のブロック層２１２はすべてＭｇＯである。一実施形態では、第２のブロック層２１２はＡｌ２Ｏ３を含まない。一実施形態では、第２のブロック層２１２はＳｉＯ２を含まない。一実施形態では、第２のブロック層２１２は、高誘電率（ｈｉｇｈ－ｋ）誘電体層であり、第１のブロック層２１０と組み合わされて、トラップ層２０８とバリアメタル２１４およびワード線材料２１６によって形成されたゲート電極との間にメモリセル２００のブロック構造を形成する。第２のブロック層２１２は、第１のブロック層２１０上に形成されてもよい。
第２のブロック層２１２は、第２のブロック層のアニールによって実現される結晶構造を有してもよい。結晶構造は、第２のブロック層内のＭｇＯの急速熱アニール（ＲＴＡ）から生じ得る。結晶構造は、第２のブロック層２１２がメモリセル２００のブロック構造においてｈｉｇｈ－ｋ層としての機能に適し得る特性を実現することができる。一実施形態では、ＭｇＯの結晶構造は、９００℃未満の温度でのＲＴＡまたは炉アニールから生じ得る。一実施形態では、ＭｇＯの結晶構造は、８００℃未満の温度でのＲＴＡから生じ得る。別の実施形態では、ＭｇＯの結晶構造は、６００℃未満の温度でのＲＴＡから生じ得る。ＭｇＯの結晶構造は、１０または約１０のｋ値の誘電率を実現することができる。ＭｇＯの結晶構造は、７ｅＶもしくは約７ｅＶ、または８ｅＶもしくは約８ｅＶのバンドギャップを実現することができる。
バリアメタル２１４は、第２のブロック層２１２を取り囲む。バリアメタル２１４は、任意の適切な材料、またはＴａＮ、ＴｉＮなどの回路内のゲート用の材料を含むことができる。一実施形態では、バリアメタル２１４はＴｉＮを含む。一実施形態では、バリアメタル２１４は、すべてＴｉＮからなる。
ワード線材料２１６はバリアメタル２１４と接触する。ワード線材料２１６は、例えばタングステンを含んでもよい。一実施形態では、ワード線材料２１６はタングステンである。ワード線材料２１６は、メモリセル２００がＮＡＮＤデバイスの記憶機能の一部としてアクセスおよび読み出すことができる情報の保存を実現するようＮＡＮＤデバイスの配線に接続する。
図３は、一実施形態による３Ｄ ＮＡＮＤデバイス３００の概略図を示す。３Ｄ ＮＡＮＤデバイス３００は、ＣｕＡ構造を有する。ＮＡＮＤデバイス３００は、下地回路３０２と、複数のメモリセル２００とを含む。メモリセル２００は、交互の誘電体層３０６と導電層３０８からなる層構造３０４内に配置されてもよい。
下地回路３０２は、１つまたは複数の集積回路を含むことができる。一実施形態では、１つまたは複数の集積回路はＣＭＯＳ回路を含む。下地回路３０２は、３Ｄ ＮＡＮＤデバイス３００のメモリセル２００の内容を制御または解釈するための１つまたは複数の回路を含むことができる。一実施形態では、下地回路３０２は、３Ｄ ＮＡＮＤデバイスの１つまたは複数の周辺回路を含む。一実施形態では、下地回路３０２は、感熱性の１つまたは複数の要素、例えば９００℃を超える温度で凝集しやすい１つまたは複数の要素を含むことがある。一実施形態では、１つまたは複数の感熱性の要素は、ＮＡＮＤデバイス３００の周辺回路を含む。
複数のメモリセル２００は、図２の断面図に示し、上述したメモリセルである。複数のメモリセル２００の各々は、形状が円筒であり、下地回路３０２から離れて延びる。図３に示す実施形態では、メモリセル２００は、下地回路３０２の平面に対して垂直に延びる。複数のメモリセル２００が、下地回路３０２により制御されるかまたはその内容が解釈され得るように、複数のメモリセル２００を下地回路３０２に機能的に接続することができる。
複数のメモリセル２００は、層構造３０４を通るチャネル内に配置されてもよい。層構造３０４は、交互の誘電体層３０６と導電層３０８からなる。一実施形態では、誘電体層３０６はＳｉＯ２である。一実施形態では、導電層３０８はタングステンである。一実施形態では、導電層３０８は、３Ｄ ＮＡＮＤデバイス３００内のメモリセル２００の制御ゲートとして機能する。
例
２ｎｍまたは４ｎｍの厚さのＭｇＯの膜を、いくつかのシリコン基板上に２５０℃で堆積させた。次いで、図４のグラフに示すように、膜を約４００℃～約８００℃の範囲の温度で加熱することによってアニールした。アニール後、エッチング前後のＭｇＯ膜の厚さを測定することにより、ＭｇＯ膜のエッチング速度を測定した。エッチング速度を測定したのは、エッチング速度が、低いエッチング速度のＭｇＯ膜が一般に高い結晶性を有するという結晶性の間接的な測定値であるためである。高い結晶性が、大きい誘電率ｋ値および大きいバンドギャップをもたらすと考えられる。図４に示す相対的なエッチング速度の結果は、４ｎｍのＭｇＯ膜が約６００℃のアニール温度で開始すると高く結晶化され、２ｎｍのＭｇＯ膜が約８００℃のアニール温度で開始すると高く結晶化されることを示している。
２ｎｍまたは４ｎｍの厚さのＭｇＯの膜を、いくつかのシリコン基板上に２５０℃で堆積させた。次いで、図４のグラフに示すように、膜を約４００℃～約８００℃の範囲の温度で加熱することによってアニールした。アニール後、エッチング前後のＭｇＯ膜の厚さを測定することにより、ＭｇＯ膜のエッチング速度を測定した。エッチング速度を測定したのは、エッチング速度が、低いエッチング速度のＭｇＯ膜が一般に高い結晶性を有するという結晶性の間接的な測定値であるためである。高い結晶性が、大きい誘電率ｋ値および大きいバンドギャップをもたらすと考えられる。図４に示す相対的なエッチング速度の結果は、４ｎｍのＭｇＯ膜が約６００℃のアニール温度で開始すると高く結晶化され、２ｎｍのＭｇＯ膜が約８００℃のアニール温度で開始すると高く結晶化されることを示している。
態様：
態様１～１１のいずれかを態様１２～１９のいずれかと組み合わせることができることが理解される。
態様１～１１のいずれかを態様１２～１９のいずれかと組み合わせることができることが理解される。
態様１．ＮＡＮＤメモリデバイスを製造する方法は、
チャネル層を堆積することと、
トンネル誘電体層を堆積することと、
トラップ層を堆積することと、
ＳｉＯ２を備える第１のブロック層を堆積することと、
第１のブロック層上にＭｇＯを備える第２のブロック層を堆積することと、
第２のブロック層をアニールすることと、
第２のブロック層上にバリアメタルを堆積することと、
バリアメタル上にワード線材料を堆積することと
を含む。
チャネル層を堆積することと、
トンネル誘電体層を堆積することと、
トラップ層を堆積することと、
ＳｉＯ２を備える第１のブロック層を堆積することと、
第１のブロック層上にＭｇＯを備える第２のブロック層を堆積することと、
第２のブロック層をアニールすることと、
第２のブロック層上にバリアメタルを堆積することと、
バリアメタル上にワード線材料を堆積することと
を含む。
態様２．チャネル層が集積回路の上方に堆積される、態様１に記載の方法。
態様３．集積回路が、ＮＡＮＤメモリデバイスの周辺回路である、態様２に記載の方法。
態様４．ＮＡＮＤメモリデバイスが三次元ＮＡＮＤメモリデバイスである、態様１～３のいずれかに記載の方法。
態様５．ＮＡＮＤメモリデバイスの温度が方法中に９００℃を超えない、態様１～４のいずれかに記載の方法。
態様６．ＮＡＮＤメモリデバイスの温度が、第２のブロック層のアニール中に８００℃を超えない、態様１～５のいずれかに記載の方法。
態様７．第２のブロック層をアニールすることが急速熱アニールまたは炉アニールのうちの１つを含む、態様１～６のいずれかに記載の方法。
態様８．第２のブロック層を堆積することが、固相Ｍｇ前駆体または液相Ｍｇ前駆体を提供することを含む、態様１～７のいずれかに記載の方法。
態様９．第１のブロック層がＳｉＯ２からなり、第２のブロック層がＭｇＯからなる、態様１～８のいずれかに記載の方法。
態様１０．第１のブロック層を堆積することがＳｉＯ２の原子層堆積を含み、第２のブロック層を堆積することがＭｇＯの原子層堆積を含む、態様１～９のいずれかに記載の方法。
態様１１．第２のブロック層をアニールした後、ＭｇＯが、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する、態様１～１０のいずれかに記載の方法。
態様１２． 下地集積回路と
下地集積回路の上方に配置された複数のメモリセルであって、メモリセルのそれぞれが、
トラップ層と、
ＳｉＯ２を備える第１のブロック層と、
第１のブロック層上に配置された、ＭｇＯを備える第２のブロック層と、
第２のブロック層上に配置されたバリアメタルと
を含む複数のメモリセルと
を含む、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイス。
下地集積回路の上方に配置された複数のメモリセルであって、メモリセルのそれぞれが、
トラップ層と、
ＳｉＯ２を備える第１のブロック層と、
第１のブロック層上に配置された、ＭｇＯを備える第２のブロック層と、
第２のブロック層上に配置されたバリアメタルと
を含む複数のメモリセルと
を含む、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイス。
態様１３．第２のブロック層がシリカを含まない、態様１２に記載の３Ｄ ＮＡＮＤメモリデバイス。
態様１４．第２のブロック層がＭｇＯからなる、態様１２～１３のいずれかに記載の３Ｄ ＮＡＮＤメモリデバイス。
態様１５．ＭｇＯが、結晶化ＭｇＯである、態様１２～１４のいずれかに記載の３Ｄ ＮＡＮＤメモリデバイス。
態様１６．ＭｇＯの結晶性が、９００℃以下の温度でのアニールによって改善される、態様１５に記載の３Ｄ ＮＡＮＤメモリデバイス。
態様１７．ＭｇＯの結晶性が、８００℃以下の温度でのアニールによって改善される、態様１５に記載の３Ｄ ＮＡＮＤメモリデバイス。
態様１８．ＭｇＯが、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する、態様１２～１７のいずれかに記載の３Ｄ ＮＡＮＤメモリデバイス。
態様１９．メモリセルの各々が、チャネル層およびトンネル誘電体層をさらに含む、態様１２～１８のいずれかに記載の３Ｄ ＮＡＮＤメモリデバイス。
本出願で開示される実施例は、すべての点で例示的であり、限定的ではないと見なされるべきである。本発明の範囲は、前述の説明ではなく添付の特許請求の範囲によって示され、特許請求の範囲と同等の意味および範囲内にあるすべての変更は、特許請求の範囲に包含されるものとする。
Claims (19)
- ＮＡＮＤメモリデバイスを製造する方法は、
チャネル層を堆積することと、
トンネル誘電体層を堆積することと、
トラップ層を堆積することと、
ＳｉＯ２を備える第１のブロック層を堆積することと、
前記第１のブロック層上にＭｇＯを備える第２のブロック層を堆積することと、
前記第２のブロック層をアニールすることと、
前記第２のブロック層上にバリアメタルを堆積することと、
前記バリアメタル上にワード線材料を堆積することと
を含む。 - 前記チャネル層が集積回路の上方に堆積される、請求項１に記載の方法。
- 前記集積回路が、前記ＮＡＮＤメモリデバイスの周辺回路である、請求項２に記載の方法。
- 前記ＮＡＮＤメモリデバイスが三次元ＮＡＮＤメモリデバイスである、請求項１から３のいずれか一項に記載の方法。
- 前記ＮＡＮＤメモリデバイスの温度が、前記方法中に９００℃を超えない、請求項１から４のいずれか一項に記載の方法。
- 前記ＮＡＮＤメモリデバイスの温度が、前記第２のブロック層のアニール中に８００℃を超えない、請求項１から５のいずれか一項に記載の方法。
- 前記第２のブロック層をアニールすることが急速熱アニールまたは炉アニールのうちの１つを含む、請求項１から６のいずれか一項に記載の方法。
- 前記第２のブロック層を堆積することが、固相Ｍｇ前駆体または液相Ｍｇ前駆体を提供することを含む、請求項１から７のいずれか一項に記載の方法。
- 前記第１のブロック層がＳｉＯ２からなり、前記第２のブロック層がＭｇＯからなる、請求項１から８のいずれか一項に記載の方法。
- 前記第１のブロック層を堆積することがＳｉＯ２の原子層堆積を含み、前記第２のブロック層を堆積することがＭｇＯの原子層堆積を含む、請求項１から９のいずれか一項に記載の方法。
- 前記第２のブロック層をアニールした後、前記ＭｇＯが、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する、請求項１から１０のいずれか一項に記載の方法。
- 下地集積回路と
前記下地集積回路の上方に配置された複数のメモリセルであって、前記メモリセルのそれぞれが、
トラップ層と、
ＳｉＯ２を備える第１のブロック層と、
前記第１のブロック層上に配置された、ＭｇＯを備える第２のブロック層と、
前記第２のブロック層上に配置されたバリアメタルと
を含む複数のメモリセルと
を含む、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイス。 - 前記第２のブロック層がシリカを含まない、請求項１２に記載の３Ｄ ＮＡＮＤメモリデバイス。
- 前記第２のブロック層がＭｇＯからなる、請求項１２または１３に記載の３Ｄ ＮＡＮＤメモリデバイス。
- 前記ＭｇＯが、結晶化ＭｇＯである、請求項１２から１４のいずれか一項に記載の３Ｄ ＮＡＮＤメモリデバイス。
- ＭｇＯの結晶性が、９００℃以下の温度でのアニールによって改善される、請求項１５に記載の３Ｄ ＮＡＮＤメモリデバイス。
- ＭｇＯの結晶性が、８００℃以下の温度でのアニールによって改善される、請求項１５に記載の３Ｄ ＮＡＮＤメモリデバイス。
- 前記ＭｇＯが、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する、請求項１２から１７のいずれか一項に記載の３Ｄ ＮＡＮＤメモリデバイス。
- 前記メモリセルの各々が、チャネル層およびトンネル誘電体層をさらに含む、請求項１２から１８のいずれか一項に記載の３Ｄ ＮＡＮＤメモリデバイス。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962876120P | 2019-07-19 | 2019-07-19 | |
| US62/876,120 | 2019-07-19 | ||
| PCT/US2020/041820 WO2021015978A1 (en) | 2019-07-19 | 2020-07-13 | 3-dimensional nand memory with reduced thermal budget |
| JP2022502426A JP2022541193A (ja) | 2019-07-19 | 2020-07-13 | 熱履歴が低減された三次元ｎａｎｄメモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022502426A Division JP2022541193A (ja) | 2019-07-19 | 2020-07-13 | 熱履歴が低減された三次元ｎａｎｄメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024102085A true JP2024102085A (ja) | 2024-07-30 |
Family
ID=74192881
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022502426A Pending JP2022541193A (ja) | 2019-07-19 | 2020-07-13 | 熱履歴が低減された三次元ｎａｎｄメモリ |
| JP2024063768A Pending JP2024102085A (ja) | 2019-07-19 | 2024-04-11 | 熱履歴が低減された三次元ｎａｎｄメモリ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022502426A Pending JP2022541193A (ja) | 2019-07-19 | 2020-07-13 | 熱履歴が低減された三次元ｎａｎｄメモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20220246639A1 (ja) |
| EP (1) | EP4000091A4 (ja) |
| JP (2) | JP2022541193A (ja) |
| CN (1) | CN114175252A (ja) |
| TW (1) | TWI808332B (ja) |
| WO (1) | WO2021015978A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20240237337A9 (en) * | 2022-10-19 | 2024-07-11 | Applied Materials, Inc. | Three-dimensional memory device wordlines with reduced blocking layer damage |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594266B1 (ko) * | 2004-03-17 | 2006-06-30 | 삼성전자주식회사 | 소노스 타입 메모리 소자 |
| JP5032145B2 (ja) * | 2006-04-14 | 2012-09-26 | 株式会社東芝 | 半導体装置 |
| JP2011029576A (ja) * | 2009-06-23 | 2011-02-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US20110101442A1 (en) * | 2009-11-02 | 2011-05-05 | Applied Materials, Inc. | Multi-Layer Charge Trap Silicon Nitride/Oxynitride Layer Engineering with Interface Region Control |
| JP5613105B2 (ja) * | 2011-05-27 | 2014-10-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US20130256777A1 (en) * | 2012-03-30 | 2013-10-03 | Seagate Technology Llc | Three dimensional floating gate nand memory |
| JP2017010951A (ja) * | 2014-01-10 | 2017-01-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US9312271B2 (en) * | 2014-08-01 | 2016-04-12 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method for manufacturing same |
| JP2016225614A (ja) * | 2015-05-26 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN105226027B (zh) * | 2015-09-06 | 2019-03-15 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US9753657B2 (en) * | 2015-09-18 | 2017-09-05 | Sandisk Technologies Llc | Dynamic reconditioning of charge trapped based memory |
| KR102604053B1 (ko) * | 2016-05-09 | 2023-11-20 | 삼성전자주식회사 | 수직형 메모리 장치 |
-
2020
- 2020-07-13 WO PCT/US2020/041820 patent/WO2021015978A1/en unknown
- 2020-07-13 EP EP20844013.1A patent/EP4000091A4/en active Pending
- 2020-07-13 US US17/626,446 patent/US20220246639A1/en active Pending
- 2020-07-13 JP JP2022502426A patent/JP2022541193A/ja active Pending
- 2020-07-13 CN CN202080051975.0A patent/CN114175252A/zh active Pending
- 2020-07-17 TW TW109124344A patent/TWI808332B/zh active
-
2024
- 2024-04-11 JP JP2024063768A patent/JP2024102085A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TWI808332B (zh) | 2023-07-11 |
| US20220246639A1 (en) | 2022-08-04 |
| JP2022541193A (ja) | 2022-09-22 |
| TW202109768A (zh) | 2021-03-01 |
| CN114175252A (zh) | 2022-03-11 |
| EP4000091A1 (en) | 2022-05-25 |
| EP4000091A4 (en) | 2023-07-19 |
| KR20220034881A (ko) | 2022-03-18 |
| WO2021015978A1 (en) | 2021-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6859443B2 (ja) | メモリ・アレイおよびメモリ・アレイを形成する方法 | |
| EP3286786B1 (en) | Three-dimensional memory device with metal and silicide control gates | |
| WO2018136730A1 (en) | Using metal gate first method to build three dimensional non-volatile memory devices | |
| WO2021133427A1 (en) | Three-dimensional nor array including vertical word lines and discrete channels and methods of making the same | |
| TW202008564A (zh) | 具有耐腐蝕複合間隙壁的三維記憶體元件 | |
| JP2024102085A (ja) | 熱履歴が低減された三次元ｎａｎｄメモリ | |
| TWI758018B (zh) | 三維記憶體元件中具有突出部分的通道結構及其製作方法 | |
| US11004863B2 (en) | Non-volatile memory with gate all around thin film transistor and method of manufacturing the same | |
| JP2009004639A (ja) | 不揮発性半導体メモリ装置 | |
| US11594490B2 (en) | Three-dimensional memory device including molybdenum carbide or carbonitride liners and methods of forming the same | |
| US20160043096A1 (en) | Method for manufacturing a floating gate memory element | |
| JP2005533370A (ja) | 層アレイおよびメモリーアレイ | |
| TWI822805B (zh) | 半導體元件及其製造方法 | |
| CN112993022A (zh) | 膜结构、包括该膜结构的电子器件和制造该膜结构的方法 | |
| CN112640103B (zh) | 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法 | |
| KR102711965B1 (ko) | 감소된 열 버짓을 갖는 3 차원 nand 메모리 | |
| CN112885838B (zh) | 存储器件以及形成存储器件的方法 | |
| CN114762117A (zh) | 含有二维电荷载气沟道的铁电存储器器件及其制造方法 | |
| CN110299362A (zh) | 一种3d nand存储器及其制备方法 | |
| US20210020652A1 (en) | Using Metal Gate First Method to Build Three-Dimensional Non-Volatile Memory Devices | |
| US8785334B2 (en) | Select transistor, method for making select transistor, memory device, and method for manufacturing memory device | |
| US20060030057A1 (en) | Insulating film, capacitive element and semiconductor storage device including the insulating film, and fabrication methods thereof | |
| TW202213735A (zh) | 用於３ｄ ｎａｎｄ之選擇閘極隔離 | |
| JP2008060239A (ja) | 半導体装置及びその製造方法 | |
| KR20120067748A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240510 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20240510 |