JP2008060239A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】酸素バリア性に優れた導電性バリア層を提供すると共に、強誘電体膜に対して熱処理を施した後も安定した酸素バリア性を有する導電性バリア層を提供することである。
【解決手段】強誘電体膜を用いた不揮発性の半導体装置は、半導体基板１０上に形成され、導電性金属酸化膜からなる導電性バリア膜１７と、導電性バリア膜１７の上に、下部電極１８、ビスマス層状ペロブスカイト型構造を有する容量絶縁膜２０及び上部電極２１が順に形成されてなる容量素子２２とを備える。導電性バリア膜１７は、貴金属酸化膜と、貴金属酸化膜の結晶粒界に配置された卑金属酸化膜とからなる。
【選択図】図１

Description

本発明は、容量素子の下部電極の下側に形成された導電性金属酸化膜からなる導電性バリア層を備えた半導体装置及びその製造方法に関し、特に、ビスマス層状ペロブスカイト型構造を有する容量絶縁膜を用いた電気的に書き換え可能な不揮発性の半導体装置及びその製造方法に関するものである。

近年、プレーナ型構造を用いた１ｋｂｉｔ〜６４ｋｂｉｔの比較的に小容量の強誘電体メモリ装置が量産され始め、最近ではスタック型構造を持つ２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のメモリ装置が開発の中心となってきている。

スタック型の不揮発性の半導体装置は、容量素子を構成する下部電極の下側に、半導体基板と電気的に接続するコンタクトプラグが配置されていることで、セルサイズを縮小して集積度の大幅な向上を図ろうとするものである。このようなスタック型構造の不揮発性の半導体装置を実現するためには、容量絶縁膜を結晶化する熱処理に際し、容量絶縁膜からの酸素の拡散を防止することでコンタクトプラグが酸化されないようにする構造として、容量素子と下部電極との間に導電性バリア層を設けた構造が提案されている。

例えば特許文献１によると、導電性バリア層として、Ｍ１_ｘＭ２_１−ｙ（０＜ｘ＜１、Ｍ１：Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓ、Ｒｅ、Ｒｈ、Ｔｕ、Ｃｕ、Ｃｏ、Ｆｅ、Ｎｉ、Ｖ、Ｃｒ、Ｍ２：Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｗ、Ｙ、Ｍｏ、Ｎｂ）で表される合金バリア層が提案されている。
特開２００２−１４１４８３号公報

しかしながら、本件発明者が検討したところによると、上記特許文献１に開示された合金組成の範囲内にて成膜条件を調整しながら成膜したが、６００℃〜７００℃程度という比較的低温の条件下であっても、アモルファス又は微結晶構造の安定した導電性バリア層を形成することが困難であることが分かった。

また、上記特許文献１においては、７００℃程度という比較的低温の条件下で導電性バリア膜を形成する方法が提案されているが、ビスマス層状ペロブスカイト型構造を有する強誘電体膜を容量絶縁膜として用いた場合に要する７００℃〜８００℃といった比較的高温の熱処理の条件下においても、酸素バリア性に優れた導電性バリア層を形成することが求められている。

前記に鑑み、本発明の目的は、酸素バリア性に優れた導電性バリア層を提供すると共に、強誘電体膜に対して熱処理を施した後も安定した酸素バリア性を有する導電性バリア層を提供することである。また、その結果、所望の分極特性を有する高集積化に適した半導体装置及びその製造方法を提供することである。

前記の目的を達成するため、本発明の一側面に係る半導体装置は、基板上に形成され、導電性金属酸化膜からなる導電性バリア膜と、導電性バリア膜の上に、下部電極、容量絶縁膜及び上部電極が順に形成されてなる容量素子とを備え、導電性バリア膜は、貴金属酸化膜と、貴金属酸化膜の結晶粒界に配置された卑金属酸化膜とからなる。

本発明の一側面に係る半導体装置によると、容量素子の下部に形成された導電性バリア膜が、貴金属酸化膜の結晶粒界に卑金属酸化膜が配置された構造を有しているため、金属の相互拡散の径路となる空隙がなく、界面反応性を抑制できる。これにより、導電性バリア膜の安定した酸素バリア性を得ることができる。その結果、コンタクト抵抗の安定化を実現すると共に、所望の分極特性を有する高集積化に適した半導体装置を実現できる。

本発明の一側面に係る半導体装置において、導電性バリア膜は、貴金属酸化膜の結晶粒界に卑金属酸化膜が詰め込まれたスタッフト構造を有していることにより、より安定した酸素バリア性を得ることができる。

本発明の一側面に係る半導体装置において、導電性金属酸化膜は、Ａ_１−ｘＢ_ｘＯ（但し、ｘは、０．０５≦ｘ≦０．３の関係を満たす）を有する組成式よりなり、Ａは、Ｉｒ、Ｐｔ、Ｐｄ、及びＲｕからなる群のうちから選択された１種類又は複数種類の貴金属元素であり、Ｂは、Ａｌ、Ｓｉ、Ｎｉ、及びＣｕからなる群のうちから選択された１種類又は複数種類の卑金属元素であることが好ましい。

このようにすると、優れた容量特性が得られる。

本発明の一側面に係る半導体装置において、導電性金属酸化膜は、微結晶構造を有している。

本発明の一側面に係る半導体装置において、容量素子が、断面形状に凹部又は凸部を有する立体型構造を有している場合であっても、安定した酸素バリア性が得られる。

本発明の一側面に係る半導体装置において、下部電極における導電性バリア膜と対向する面は、１辺長が０．３μｍ以上であって且つ１．０μｍ以下の範囲の四角形状を有している場合において、容量素子として優れた値が得られる。

本発明の一側面に係る半導体装置において、容量絶縁膜は、ビスマス層状ペロブスカイトからなる場合であっても、安定した酸素バリア性が得られる。

本発明の一側面に係る半導体装置において、ビスマス層状ペロブスカイトは、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ ）_２Ｏ_９（但し、ｘは、０≦ｘ＜１の関係を満たす）、又はＢｉ_４−ｘＬａ_ｘＴｉ_３Ｏ_１２（但し、ｘは、０≦ｘ＜１の関係を満たす）からなることが好ましい。

本発明の一側面に係る半導体装置の製造方法は、基板上の絶縁膜の上に、導電性金属酸化膜からなる導電性バリア膜を形成する工程と、導電性バリア膜の上に、下部電極、容量絶縁膜及び上部電極が順に形成されてなる容量素子を形成する工程とを備え、導電性バリア膜は、貴金属酸化膜と、貴金属酸化膜の結晶粒界に配置された卑金属酸化膜とからなる。

本発明の一側面に係る半導体装置の製造方法によると、容量素子の下部に形成された導電性バリア膜が、貴金属酸化膜の結晶粒界に卑金属酸化膜が配置された構造を有しており、金属の相互拡散の径路となる空隙を有する結晶粒界がなく、界面反応性を抑制できる。これにより、安定した酸素バリア性を得ることができる。その結果、コンタクト抵抗の安定化ができ、所望の分極特性を有する高集積化に適した半導体装置を製造することができる。

本発明の一側面に係る半導体装置の製造方法において、導電性バリア膜は、貴金属及び卑金属からなるターゲットを用い、基板とターゲットとの距離を１０ｃｍ以上であって且つ４０ｃｍ以下とした条件下で、スパッタ法によって形成されることが好ましい。

このようにすると、ロングスロースパッタとなり、且つ、スパッタレートとの関係で安定してロングスロースパッタを使用できる。このため、貴金属酸化膜の結晶粒界に卑金属酸化膜が詰め込まれてなるスタッフト構造を有し且つ微結晶構造を有する導電性バリア膜を安定して得ることができる。

本発明の一側面に係る半導体装置の製造方法において、導電性金属酸化膜は、Ａ_１−ｘＢ_ｘＯ（但し、ｘは、０．０５≦ｘ≦０．３の関係を満たす）よりなり、金属元素Ａは、Ｉｒ、Ｐｔ、Ｐｄ、及びＲｕからなる群のうちから選択された１種類又は複数種類の貴金属元素であり、金属元素Ｂは、Ａｌ、Ｓｉ、Ｎｉ、及びＣｕからなる群のうちから選択された１種類又は複数種類の卑金属元素であることが好ましい。

このようにすると、容量特性として優れた値が得られる。

本発明の一側面に係る半導体装置の製造方法において、容量絶縁膜は、ビスマス層状ペロブスカイトよりなり、上部電極を形成した後に、容量絶縁膜を結晶化する工程をさらに備えることが好ましい。

このようにすると、高温の熱処理となるビスマス層状ペロブスカイトの結晶化処理が必要な場合であっても、安定した酸素バリア性が得られる。

本発明の一側面に係る半導体装置の製造方法において、ビスマス層状ペロブスカイトは、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ ）_２Ｏ_９（但し、ｘは、０≦ｘ＜１の関係を満たす）、又はＢｉ_４−ｘＬａ_ｘＴｉ_３Ｏ_１２（但し、ｘは、０≦ｘ＜１の関係を満たす）からなるが好ましい。

本発明によると、貴金属酸化膜と、貴金属酸化膜の結晶粒界に配置された卑金属酸化膜とからなる酸素拡散を防止する導電性バリア膜を用いるため、酸素バリア性に優れ、安定したコンタクト抵抗を有する半導体装置を実現することができる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構造について図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係る半導体装置、具体的には不揮発性メモリ装置の構造を示す要部断面図である。

図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０の主面には、例えばＳＴＩ（shallow trench isolation）等からなる素子分離領域１１によって区画された複数の素子形成領域が形成されている。各素子形成領域には、半導体基板１０の上に、例えば酸化シリコンからなるゲート絶縁膜１２ａを介在させて、例えばポリシリコンからなるゲート電極１２ｂが形成されている。ゲート電極１２ｂの側面には、例えばシリコン窒化膜からなるサイドウォール１２ｃが形成されている。半導体基板１０におけるゲート電極１２ｂの側方の領域には、浅いソースドレイン領域１３ａが形成されており、半導体基板１０におけるサイドウォール１２ｃの外側方下の領域には、深いソースドレイン領域１３ｂが形成されている。ソースドレイン領域１３は、浅いソースドレイン領域１３ａと深いソースドレイン領域１３ｂとによって構成されている。半導体基板１０上の全面には、ゲート電極１２ｂ及びサイドウォール１２ｃを覆うように、例えば酸化シリコンからなる第１の層間絶縁膜１４が形成されている。第１の層間絶縁膜１４には、ソースドレイン領域１３と電気的に接続する例えばタングステン（Ｗ）又はポリシリコンからなるコンタクトプラグ１５が形成されている。

また、第１の層間絶縁膜１４の上には、下面がコンタクトプラグ１５の上端と接続するように、例えば厚さが約５０ｎｍ〜１５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）からなる導電膜１６が形成されている。なお、導電膜１６の構成として、該窒化チタンアルミニウムと厚さが約３０ｎｍ〜１００ｎｍのイリジウム（Ｉｒ）とからなる積層膜を用いてもよい。また、導電膜１６の上には、導電性バリア層として、例えば厚さが約３０ｎｍ〜１００ｎｍであるＩｒ_０．７５Ａｌ_０．２５Ｏ膜からなる導電性金属酸化膜１７が形成されている。導電性金属酸化膜１７は、上述の構成により、酸素バリア性を有する。

ここで、導電性金属酸化膜１７について説明する。

図２（ａ）は、本発明の第１の実施形態に係る導電性金属酸化膜１７の構造を示す模式図であって、（ｂ）は、比較対象の従来の酸素バリア膜３０の構造を示す模式図である。

本発明の第１の実施形態に係る導電性金属酸化膜１７は、Ａ_１−ｘＢ_ｘＯ（但し、Ａ及びＢは金属元素であり、ｘは、０．０５≦ｘ≦０．３の関係を満たす）よりなり、金属元素Ａは、Ｉｒ、Ｐｔ、Ｐｄ、及びＲｕからなる群から選択される１種類又は複数種類の貴金属元素であり、金属元素Ｂは、Ａｌ、Ｓｉ、Ｎｉ、及びＣｕからなる群から選択される１種類又は複数種類の卑金属元素である。具体的な構造としては、図２（ａ）に示すように、導電性金属酸化膜１７は、貴金属酸化膜と、該貴金属酸化膜の結晶粒界に配置された卑金属酸化膜とからなるが、貴金属酸化膜の結晶と卑金属酸化膜の結晶とが交互に配置されており、卑金属酸化膜は貴金属酸化膜の結晶粒界を詰め込むように存在している。つまり、導電性金属酸化膜１７は、貴金属酸化膜の結晶粒界に卑金属酸化膜が詰め込まれてなるスタッフト構造を有している。一方、図２（ｂ）に示す従来の酸素バリア膜３０では、貴金属酸化膜が粒状に分布しており、貴金属酸化膜と卑金属酸化膜とが不規則に配置されている。また、貴金属酸化膜の結晶粒界には、金属の相互拡散の経路Ｒとなる隙間を有する結晶粒界が存在している。

また、導電性金属酸化膜１７の上には、例えば厚さが約５０ｎｍ〜１５０ｎｍの白金（Ｐｔ）からなる下部電極１８が形成されている。導電膜１６、導電性金属酸化膜１７及び下部電極１８からなる構造体の間には、例えば酸化シリコンからなる第２の層間絶縁膜１９が埋め込まれている。下部電極１８及び第２の層間絶縁膜１９の上には、例えば厚さが５０ｎｍ〜１５０ｎｍのビスマス層状ペロブスカイト構造を有するタンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ_２（Ｔａ_１−ｙＮｂ_ｙ）_２Ｏ_９ （但し、ｙは０≦ｙ＜１である。））からなる容量絶縁膜２０が形成されており、該容量絶縁膜２０の上には、例えば厚さが約５０ｎｍ〜１５０ｎｍの白金からなる上部電極２１が形成されている。この下部電極１８、容量絶縁膜２０及び上部電極２１から容量素子２２が構成されている。

本発明の第１の実施形態に係る半導体記憶装置によると、容量素子２２の下部電極１８とコンタクトプラグ１５との間に設けられた導電性金属酸化膜１７が、貴金属酸化膜の結晶粒界に卑金属酸化膜が詰め込まれてなるスタッフト構造を有しており、金属の相互拡散の径路となる空隙を有する結晶粒界がないため、界面反応性を抑制できる。これにより、安定した酸素バリア性を有する導電性バリア層を得ることができる。その結果、コンタクト抵抗の安定化が図られ、所望の分極特性を有する高集積化に適した半導体装置を実現できる。

以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

図３（ａ）〜図３（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。

まず、図３（ａ）に示すように、半導体基板１０の主面に、例えばＳＴＩ（Shallow Trench Isolation）法等により素子分離領域１１を選択的に形成することにより、半導体基板１０の主面を複数の素子形成領域に区画する。続いて、半導体基板１０の全面に、例えば酸化シリコンからなるゲート絶縁膜形成膜及びポリシリコン膜からなるゲート電極形成膜を順に堆積した後に、リソグラフィ及びドライエッチング法を用いて、ゲート絶縁膜１２ａ及びゲート電極１２ｂを形成する。続いて、ゲート電極１２ｂをマスクとしてイオン注入を行なうことにより、半導体基板１０におけるゲート電極１２ｂの側方下の領域に浅いソースドレイン領域１３ａを形成する。続いて、半導体基板１０の全面に半導体基板１０の全面に、例えばシリコン窒化膜を化学的気相堆積法（ＣＶＤ：Chemical Vapor Deposition）法等により堆積した後、堆積したシリコン窒化膜をエッチングし、ゲート電極１２ｂ及びゲート絶縁膜１２ａの側面にシリコン窒化膜よりなるサイドウォール１２ｃを形成する。続いて、半導体基板１０におけるサイドウォール１２ｃの外側方下の領域に深いソースドレイン領域１３ｂを形成する。ソースドレイン領域１３は、浅いソースドレイン領域１３ａ及び深いソースドレイン領域１３ｂとによって構成されている。

続いて、半導体基板１０の全面に、ゲート電極１２ｂ及びサイドウォール１２ｃを覆うように、ＣＶＤ法により例えば酸化シリコンからなる第１の層間絶縁膜１４を堆積した後に、該第１の層間絶縁膜１４の表面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により平坦化する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１４にソースドレイン領域１３を露出するコンタクトホールを形成した後に、ＣＶＤ法及びエッチバック法、又はＣＶＤ法及びＣＭＰ法の組み合わせを用いて、下端がソースドレイン領域１３に接続する例えばタングステン（Ｗ）又はポリシリコンからなるコンタクトプラグ１５を形成する。

続いて、スパッタ法又はＣＶＤ法により、第１の層間絶縁膜１４及びコンタクトプラグ１５の上に、例えば厚さが約５０ｎｍ〜１５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）からなり、後に導電膜１６となる導電膜形成膜を形成する。なお、該導電膜形成膜は、窒化チタンアルミニウムと厚さが約３０ｎｍ〜１００ｎｍのイリジウム（Ｉｒ）とからなる積層膜を用いてもよい。

続いて、ロングスロースパッタ法により、該導電膜形成膜の上に、例えば厚さが約５０ｎｍであるＩｒ_０．７５Ａｌ_０．２５Ｏ膜からなり、後に導電性バリア層である導電性金属酸化膜１７となる導電性金属酸化膜形成膜を形成する。ここで、ロングスロースパッタ法では、スパッタターゲットとして所望の組成を有するＩｒとＡｌとの合金を使用すると共に、スパッタガスとしてアルゴンと酸素とを使用し、半導体基板１０と該スパッタターゲットとの距離を約３０ｃｍにして、スパッタ圧力を０．３Ｐａとしている。このようにすると、スパッタ時間と形成された膜厚とが比例する関係が得られ、いわゆるインキュベーション時間がなく、制御性に優れ、工業的に使用することができるスパッタが可能となる。なお、このようにして形成された導電性金属酸化膜１７の構造及び効果は、上述した図２（ａ）を用いた説明と同様である。

続いて、スパッタ法により、導電性金属酸化膜形成膜の上に、例えば厚さが約５０ｎｍ〜１５０ｎｍの白金（Ｐｔ）からなり、後に下部電極１８となる下部電極形成膜を形成する。続いて、塩素（Ｃｌ_２ ）を含むエッチングガスを用いたドライエッチングにより、導電膜形成膜、導電性金属酸化膜形成膜及び下部電極形成膜をパターニングして、導電膜１６、導電性金属酸化膜１７及び下部電極１８を形成する。

続いて、ＣＶＤ法により、第１の層間絶縁膜１４の上に、導電膜１６、導電性金属酸化膜１７及び下部電極１８からなる構造を覆うように、例えば厚さが４００ｎｍ〜６００ｎｍの酸化シリコンからなる第２の層間絶縁膜１９を形成する。

次に、図３（ｂ）に示すように、ＣＭＰ法又はエッチング法により、下部電極１８を露出させる。

次に、図３（ｃ）に示すように、有機金属分解（ＭＯＤ）法、有機金属化学的気相堆積（ＭＯＣＶＤ）法又はスパッタ法により、下部電極１８及び第２の層間絶縁膜１９の上に、例えば厚さが５０ｎｍ〜１５０ｎｍのビスマス層状ペロブスカイト構造を有するＳｒＢｉ_２（Ｔａ_１−ｙＮｂ_ｙ）_２Ｏ_９ （但し、ｙは０≦ｙ＜１である。））からなる容量絶縁膜形成膜２０Ａを成膜する。続いて、スパッタ法により、容量絶縁膜形成膜２０Ａの上に、例えば白金からなる上部電極形成膜２１Ａを成膜する。その後、成膜された容量絶縁膜形成膜２０Ａに対して、温度が６００℃〜８００℃の酸素雰囲気で熱処理を行なう。

次に、図３（ｄ）に示すように、リソグラフィ法により、上部電極膜形成膜２１Ａの上に下部電極１８を覆うレジストパターン（図示せず）を形成し、その後、ドライエッチング法により、上部電極形成膜２１Ａ及び容量絶縁膜形成膜２０Ａをパターニングして、上部電極形成膜２１Ａから上部電極２１を形成すると共に、容量絶縁膜形成膜２０Ａから容量絶縁膜２０を形成する。これにより、導電性金属酸化膜１７の上に、下部電極１８、容量絶縁膜２０及び上部電極２１からなる容量素子２２が形成される。

また、温度が６００℃〜８００℃の酸素雰囲気での上記の熱処理は、上部電極形成膜２１Ａの成膜後に行ったが、パターニングして上部電極２１を形成した後でもよいし、さらに、上部電極２１を覆う上層の絶縁膜（図示せず）を形成した後に行ってもよい。熱処理工程を後に実行する方が、半導体基板１０のプロセス中におけるダメージを排除できると共に、高い容量素子特性を得られるため、一層好ましい。

本発明の第１の実施形態に係る半導体装置の製造方法によると、容量素子２２の下部電極１８とコンタクトプラグ１５との間に、スタッフト構造を有する導電性金属酸化膜１７を形成する。スタッフト構造を有する導電性金属酸化膜１７は、金属の相互拡散の径路となる空隙を有する結晶粒界がないため、界面反応性を抑制できる。これにより、安定した酸素バリア性を得ることができる。その結果、コンタクト抵抗の安定化が図られ、所望の分極特性を有する高集積化に適した半導体装置を製造することができる。

このようにして、容量絶縁膜２０の酸素を使用した熱処理時にも安定な貴金属において、酸素拡散が起こる貴金属の結晶粒界に卑金属を配置する構成を有する導電性金属酸化膜１７を形成することで、卑金属は酸化物を形成し且つ熱処理時にも安定であり、量産性に優れた半導体装置の製造方法を実現することができる。

なお、以上の第１の実施形態に係る半導体装置及びその製造方法において、下部電極１８及び上部電極２１の材料としては、白金の他に、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウム、チタンアルミニウム、窒化チタンアルミニウム、チタン、窒化チタン、タンタル、及び窒化タンタルからなる群より選択された１つの材料又は複数の材料を用いてもよい。

また、容量絶縁膜２０の材料としては、ＳｒＢｉ_２（Ｔａ_１−ｙＮｂ_ｙ）_２Ｏ_９ 他に、例えばチタン酸ビスマスランタン（（Ｂｉ_ｙＬａ_１−ｙ）_４Ｔｉ_３Ｏ_１２）（但し、いずれも、ｙは０≦ｙ＜１である。）等のビスマス層状ペロブスカイトを用いてもよい。

さらに、導電膜１６の材料としては、ＴｉＡｌＮの他に、Ｔｉ、Ｗ、Ｔａ等の高融点金属膜、高融点金属シリサイド膜、高融点金属炭化物膜、若しくはこれらの複合膜、又は以上の膜を組み合わせた積層膜であってもよい。

−変形例−
以上の第１の実施形態において、容量素子２２は、平面型の構造を有する場合について説明したが、図４に示すように、立体型の構造を有する場合であっても、本発明は同様に実施可能である。すなわち、第２の層間絶縁膜１９ａ及び導電性金属酸化膜１７の上に第３の層間絶縁膜１９ｂを形成し、該第３の層間絶縁膜１９ｂに形成した凹部に、下部電極、容量絶縁膜２０及び上部電極２１からなる容量素子２２を設けた構成であってもよい。なお、図４では省略しているが、その他の構成は前述した図１と同様である。

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法では、上述した第１の実施形態で説明した半導体装置及びその製造方法における好ましい条件について、図面を参照しながら説明する。なお、下記の測定では、測定対象とする容量素子２２は正方形状を有し、面積総和が１ｍｍ^２ となるようにアレイ総数を変えて行った。また、容量素子２２を構成する容量絶縁膜２０の膜厚は６０ｎｍとし、印加する電圧を１．２Ｖとした。

まず、ロングスロースパッタ法を用いて、特にスタッフト構造を有する導電性金属酸化膜１７を形成する際における好適な条件について説明する。

図５は、半導体基板１０とスパッタターゲットとの距離（ｃｍ）と容量特性（％）（但し、距離５０ｃｍの最大値を１００％として規格化している。）との関係を示すと共に、半導体基板１０とスパッタターゲットとの距離（ｃｍ）とスパッタレート（％）（但し、距離３ｃｍの最大値を１００％として規格化している。）との関係を示している。

スパッタ圧力を０．３Ｐａとし、半導体基板１０とスパッタターゲットとの距離を変えて、容量特性を測定したところ、図５から明らかなように、半導体基板１０とスパッタターゲットとの距離が相対的に長くなると、ロングスロースパッタとなる条件になり、容量特性が向上することがわかる。好適な条件としては、スパッタレートとの関係で決まり、ロングスロースパッタが安定して使用できる条件は、スパッタレートの最大値の約８０％であるため、半導体基板１０とスパッタターゲットとの距離は、１０ｃｍ以上であって且つ４０ｃｍ以下であることが分かる。

同様にして、図示はしていないが、半導体基板１０とスパッタターゲットとの距離を３０ｃｍに設定したときにおいて、スパッタ圧力を変えて容量特性を評価したところ、スパッタ圧力は、０．１Ｐａ以上であって且つ１Ｐａ以下であることが好適な条件となることが分かった。

このような好適な条件下でのロングスロースパッタ法によって形成した導電性金属酸化膜１７を備えた半導体装置では、図４に示した立体型の構造を有する容量素子２２を有する場合に、例えば０．１３μｍ、１１０ｎｍ、又は６５ｎｍのＣＭＯＳを半導体基板１０上に集積した半導体装置が実現される。

次に、上述したロングスロースパッタ法における好適な条件を用いて導電性金属酸化膜１７の１辺長として望ましい値について説明する。ここでは、導電性金属酸化膜１７は四角形状を有し、酸素バリア性は短辺長で決まるので、これを導電性金属酸化膜１７の１辺長として定義した。

図６は、容量素子２２の導電性金属酸化膜１７の１辺長（μｍ）と容量特性（比誘電率）（但し、導電性金属酸化膜１７の１辺長１．０（μｍ）のときの容量特性を１００％として規格化している。）との関係を示している。また、導電性金属酸化膜１７として、酸化イリジウムアルミニウム（Ｉｒ_１−ｘＡｌ_ｘＯ）を材料とする場合と、酸化白金シリコン（Ｐｔ_１−ｘＳｉ_ｘＯ）を材料とする場合とについて測定した。

上述したロングスロースパッタ法における好適な一条件（ここでは、半導体基板１０とスパッタターゲットとの距離が３０ｃｍ、スパッタ圧力が０．３Ｐａ）下で、容量素子２２の導電性金属酸化膜１７の１辺長を変えたところ、図６から明らかなように、第１の実施形態のスタッフト構造を有する導電性金属酸化膜１７を使用することにより、１辺長が少なくとも０．３μｍの容量素子２２を実用できることが分かる。なお、１辺長の上限としては、１μｍまで実用可能である。この場合導電性金属酸化膜１７は正方形状となる。

さらに、上述したロングスロースパッタ法における好適な条件を用いて導電性金属酸化膜１７を形成した場合における、スタッフト構造を有する導電性金属酸化膜１７の組成として望ましい値について説明する。

図７は、スタッフト構造を有する導電性金属酸化膜１７の組成（ｘ値）と容量特性（但し、導電性金属酸化膜１７の１辺長１．０（μｍ）のときの容量特性を１００％として規格化している。）との関係を示している。

上述したロングスロースパッタ法における好適な一条件（ここでは、半導体基板１０とスパッタターゲットとの距離が３０ｃｍ、スパッタ圧力が０．３Ｐａ）下で、スタッフト構造を有する導電性金属酸化膜１７の組成を変えたところ、図７から明らかなように、その組成は、ｘ値が０．０５以上であって且つ０．３以下が望ましことが分かる。

−変形例−
以上の第２の実施形態において、容量素子２２は、平面型の構造を有する場合について説明したが、立体型の構造を有する場合であっても、本発明は同様に実施可能である。図６と図７に相当する測定について、立体型の構造を有する容量素子２２を使用して行なった。図４に示した、第３の層間絶縁膜１９ｂに形成した凹部の深さ（凹部内に形成した下部電極の高さ）を概１μｍに設定した。このため、測定対象とする容量素子２２の面積総和が１ｍｍ^２ となるように、立体型の構造を有する容量素子２２に比較して、アレイ総数を減じて行った。記載を省略しているが、その他の構成は前述した図６と図７と同様である。立体型の構造を有する電極の高さは、少なくとも０．３μｍが容量特性増大の観点から望ましく、上限としては２μｍまで実用可能である。

酸素バリア性はスタッフト構造を有する導電性金属酸化膜１７により規定されるので、容量素子２２に平面型の構造を用いた場合と同様に、１辺長が少なくとも０．３μｍの容量素子２２を実用でき、１辺長の上限としては１μｍまで実用可能である。この場合導電性金属酸化膜１７は正方形状となる。

上述した本発明を用いれば、高集積デバイス、特に０．１３μｍ、１１０ｎｍ、６５ｎｍのＣＭＯＳを有する半導体装置をより効率よく実現することができる。

本発明に係る半導体装置及びその製造方法は、酸素バリア性を有する導電性金属酸化物を用いる容量素子を備えた半導体装置及びその製造方法等にとって有用である。

本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）は本発明の第１の実施形態における導電性金属酸化膜の構造を示す模式図であり、（ｂ）は従来の酸素バリア膜の構造を示す模式図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第１の実施形態の変形例に係る半導体装置の構造を示す要部断面図である。 本発明の第２の実施形態における、半導体基板とスパッタターゲットとの距離（ｃｍ）と容量特性（％）との関係図、及び半導体基板とスパッタターゲットとの距離（ｃｍ）とスパッタレート（％）との関係図である。 本発明の第２の実施形態における、容量素子の導電性金属酸化膜の１辺長（μｍ）と容量特性（比誘電率）との関係図である。 スタッフト構造を有する導電性金属酸化膜の組成（ｘ値）と容量特性との関係図である。

符号の説明

１０ 半導体基板
１１ 素子分離領域
１２ａ ゲート絶縁膜
１２ｂ ゲート電極
１２ｃ サイドウォール
１３ ソースドレイン領域
１３ａ 浅いソースドレイン領域
１３ｂ 深いソースドレイン領域
１４ 第１の層間絶縁膜
１５ コンタクトプラグ
１６ 導電膜
１７ 導電性金属酸化膜
１８ 下部電極
１９、１９ａ 第２の層間絶縁膜
２０ 容量絶縁膜
２０Ａ 容量絶縁膜形成膜
２１ 上部電極
２１Ａ 上部電極形成膜
２２ 容量素子
１９ｂ 第３の層間絶縁膜

Claims (13)

1. 基板上に形成され、導電性金属酸化膜よりなる導電性バリア膜と、
   前記導電性バリア膜の上に、下部電極、容量絶縁膜及び上部電極が順に形成されてなる容量素子とを備え、
   前記導電性バリア膜は、貴金属酸化膜と、前記貴金属酸化膜の結晶粒界に配置された卑金属酸化膜とからなることを特徴とする半導体装置。
2. 前記導電性バリア膜は、前記貴金属酸化膜の結晶粒界に前記卑金属酸化膜が詰め込まれたスタッフト構造を有していることを特徴とする請求項１に記載の半導体装置。
3. 前記導電性金属酸化膜は、Ａ_１−ｘＢ_ｘＯ（但し、ｘは、０．０５≦ｘ≦０．３の関係を満たす）を有する組成式からなり、
   前記Ａは、Ｉｒ、Ｐｔ、Ｐｄ、及びＲｕからなる群のうちから選択された１種類又は複数種類の貴金属元素であり、
   前記Ｂは、Ａｌ、Ｓｉ、Ｎｉ、及びＣｕからなる群のうちから選択された１種類又は複数種類の卑金属元素であることを特徴とする請求項１に記載の半導体装置。
4. 前記導電性金属酸化膜は、微結晶構造を有していることを特徴とする請求項１に記載の半導体装置。
5. 前記容量素子は、断面形状に凹部又は凸部を有する立体型構造を有していることを特徴とする請求項１に記載の半導体装置。
6. 前記下部電極における前記導電性バリア膜と対向する面は、１辺長が０．３μｍ以上であって且つ１．０μｍ以下の範囲の四角形状を有していることを特徴とする請求項１から５のうちのいずれか１項に記載の半導体装置。
7. 前記容量絶縁膜は、ビスマス層状ペロブスカイトからなることを特徴とする請求項１に記載の半導体装置。
8. 前記ビスマス層状ペロブスカイトは、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ ）_２Ｏ_９（但し、ｘは、０≦ｘ＜１の関係を満たす）、又はＢｉ_４−ｘＬａ_ｘＴｉ_３Ｏ_１２（但し、ｘは、０≦ｘ＜１の関係を満たす）からなることを特徴とする請求項７に記載の半導体装置。
9. 基板上の絶縁膜の上に、導電性金属酸化膜からなる導電性バリア膜を形成する工程と、
   前記導電性バリア膜の上に、下部電極、容量絶縁膜及び上部電極が順に形成されてなる容量素子を形成する工程とを備え、
   前記導電性バリア膜は、貴金属酸化膜と、前記貴金属酸化膜の結晶粒界に配置された卑金属酸化膜とからなることを特徴とする半導体装置の製造方法。
10. 前記導電性バリア膜は、貴金属及び卑金属からなるターゲットを用い、前記基板と前記ターゲットとの距離を１０ｃｍ以上であって且つ４０ｃｍ以下とした条件下で、スパッタ法によって形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記導電性金属酸化膜は、Ａ_１−ｘＢ_ｘＯ（但し、ｘは、０．０５≦ｘ≦０．３の関係を満たす）を有する組成式よりなり、
    前記Ａは、Ｉｒ、Ｐｔ、Ｐｄ、及びＲｕからなる群のうちから選択された１種類又は複数種類の貴金属元素であり、
    前記Ｂは、Ａｌ、Ｓｉ、Ｎｉ、及びＣｕからなる群のうちから選択された１種類又は複数種類の卑金属元素であることを特徴とする請求項９に記載の半導体装置の製造方法。
12. 前記容量絶縁膜は、ビスマス層状ペロブスカイトよりなり、
    前記上部電極を形成した後に、前記容量絶縁膜を結晶化する工程をさらに備えることを特徴とする請求項９に記載の半導体装置の製造方法。
13. 前記ビスマス層状ペロブスカイトは、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ ）_２Ｏ_９（但し、ｘは、０≦ｘ＜１の関係を満たす）、又はＢｉ_４−ｘＬａ_ｘＴｉ_３Ｏ_１２（但し、ｘは、０≦ｘ＜１の関係を満たす）からなることを特徴とする請求項１２に記載の半導体装置の製造方法。

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