JP2024095917A - メモリデバイスおよびそのプログラミング方法 - Google Patents

Abstract

【課題】メモリデバイス及びそのプログラミング方法を提供する。【解決手段】メモリ・セル・アレイは、順に配置された第１のダミーワード線セットＤＷＷＬＴ１、０、複数のワード線ＷＬ９５～ＷＬ０及び第２のダミーワード線セットＤＷＬＢ１、０を含む。プログラミング方法は、ワード線をワード線グループにグループ化することと、各ワード線グループに夫々対応する複数のパスバイアスを有する少なくとも１つのパス・バイアス・セットを生成することと、プログラミングのために一つのワード線を選択し、選択したワード線を特定のワード線グループに属させることと、プログラミングシーケンスに従って、第１、第２のダミーワード線セットの一方の少なくとも１つのダミーワード線に、少なくとも１つのパス・バイアス・セットの複数のパスバイアス内の対応するパスバイアスを印加し、対応するパスバイアスを特定のワード線グループに対応させることと、を含む。【選択図】図３

Description

本発明は、メモリデバイスの動作方法に関し、より詳細には、メモリデバイスおよびそのプログラミング方法に関する。

近年、タブレット、ラップトップ、スマートフォン、またはソリッド－ステートドライバなどのモバイル電子デバイスが、主データ記憶デバイスとしてＮＡＮＤフラッシュメモリをますます採用し始めてきている。低コストで高密度なＮＡＮＤフラッシュメモリの需要は、急速に高まっている。しかし、リソグラフィ技術の制限、セル間干渉、およびフローティングゲート内に蓄積される電子数の減少は、フローティングゲートＮＡＮＤフラッシュメモリのさらなる小型化を妨げている。ＮＡＮＤフラッシュメモリの小型化問題を克服するために、様々なタイプの三次元（３Ｄ）積層電荷トラップＮＡＮＤフラッシュメモリが、これらのメモリのスケーラビリティ、容易な製造、および結合フリー特性により、打開策として考慮されてきた。

しかし、３Ｄメモリ構造の層数が４８から９６、１２８以上に増加するにつれて、メモリ・セル・アレイ内のワード線パターン効果は深刻になる傾向があり、最後のいくつかのワード線（底部側のワード線）をプログラミングする効果は、チャネルブーストを悪化させる。したがって、３Ｄメモリ構造が高く積み重なるにつれて、プログラミング障害が問題になってきている。

図１は、プログラミング中の電圧印加の概略図である。メモリ・セル・アレイをプログラミングする際、選択されたワード線にはプログラミングバイアスＶＰが印加され、選択されていないワード線にはパスバイアスＶＰＡＳＳＰが印加され、それにより、選択されていないワード線はイネーブルされない。また、メモリ・セル・アレイは、ダミーワード線をさらに含み、ダミーワード線にも、プログラミング中にパスバイアスＶＰＡＳＳＰが印加される。既存の方法では、選択されたワード線がプログラミングされるとき、ダミーワード線に印加されるパスバイアスＶＰＡＳＳＰは、固定される。

図２（ａ）は、ダミーワード線の閾値電圧と各ワード線のプログラミング時間との間の関係を示すグラフであり、横軸はダミーワード線ＤＷＬＢ０の閾値電圧ＶＴを表し、縦軸は各ワード線のプログラミング時間である。閾値電圧ＶＴの値は、ワード線のそれぞれのプログラミングが行われる毎に記録される。しかし、図１から分かるように、３ＤＮＡＮＤフラッシュメモリの上部ワード線ＷＬ９５から底部ワード線ＷＬ０までプログラミングが実行される場合、ダミーワード線ＤＷＢＬ０の閾値電圧ＶＴは、プログラミング回数の増加に伴って徐々に上昇する。

図２（ｂ）は、ダミーワード線の閾値電圧が高電圧に乱されていることを示す概略図である。図２（ｂ）に示すように、横軸はワード線ＷＬ９５から順にワード線ＷＬ０までのワード線の番号であり、縦軸はダミーワード線ＤＷＬＢ０の閾値電圧ＶＴである。図２（ｂ）から分かるように、ワード線ＷＬ９５からワード線ＷＬ０が順にプログラミングされた後、ダミーワード線ＤＷＬＢ０の閾値電圧ＶＴは、約０．５Ｖから乱され、約３Ｖに上昇する。

ダミーワード線ＤＷＬＢ０の高い閾値電圧ＶＴは、ＧＩＤＬ（ゲート誘起ドレインリーク）漏れを引き起こし、底部ワード線をプログラミングするときにチャネル電圧Ｖｃｈが低減され、チャネル電圧ブースト不良をもたらす。パスバイアスＶＰＡＳＳＰを低くすると、ダミーワード線ＤＷＬＢ０の閾値電圧が高電圧に乱されることを防止できるが、チャネル電圧のブーストが不十分であるという問題がある。その結果、底部ワード線をプログラミングすることで、プログラムの分布が悪くなる。

したがって、３ＤＮＡＮＤフラッシュメモリのプログラミング方法を開発する必要がある。

以上の説明に基づいて、本発明は、メモリデバイスおよびそのプログラミング方法を提供する。各ワード線をプログラミングするとき、各ワード線プログラミングのために固定されたパスバイアスを印加するのではなく、パスバイアス電圧は、ダミーワード線に動的に印加される。

本発明の一実施形態によれば、メモリデバイスのためのプログラミング方法が提供される。メモリデバイスは、順に配置された第１のダミーワード線セット、複数のワード線、および第２のダミーワード線セットを含むメモリ・セル・アレイを有する。プログラミング方法は、複数のワード線を複数のワード線グループにグループ化することと、複数のワード線グループの各々にそれぞれ対応する複数のパスバイアスを有する少なくとも１つのパス・バイアス・セット生成することと、プログラミングのために複数のワード線のうちの１つを選択し、当該選択されたワード線が複数のワード線グループの特定のワード線グループに属することを決定することと、プログラミングシーケンスに従って、第１のダミーワード線セットおよび第２のダミーワード線セットの一方の少なくとも１つのダミーワード線に、少なくとも１つのパス・バイアス・セットの複数のパスバイアス内の対応するパスバイアスを印加し、当該対応するパスバイアスは特定のワード線グループに対応することと、を含む。

本発明の別の実施形態によれば、メモリデバイスが提供され、メモリデバイスは、順に配置された第１のダミーワード線セット、複数のワード線、および第２のダミーワード線セットを含むメモリ・セル・アレイと、メモリ・セル・アレイを制御するメモリ制御回路とを備える。メモリ制御回路は、プログラミング動作をさらに実行し、当該プログラミング動作は、複数のワード線を複数のワード線グループにグループ化することと、複数のワード線グループの各々にそれぞれ対応する複数のパスバイアスを有する少なくとも１つのパス・バイアス・セットを生成することと、プログラミングのために複数のワード線のうちの１つを選択し、当該選択されたワード線が複数のワード線グループの特定のワード線グループに属することを決定することと、プログラミングシーケンスに従って、第１のダミーワード線セットおよび第２のダミーワード線セットの一方の少なくとも１つのダミーワード線に、少なくとも１つのパス・バイアス・セットの複数のパスバイアス内の対応するパスバイアスを印加し、当該対応するパスバイアスは特定のワード線グループに対応することとを含む。

本発明の実施形態によれば、プログラミング方法において、プログラミングシーケンスが第１のダミーワード線セット側から第２のダミーワード線セット側である場合、少なくとも１つのパス・バイアス・セットは、第２のダミーワード線セットの少なくとも１つのダミーワード線に印加される。

本発明の実施形態によれば、プログラミング方法において、複数のワード線グループの特定のワード線グループが第２のダミーワード線セットに近いほど、複数のパスバイアス内の対応するパスバイアスは高くなる。

本発明の実施形態によれば、プログラミング方法において、固定されたパスバイアスが、第２のダミーワード線セットの少なくとも１つのダミーワード線以外のダミーワード線に印加される。

本発明の実施形態によれば、プログラミング方法において、第２のダミーワード線セットの少なくとも１つのダミーワード線以外の別のダミーワード線には、別のパス・バイアス・セットが印加される。

本発明の実施形態によれば、プログラミング方法において、複数のワード線グループ内の各々のワード線の数は、等しいかまたは異なる。

本発明の実施形態によれば、プログラミング方法において、少なくとも１つのパス・バイアス・セット内の複数のパスバイアスは、異なる値を有する。

本発明の実施形態によれば、プログラミング方法において、少なくとも１つのパス・バイアス・セット内の複数のパスバイアスの２つの隣接するパスバイアスは等しい。

本発明の実施形態によれば、プログラミング方法において、メモリデバイスは、２次元または３次元のＮＡＮＤフラッシュメモリである。

本発明の実施形態によれば、プログラミング方法において、メモリデバイスのメモリセルは、シングル－レベルセル、ダブル－レベルセル、トリプル－レベルセル、またはクァッド－レベルセルである。

本発明の上記の実施形態によれば、ダミーワード線に印加されるパスバイアスは、異なるワード線がプログラミングされるときに動的に変更することができる。プログラミング対象のワード線のプログラミングがダミーワード線から遠ざかっていくとき、ダミーワード線にはより低いパスバイアスが印加されて、ダミーワード線の閾値電圧が高く乱されることを防止する。プログラミングされるワード線がダミーワード線により近い場合、ダミーワード線には、より高いパスバイアスが印加されて、ＧＩＤＬ漏れを防止し、チャネル電圧ブーストを高める。このようにして、本発明の実施形態のプログラミング方法によれば、プログラム障害を大幅に改善することができる。

プログラミング中の電圧印加の概略図である。

図２（ａ）はダミーワード線の閾値電圧とワード線の各々のプログラミング回数との間の関係を示すグラフである。

図２（ｂ）はダミーワード線の閾値電圧が高電圧に乱れていることを示す概略図である。

３次元メモリ構造を示す概略図である。

各ワード線の構造を示す概略図である。

図５（ａ）は本発明の一実施形態のプログラミング方法による、ダミーワード線にパスバイアス電圧を印加する方法を示す図である。図５（ｂ）は本発明の一実施形態のプログラミング方法による、ダミーワード線にパスバイアス電圧を印加する方法を示す別の図である。図５（ｃ）は本発明の一実施形態のプログラミング方法による、ダミーワード線にパスバイアス電圧を印加する方法を示す別の図である。

本発明の別の実施形態による適用例の図である。

本発明の実施形態によるフラッシュメモリの制御回路を示すブロック図である。

本発明の実施形態は、メモリデバイスのプログラミング方法である。３ＤＮＡＮＤフラッシュメモリを例に挙げると、３ＤＮＡＮＤフラッシュメモリは、順に配置されたダミーワード線の第１のセット、複数のワード線、およびダミーワード線の第２のセットを含むメモリ・セル・アレイを有する。プログラミング方法では、複数のワード線は、複数のワード線グループにグループ化される。複数のワード線グループの各々にそれぞれ対応する複数のパスバイアスを有する少なくとも１つのパス・バイアス・セットが、生成される。次いで、複数のワード線のうちの１つが、プログラミング用に選択される。選択されたワード線が複数のワード線グループの特定のワード線グループに属することを決定する。プログラミングシーケンスに従い、少なくとも１つのパス・バイアス・セットの複数のパスバイアス内の対応するパスバイアスが、第１のダミーワード線セットおよび第２のダミーワード線セットの一方のダミーワード線のうちの少なくとも１つに印加される。対応するパスバイアスは、特定のワード線グループに対応する。次に、本発明の実施形態のプログラミング方法について詳細に説明する。

以下、３ＤＮＡＮＤフラッシュメモリを例示として使用するが、本発明はこれに限定されず、任意の３Ｄメモリ構造に適用することができる。また、本発明は、２Ｄメモリにも適用可能である。

図３は、本発明の実施形態の適用例としてのメモリ構造を示しており、３ＤＮＡＮＤフラッシュメモリの部分構造を示している。図３に示す３ＤＮＡＮＤフラッシュメモリの概略構造は、垂直方向ｚに形成された複数のワード線ＷＬ０～ＷＬ９５（一例として９６本のワード線を用いる）を有し、さらに垂直チャネルＶＣが、３次元垂直方向ｚに沿って形成されている。各ワード線は、ｘｙ平面内を延びる。加えて、ワード線ＷＬ０の下方には、底部ダミーワード線ＤＷＬＢ１およびＤＷＬＢ０がさらに配置され、ワード線ＷＬ９５の上方には、上部ダミーワード線ＤＷＬＴ１およびＤＷＬＴ０も配置される。ここでは、２本の底部ダミーワード線および２本の上部ダミーワード線を示しているが、その本数は特に限定されず、要求に応じて適宜調整することができる。

加えて、３ＤＮＡＮＤフラッシュメモリは、ソース線を互いに接続する共通ソース線（ＣＳＬ）をさらに備えることができる。３ＤＮＡＮＤフラッシュメモリはまた、上部ダミーワード線ＤＷＬＴ１の上方に配置され得る選択線ＳＳＬ０、ＳＳＬ１、ＳＳＬ２などを備えることもできる。３ＤＮＡＮＤフラッシュメモリはまた、底部ダミーワード線の下側にあるグローバルソース線（ＧＳＬ）と、ビットラインを接続するために上部ダミーワード線の上方に形成され得るグローバルビット線（ＧＢＬ）とを備えることもできる。図３に示す３ＤＮＡＮＤフラッシュメモリの構造は、ワード線（データワード線）ＷＬ０～ＷＬ９５とダミーワード線との関係を理解するための便宜上のものにすぎず、本発明の実施態様を限定することを意図していない。

図４は、各ワード線の構造を示す概略図であり、図３に示すワード線の拡大図である。図４に示すように、３ＤＮＡＮＤフラッシュメモリは、垂直チャネルＶＣによって貫通される複数のワード線ＷＬ０～ＷＬ９５を備える。垂直チャネルＶＣは、誘電体層コア１０と、誘電体層コア１０を取り囲むチャネル層２０と、ワード線ＷＬ０～ＷＬ９５の各々とチャネル層２０との間の電荷トラップ層３０とを有する。チャネル層２０は、例えば、ポリシリコンで形成され、電荷トラップ層は、例えば、酸化物－窒化物－酸化物（ＯＮＯ）層で形成される。なお、ここで示した構成は、本発明のプログラミング方法を適用することができる３ＤＮＡＮＤメモリの一例にすぎず、本発明の方法は何らメモリ構成に限定されるものではない。

本発明の実施形態のプログラミング方法は、複数のワード線を複数のワード線グループＷＬＧｉ（ｉ＝１～ｎ本、ｎ本のグループ）にグループ化することである。さらに、ダミーワード線（例えば、前述のダミーワード線ＤＷＬＢ０）に印加されるパスバイアスは、プログラミング中に選択されるワード線がどのワード線グループに属するかに応じて動的に変更される。基本的には、選択されたワード線が属するワード線グループがダミーワード線に近いほど、ダミーワード線に印加されるパスバイアスは高くなる。

本発明の一実施形態によれば、ダミーワード線に印加されるパスバイアスは、パス・バイアス・セットから選択されてもよく、パス・バイアス・セットは、複数のパスバイアスＶＰＡＳＳＰｉ（ｉ＝１～ｎ個、ｎ個のパスバイアス）を含む。すなわち、パス・バイアス・セットのパスバイアスＶＰＡＳＳＰｉの数は、ワード線グループＷＬＧｉの数と同じであってもよい。選択されたワード線がどのワード線グループＷＬＧｉに属するかが決定されると、決定されたワード線グループに対応するパスバイアス電圧ＶＰＡＳＳＰｉが、ダミーワード線に印加される。このように、プログラミング中、選択されたワード線が属するワード線グループＷＬＧｉに応じて、パスバイアスＶＰＡＳＳＰｉをダミーワード線に動的に印加することができる。

さらに、底部ダミーワード線とするダミーワード線を例に挙げると、ワード線グループＷＬＧｉは、上部ワード線から底部ワード線に向かって順に配置される。プログラム動作中、ワード線グループ（例えば、ＷＬＧ（ｎ－１）、ＷＬＧｎなど）が底部ダミーワード線から離れるほど、対応するパスバイアスＶＰＡＳＳＰ（ｎ－１）およびＶＰＡＳＳＰｎは小さくなる。ワード線グループ（例えばワード線グループＷＬＧ１、ＷＬＧ２など）が底部ダミーワード線に近いほど、対応するパスバイアスＶＰＡＳＳＰ１およびＶＰＡＳＳＰ２は高くなる。したがって、パス・バイアス・セットの複数のパスバイアスＶＰＡＳＳＰｉは、以下の関係を満たす。
ＶＰＡＳＳＰｉ＜ＶＰＡＳＳＰｊ、１≦ｉ、ｊ≦ｎおよびｉ＜ｊである。

上記で説明したプログラミング方法により、ダミーワード線に印加されるパスバイアスＶＰＡＳＳＰｉを、異なるワード線がプログラミングされるのにときに動的に変更することができる。ダミーワード線からより遠いワード線（すなわち、より先にプログラミングされたワード線）がプログラミングのために選択される場合、ダミーワード線には、より小さいパスバイアスＶＰＡＳＳＰが印加される。これにより、ダミーワード線の閾値電圧ＶＴが高く乱されることを防止することができる。ダミーワード線により近いワード線（すなわち、プログラミングされる最後のいくつかのワード線）がプログラミングのために選択される場合、ダミーワード線には、より大きなパスバイアスＶＰＡＳＳＰが印加される。これにより、ＧＩＤＬ漏れを防止することができ、チャネル電圧ブーストを高めることができる。したがって、実施形態のプログラミング方法を使用することにより、プログラム障害を大幅に改善することができる。

さらに、ワード線のグループ化は、製造プロセス条件に適合するように任意の方法で行うことができる。上記のプログラミング方法は、すべてのダミーワード線に適用することができる。以下、本発明の実施形態によるプログラミング方法を図を参照してさらに説明する。プログラミング中、パスバイアスをダミーワード線に動的に印加することができる。

図５（ａ）～（ｃ）は、本発明の実施形態によるプログラミング方法の概念による概略図を示す。上述したように、本発明のプログラミング方法では、固定されたパスバイアスＶＰＡＳＳＰを印加するのではなく、ダミーワード線に印加されるパスバイアスは、動的に印加される。

ここでも、図３に示す３ＤＮＡＮＤフラッシュメモリが一例として使用され、３ＤＮＡＮＤフラッシュメモリの底部およびワード線ＷＬ０の下方に、９６本のワード線ＷＬ０～ＷＬ９５および３本のダミーワード線ＤＷＬＢ２、ＤＷＬＢ１、ＤＷＬＢ０が順に存在する。ダミーワード線ＤＷＬＢ０の下方には、ゲート選択線ＧＳＬがある。ここで、ワード線およびダミーワード線の本数は、説明の便宜上のものにすぎず、本発明において特に限定されるものではない。

さらに、説明例として、ワード線は３つのグループに分けられ、第１のグループは、ワード線ＷＬ９４、ＷＬ９５などの上部付近のワード線を含む。第２のグループは、ワード線ＷＬ５０の上下のワード線など、中央位置に近いワード線を含む。第３のグループは、ワード線ＷＬ１、ＷＬ０などの底部付近のワード線を含む。ここで、上記のグループ化は、ダミーワード線ＤＷＬＢ０～ＤＷＬＢ２に対するパスバイアスＶＰＡＳＳＰｉの動的な印加の概念を説明するために用いられているにすぎず、各ワード線グループの境界（すなわち、グループ化）は、特に限定されない。さらに、この実施形態では、上部ワード線ＷＬ９５から底部ワード線ＷＬ０への順次のプログラミング動作を例として説明するが、プログラミングシーケンスは、底部ワード線ＷＬ０から上部ワード線ＷＬ９５であってもよい。その他、連続的なプログラミング動作に加えて、本発明のプログラミング方法は、ワード線を任意に選択するプログラミング動作に適用することもできる。

図５（ａ）に示すように、ワード線ＷＬ９４がメモリセルをプログラミングするために選択された場合、ワード線ＷＬ９４は、上部付近の第１のワード線グループに属する。このとき、選択されたワード線ＷＬ９４にはプログラミングバイアスＶＰが印加され、選択されていないワード線ＷＬ０～ＷＬ９３およびＷＬ９５にはパスバイアスＶＰＡＳＳＰが印加される。加えて、パスバイアスＶＰＡＳＳＰ１＿ＤＷＬＢ０が、ダミーワード線ＤＷＬＢ０に印加される。ここで、ワード線ＷＬ９４はダミーワード線ＤＷＬＢ０から遠く離れており、パスバイアス電圧ＶＰＡＳＳＰ１＿ＤＷＬＢ０は、より低い値を有する。

図５（ｂ）に示すように、ワード線ＷＬ５０がメモリセルのプログラミングのために選択された場合、ワード線ＷＬ５０は、中央付近の第２のワード線グループに属する。このとき、選択されたワード線ＷＬ５０にはプログラミングバイアスＶＰが印加され、選択されていないワード線ＷＬ０～ＷＬ４９およびＷＬ５１～ＷＬ９５にはパスバイアスＶＰＡＳＳＰが印加される。また、パスバイアス電圧ＶＰＡＳＳＰ２＿ＤＷＬＢ０が、ダミーワード線ＤＷＬＢ０に印加される。パスバイアスＶＰＡＳＳＰ２＿ＤＷＬＢ０は、パスバイアスＶＰＡＳＳＰ１＿ＤＷＬＢ０よりも高い。ここで、ワード線ＷＬ５０はワード線ＷＬ９５よりもダミーワード線ＤＷＬＢ０の近くにあり、パスバイアスＶＰＡＳＳＰ２＿ＤＷＬＢ０は中間値を有する。

図５（ｃ）に示すように、ワード線ＷＬ１がメモリセルのプログラミングのために選択された場合、ワード線ＷＬ１は、底部付近の第３のワード線グループに属する。このとき、選択されたワード線ＷＬ１にはプログラミングバイアスＶＰが印加され、選択されていないワード線ＷＬ０、ＷＬ２～ＷＬ９５にはパスバイアス電圧ＶＰＡＳＳＰが印加される。さらに、パスバイアスＶＰＡＳＳＰ３＿ＤＷＬＢ０が、ダミーワード線ＤＷＬＢ０に印加される。パスバイアスＶＰＡＳＳＰ３＿ＤＷＬＢ０は、パスバイアスＶＰＡＳＳＰ２＿ＤＷＬＢ０よりも大きい。ここで、ワード線ＷＬ１はワード線ＷＬ５０よりもダミーワード線ＤＷＬＢ０の近くにあり、パスバイアスＶＰＡＳＳＰ３＿ＤＷＬＢ０は、より高い値を有する。

上記の説明から、ダミーワード線ＤＷＬＢ０に適用されるパスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ０（ｉ＝１～３）は、異なるワード線、すなわち、ＶＰＡＳＳＰ１＿ＤＷＬＢ０（上部（第１の）ワード線グループに対応する）＜ＶＰＡＳＳＰ２＿ＤＷＬＢ０（中央（第２）のワード線グループに対応する）＜ＶＰＡＳＳＰ３＿ＤＷＬＢ０（底部（第３の）ワード線グループに対応する）で動的に変更される。

上記の例示的な例では、ダミーワード線ＤＷＬＢ０にパスバイアスを動的に印加することができるが、ダミーワード線ＤＷＬＢ１に動的印加方法をさらに適用してもよく、またはすべてのダミーワード線ＤＷＬＢ０～ＤＷＬＢ２が動的印加方法を使用してもよい。

以下、本実施形態によるプログラミング方法の特定の例を説明するために、さらに例を挙げる。この実施形態では、図３に示す３ＤＮＡＮＤフラッシュメモリが依然として例として挙げられており、３ＤＮＡＮＤフラッシュメモリの底部およびワード線ＷＬ０の下方に位置する９６本のワード線ＷＬ０～ＷＬ９５および３本のダミーワード線ＤＷＬＢ２、ＤＷＬＢ１、ＤＷＬＢ０が順に存在する。ダミーワード線ＤＷＬＢ０の下方には、ゲート選択線ＧＳＬがある。ここで、ワード線およびダミーワード線の本数は、説明の便宜上のものにすぎず、本発明において特に限定されるものではない。

また、この例では、プログラミングシーケンスは上部から底部へ、すなわちワード線ＷＬ９５からワード線ＷＬ０である。当然ながら、プログラミングシーケンスは、底部から上部までであってもよく、本発明はプログラミングシーケンスを特に限定しない。

この例では、９６本のワード線ＷＬ０～ＷＬ９５は、以下の６つのグループに分けられる。
ワード線グループＷＬＧ１：ワード線ＷＬ４８～９５
ワード線グループＷＬＧ２：ワード線ＷＬ２４～４７
ワード線グループＷＬＧ３：ワード線ＷＬ１２～２３
ワード線グループＷＬＧ４：ワード線ＷＬ６～１１
ワード線グループＷＬＧ５：ワード線ＷＬ３～５
ワード線グループＷＬＧ６：ワード線ＷＬ０～２

この例では、各グループ内のワード線の数が異なる。上部に近いワード線グループ１内のワード線の数は多く、例えば４８本である。底部に最も近いワード線グループＷＬＧ６内のワード線の数は少なく、例えば３本である。当然ながら、本発明の例は、ワード線グループの数を特に限定せず、プログラム障害に対処するための実際の要求に応じて、６つ未満または６つを超えるグループに分割することができる。

加えて、この実施形態では、６つのワード線グループの各々内のワード線の数は同じではないが、本発明は、このグループ化方式に限定されず、各ワード線グループ内のワード線の数は同じであってもよい。

表１は、本発明の実施形態のプログラミング方法に従って底部ダミーワード線ＤＷＬＢ０～ＤＷＬＢ２の各々に適用され得るパスバイアスの例示的な例を列挙している。

表１は、プログラミング中に底部ダミーワード線ＤＷＬＢ０～ＤＷＬＢ２にそれぞれ印加される３つのパス・バイアス・セットを提供する。本発明の実施形態によれば、動的パスバイアス印加が適用される対象は、複数の底部ダミーワード線ＤＷＬＢ０～ＤＷＬＢ２のうちの少なくとも１つであってもよい。この例では、例示のために、パスバイアスＶＰＡＳＳＰ１＿ＤＷＬＢ０～ＶＰＡＳＳＰ６＿ＤＷＬＢ０を含む第１のパス・バイアス・セットが、底部ダミーワード線ＤＷＬＢ０に印加される。

この例では、上部ワード線ＷＬ９５から底部ワード線ＷＬ０まで順にプログラミング方法が実行される。選択されたワード線が底部ダミーワード線ＤＷＬＢ０に近いほど、高いパスバイアスが印加される。第１のパス・バイアス・セット内のパスバイアスは増大され、ダミーワード線ＤＷＬＢ０に印加され、６つのパスバイアスＶＰＡＳＳＰ１＿ＤＷＬＢ０～ＶＰＡＳＳＰ６＿ＤＷＬＢ０を含むことができ、これらの６つのパスバイアスは、以下の関係を満たす：
ＶＰＡＳＳＰ１＿ＤＷＬＢ０（ＷＬＧ１に対応する）＜ＶＰＡＳＳＰ２＿ＤＷＬＢ０（ＷＬＧ２に対応する）＜ＶＰＡＳＳＰ３＿ＤＷＬＢ０（ＷＬＧ３に対応する）＜ＶＰＡＳＳＰ４＿ＤＷＬＢ０（ＷＬＧ４に対応する）＜ＶＰＡＳＳＰ５＿ＤＷＬＢ０（ＷＬＧ５に対応する）＜ＶＰＡＳＳＰ６＿ＤＷＬＢ０（ＷＬＧ６に対応する）。

ここで、６つのパスバイアスは、上記６つのワード線グループＷＬＧ１～ＷＬＧ６にそれぞれ対応する。例えば、ワード線ＷＬ９５がプログラミングのために選択される場合、ワード線ＷＬ９５は、ワード線グループＷＬＧ１に属する。選択されたワード線ＷＬ９５は、底部ダミーワード線ＤＷＬＢ０から最も遠い。ワード線グループＷＬＧ１に対応する底部ダミーワード線ＤＷＬＢ０のパスバイアスは、パスバイアスＶＰＡＳＳＰ１＿ＤＷＬＢ０である。したがって、ワード線ＷＬ９５がプログラミングのために選択される場合、パスバイアスＶＰＡＳＳＰ１＿ＤＷＬＢ０が、底部ダミーワード線ＤＷＬＢ０に印加される。さらに、ワード線ＷＬ２３がプログラミングのために選択される場合、ワード線ＷＬ２３は、ワード線グループＷＬＧ３に属する。選択されたワード線ＷＬ２３は、底部ダミーワード線ＤＷＬＢ０により近い。ワード線グループＷＬＧ３に対応する底部ダミーワード線ＤＷＬＢ０のパスバイアスは、パスバイアスＶＰＡＳＳＰ３＿ＤＷＬＢ０である。したがって、ワード線ＷＬ２３がプログラミングのために選択される場合、パスバイアスＶＰＡＳＳＰ３＿ＤＷＬＢ０が、底部ダミーワード線ＤＷＬＢ０に印加される。さらに、ワード線ＷＬ２がプログラミングのために選択される場合、ワード線ＷＬ２はワード線グループＷＬＧ６に属する。底部ダミーワード線ＤＷＬＢ０と選択されたワード線ＷＬ２との間の距離は非常に短い。ワード線グループＷＬＧ６に対応する底部ダミーワード線ＤＷＬＢ０のパスバイアスは、パスバイアスＶＰＡＳＳＰ６＿ＤＷＬＢ０である。したがって、ワード線ＷＬ２がプログラミングのために選択される場合、パスバイアスＶＰＡＳＳＰ６＿ＤＷＬＢ０が、底部ダミーワード線ＤＷＬＢ０に印加される。上記で説明したように、本発明の実施形態によれば、選択ワード線が属するワード線グループが底部ダミーワード線ＤＷＬＢ０に近いほど、底部ダミーワード線ＤＷＬＢ０に印加されるパスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ０は、動的に大きくなる。

さらに、上記の例では、パスバイアスは、プログラミング対象のワード線に応じて、動的に変更され、底部ダミーワード線ＤＷＬＢ０の１つだけに印加されている。このとき、他の底部ダミーワード線ＤＷＬＢ１、ＤＷＬＢ２には、固定されたパスバイアスＶＰＡＳＳＰ、すなわち選択されていないワード線に印加されるパスバイアスＶＰＡＳＳＰと同じパスバイアスＶＰＡＳＳＰが印加され得る。本発明の実施形態によれば、底部ダミーワード線の１つにパスバイアスが動的印加方法で印加される限り、ダミーワード線の閾値電圧ＶＴが高電圧に乱される問題を抑制することができ、ＧＩＤＬリークを防止することができ、チャネル電圧のブーストを高めることができる。

さらに、本発明の別の実施形態によれば、他の底部ダミーワード線ＤＷＬＢ１およびＤＷＬＢ２にも、底部ダミーワード線ＤＷＬＢ０と同様にパスバイアスを動的に印加することができる。このとき、例えば、パスバイアスＶＰＡＳＳＰ１＿ＤＷＬＢ１からＶＰＡＳＳＰ６＿ＤＷＬＢ１を含む第２のパス・バイアス・セットを底部ダミーワード線ＤＷＬＢ１に印加することができる。加えて、例えば、パスバイアスＶＰＡＳＳＰ１＿ＤＷＬＢ２からＰＡＳＳＰ６＿ＤＷＬＢ２を含む第３のパス・バイアス・セットを底部ダミーワード線ＤＷＬＢ２に印加することもできる。加えて、第２のパス・バイアス・セットおよび第３のパス・バイアス・セットは、第１のパス・バイアス・セットと同じ動的方法で印加される。

ここで、第１～第３のパス・バイアス・セットは、以下の関係を有する。各パス・バイアス・セットにおいて、パスバイアスが同一のワード線グループに対応する場合、パスバイアスは、対象のダミーワード線がワード線側に近いほど大きい。表１に示すように、底部ダミーワード線ＤＷＬＢ２は、底部ダミーワード線ＤＷＬＢ１、ＤＷＬＢ０よりもワード線側に近い。パスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ２は、パスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ１よりも大きく、パスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ１は、パスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ０よりも大きい。

さらに、各パス・バイアス・セット内のパスバイアスは、異なり、増加している。本発明の別の実施形態によれば、各パス・バイアス・セット内のパスバイアスは、漸進的に増加することができるが、２つの隣接するパスバイアスは、同じであってもよい。例えば、第１のパス・バイアス・セットを挙げると、パスバイアスは、２Ｖ、２．５Ｖ、３Ｖ、３Ｖ、４．６Ｖ、および５．５Ｖのように徐々に増加することができる。

図６は、本発明の別の実施形態による適用例の図である。図６に示す３Ｄメモリにおいて、ワード線のスタックは、複数のデッキ構造（デッキ）を含むことができ、デッキ構造の各々は、図３に示すような構造であってもよい。各デッキ構造は、上下の側にダミーワード線セットを有する。図６の例では、ワード線スタックは、順に積層された３つのデッキ構造Ｄｅｃｋ１、Ｄｅｃｋ２、およびＤｅｃｋ３を含む。さらに、ワード線スタックは、上部から底部へ順にダミーワード線セットＤＷＬＶ３、ＤＷＬＶ２、ＤＷＬＶ１、ＤＷＬＶ０を含むことができる。

次に、上部から底部へのプログラミングシーケンスを挙げる。図６に示すグループＡの例では、プログラミングのために選択されたワード線がデッキ構造Ｄｅｃｋ３内にある場合、上述した動的パスバイアス印加をダミーワード線セットＤＷＬＶ２内の少なくとも１つのダミーワード線に適用することができる。この例では、ダミーワード線セットＤＷＬＶ２内の少なくとも１つのダミーワード線における動的パスバイアスの電圧範囲は、例えば、２Ｖ～５Ｖである。さらにグループＡでは、プログラミングのために選択されたワード線がデッキ構造Ｄｅｃｋ３を通過するとき、ダミーワード線セットＤＷＬＶ２内の少なくとも１つのダミーワード線のパスバイアスは、５Ｖのままである。さらに、図６に示すグループＢの例のように、選択されたワード線がデッキ構造Ｄｅｃｋ３またはＤｅｃｋ２内にある場合、上述した動的パスバイアス印加をダミーワード線セットＤＷＬＶ１内の少なくとも１つのダミーワード線に適用することができる。この例では、ダミーワード線セットＤＷＬＶ１内の少なくとも１つのダミーワード線における動的パスバイアスの電圧範囲は、例えば、２Ｖ～６Ｖである。さらにグループＢでは、プログラミングのために選択されたワード線がデッキ構造Ｄｅｃｋ２を通過するとき、ダミーワード線セットＤＷＬＶ１内の少なくとも１つのダミーワード線のパスバイアスは、６Ｖのままである。さらに、図６のグループＣの例に示すように、選択されたワード線がデッキ構造Ｄｅｃｋ３、Ｄｅｃｋ２、またはＤｅｃｋ１内にある場合、上述した動的パスバイアス印加をこれらのうちの少なくとも１つ内のダミーワード線セットＤＷＬＶ０に適用することができる。この例では、ダミーワード線セットＤＷＬＶ０内の少なくとも１つのダミーワード線における動的パスバイアスの電圧範囲は、例えば、２Ｖ～７Ｖである。さらにグループＣでは、プログラミングのために選択されたワード線がデッキ構造Ｄｅｃｋ１の底部に近いとき、ダミーワード線セットＤＷＬＶ０内の少なくとも１つのダミーワード線のパスバイアスは、７Ｖに近づく。ダミーワード線セットＤＷＬＶ０～ＤＷＬＶ２については、ダミーワード線セットＤＷＬＶ０が、最も底部にある。ダミーワード線セットＤＷＬＶ０に対する最大パスバイアスは、ダミーワード線セットＤＷＬＶ１に対する最大パスバイアスよりも大きい。ダミーワード線セットＤＷＬＶ１に対する最大パスバイアスは、ダミーワード線セットＤＷＬＶ２に対する最大パスバイアスよりも大きい。同様に、本実施形態では、ダミーワード線に印加されるパスバイアスも、選択されたワード線によって動的に変更することができる。

加えて、上記の例は、ワード線が上部から底部への順序でプログラミングのために選択されることを示しているが、上述したように、ワード線は、底部から上部への順序でプログラミングのために選択することもできる。動的パスバイアスの印加対象は、ダミーワード線セットＤＷＬＶ３、ＤＷＬＶ２、およびＤＷＬＶ１ある。

図７は、本発明の実施形態によるフラッシュメモリの制御回路を示すブロック図である。図７は、実際の回路アーキテクチャおよび行デコーダ、列デコーダ、電圧生成回路、様々なバッファ、制御論理、Ｉ／Ｏ回路などの機能ブロックに関する簡易化された概略図を示し、当業者は、これらを本発明の概念に基づいて必要に応じて適切に設計することができる。

図７に示すように、フラッシュメモリは、メモリ制御回路１００と、メモリ・セル・アレイ１１０とを少なくとも含むが、これらに限定されない。メモリ・セル・アレイ１１０は、アレイ状に配置された複数のメモリセルを備える。メモリ・セル・アレイ１１０は、順に配置された第１のダミーワード線セット、複数のワード線、および第２のダミーワード線セットをさらに備える。メモリ・セル・アレイ１１０は、共通ソース線およびビット線などをさらに備えることができ、複数のワード線、共通ソース線およびビット線にバイアス電圧を印加することによって、読み出し、プログラミングまたは消去などの動作がフラッシュメモリ内のメモリセル上で実行される。ここで、メモリ・セル・アレイ１１０は、特に限定されない。上述したように、メモリ・セル・アレイ１１０は、３Ｄまたは２ＤのＮＡＮＤフラッシュメモリ・セル・アレイとすることができる。

メモリ制御回路１００は、基本的に、読み出し、プログラミング、および消去などを含むメモリ・セル・アレイ１１０のすべての動作を制御するために使用される。ここでは、プログラミング方法について説明し、読み出しおよび消去動作は、省略された任意の既存の動作方法とすることができる。

メモリ制御回路１００は、選択ワード線に対するプログラミングバイアスＶＰと、選択されないワード線に対する固定されたパスバイアスＶＰＡＳＳＰと、ダミーワード線に印加される複数のパスバイアスＶＰＡＳＳＰｉ（ダミーワード線の少なくとも一本に提供される）とを生成する。メモリ制御回路１００は、複数のワード線をワード線グループに分割することができる。グループ化は、製造後に工場内でメモリ制御回路１００に書き込むことができ、または工場から出荷された後にプログラミング方式によってグループ化することができる。ここで、ワード線のグループ化方法については、上記の詳細な説明を参照されたい。

この例では、上部から底部へのプログラミングシーケンスが依然として例示のために使用され、メモリ・セル・アレイ１１０は、底部ダミーワード線ＤＷＬＢ０～ＤＷＬＢ２を含む。上述したように、メモリコントローラ１００によって生成されたプログラミングバイアスＶＰは、選択されたワード線に印加され、他の選択されないワード線には、固定されたパスバイアスＶＰＡＳＳＰが印加される。加えて、特定のワード線が選択された後、メモリコントローラ１００は、特定のワード線がどのワード線グループに属するかを決定することができる。次に、底部ダミーワード線ＤＷＬＢ０～ＤＷＬＢ２のうちの１つを、動的パスバイアスＶＰＡＳＳＰｉが適用されるターゲットとして選択することができる。メモリコントローラ１００は、底部ダミーワード線ＤＷＬＢ０～ＤＷＬＢ２の各々について、対応するパスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ０、ＶＰＡＳＳＰｉ＿ＤＷＬＢ１、およびＶＰＡＳＳＰｉ＿ＤＷＬＢ２を生成することができる。

底部ダミーワード線ＤＷＬＢ０～ＤＷＬＢ２（例えば、ＤＷＬＢ０）のうちの少なくとも１つが動的パスバイアスを適用するように選択される場合、各ワード線をプログラミングするとき、パスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ０が、底部ダミーワード線ＤＷＬＢ０に提供される。加えて、その他の底部ダミーワード線ＤＷＬＢ１～ＤＷＬＢ２には、固定されたパスバイアスＶＰＡＳＳＰが印加されてもよく、または動的パスバイアスＶＰＡＳＳＰｉ＿ＤＷＬＢ１およびＶＰＡＳＳＰｉ＿ＤＷＬＢ２が印加されてもよい。詳細なプログラミング方法は、上記の説明を参照することができ、ここでは省略する。

上記の実施形態は、３ＤＮＡＮＤフラッシュメモリを挙げるが、本発明は、ＮＡＮＤ型フラッシュメモリに限定されない。他のタイプのメモリも適用することできる。さらに、３ＤＮＡＮＤフラッシュメモリに加えて、２Ｄフラッシュメモリにも本発明のプログラミング方法を適用することができる。加えて、グループ化の方法は、上記実施形態と同様であるため、ここでは説明を省略する。

加えて、本発明のプログラミング方法は、２Ｄまたは３Ｄメモリに適用可能であるだけでなく、１ビットのシングル－レベルセル（ＳＬＣ）、２ビットのダブル－レイヤセル、３ビットのトリプル－レベルセル（トリプル－レベルセル、ＴＬＣ）、または４ビット以上を記憶するクァッド－レベルセル（ＱＬＣ、またはマルチレベルセル（ＭＬＣ））を記憶するメモリセルにも適用可能である。

要約すると、本発明によれば、上述のプログラミング方法を使用することにより、ダミーワード線に印加されるパスバイアスを、異なるワード線がプログラミングされるときに動的に変更することができる。ダミーワード線からより離れたワード線をプログラミングする際には、ダミーワード線にはより低いパスバイアスが印加され、それによってダミーワード線の閾値電圧が高く乱されることを防止する。ダミーワード線により近いワード線をプログラミングする際には、ダミーワード線には、より高いパスバイアスが印加され、それによって、ＧＩＤＬ漏れを防止し、チャネル電圧ブーストを高める。したがって、本発明の実施形態のプログラミング方法によって、プログラム障害を大幅に改善することができる。

Claims (20)

1. メモリデバイスのためのプログラミング方法であって、前記メモリデバイスは、順に配置された第１のダミーワード線セット、複数のワード線、および第２のダミーワード線セットを含むメモリ・セル・アレイを有し、前記プログラミング方法は、
   前記複数のワード線を複数のワード線グループにグループ化することと、
   は、前記複数のワード線グループの各々にそれぞれ対応する複数のパスバイアスを有する少なくとも１つのパス・バイアス・セットを生成することと、
   プログラミングのために前記複数のワード線のうちの一つを選択し、前記選択されたワード線が前記複数のワード線グループの特定のワード線グループに属することを決定することと、
   プログラミングシーケンスに従って、前記第１のダミーワード線セットおよび前記第２のダミーワード線セットの一方の少なくとも１つのダミーワード線に、前記少なくとも１つのパス・バイアス・セットの前記複数のパスバイアス内の対応するパスバイアスを印加し、前記対応するパスバイアスは、特定のワード線グループに対応することと、
   を含む、プログラミング方法。
2. 前記プログラミングシーケンスが前記第１のダミーワード線セット側から前記第２のダミーワード線セット側である場合、前記少なくとも１つのパス・バイアス・セットが、前記第２のダミーワード線セットの前記少なくとも１つのダミーワード線に印加される、請求項１に記載のプログラミング方法。
3. 前記複数のワード線グループの前記特定のワード線グループが前記第２のダミーワード線セットに近いほど、前記複数のパスバイアス内の前記対応するパスバイアスは高くなる、請求項２に記載のプログラミング方法。
4. 固定されたパスバイアスが、前記第２のダミーワード線セットの前記少なくとも１つのダミーワード線以外のダミーワード線に印加される、請求項２に記載のプログラミング方法。
5. 前記第２のダミーワード線セットの前記少なくとも１つのダミーワード線以外の別のダミーワード線には、別のパス・バイアス・セットが印加される、請求項２に記載のメモリデバイスのプログラミング方法。
6. 前記複数のワード線グループの各々内のワード線の数が、等しいかまたは異なる、請求項１に記載のプログラミング方法。
7. 前記少なくとも１つのパス・バイアス・セット内の前記複数のパスバイアスが、異なる値を有する、請求項１に記載のプログラミング方法。
8. 前記少なくとも１つのパス・バイアス・セット内の前記複数のパスバイアスのうちの２つの隣接するパスバイアスが等しい、請求項１に記載のプログラミング方法。
9. 前記メモリデバイスが、２次元または３次元のＮＡＮＤフラッシュメモリである、請求項１に記載のプログラミング方法。
10. 前記メモリデバイスのメモリセルが、シングル－レベルセル、ダブル－レベルセル、トリプル－レベルセル、またはクァッド－レベルセルである、請求項１に記載のプログラミング方法。
11. 順に配置された第１のダミーワード線セット、複数のワード線、および第２のダミーワード線セットを含むメモリ・セル・アレイと、
    前記メモリ・セル・アレイを制御するメモリ制御回路とを含み、
    前記メモリ制御回路は、プログラミング動作をさらに実行し、前記プログラミング動作は、
    前記複数のワード線を複数のワード線グループにグループ化することと、
    前記複数のワード線グループの各々にそれぞれ対応する複数のパスバイアスを有する、少なくとも１つのパス・バイアス・セットを生成することと、
    プログラミングのために前記複数のワード線のうちの一つを選択し、前記選択されたワード線が前記複数のワード線グループの特定のワード線グループに属することを決定することと、
    プログラミングシーケンスに従って、前記第１のダミーワード線セットおよび前記第２のダミーワード線セットの一方の少なくとも一つのダミーワード線に、前記少なくとも１つのパス・バイアス・セットの前記複数のパスバイアス内の対応するパスバイアスを印加し、前記対応するパスバイアスは、前記特定のワード線グループに対応することと、
    を含む、メモリデバイス。
12. 前記プログラミングシーケンスが前記第１のダミーワード線セット側から前記第２のダミーワード線セット側である場合、前記少なくとも１つのパス・バイアス・セットが、前記第２のダミーワード線セットの前記少なくとも一つのダミーワード線に印加される、請求項１１に記載のメモリデバイス。
13. 前記複数のワード線グループの前記特定のワード線グループが前記第２のダミーワード線セットに近いほど、前記複数のパスバイアス内の前記対応するパスバイアスは高くなる、請求項１２に記載のメモリデバイス。
14. 固定されたパスバイアスが、前記第２のダミーワード線セットの前記少なくとも一つのダミーワード線以外のダミーワード線に印加される、請求項１２に記載のメモリデバイス。
15. 前記第２のダミーワード線セットの前記少なくとも一つのダミーワード線以外の別のダミーワード線には、別のパス・バイアス・セットが印加される、請求項１２に記載のメモリデバイスのメモリデバイス。
16. 前記複数のワード線グループの各々内のワード線の数が、等しいかまたは異なる、請求項１１に記載のメモリデバイス。
17. 前記少なくとも１つのパス・バイアス・セット内の前記複数のパスバイアスが、異なる値を有する、請求項１１に記載のメモリデバイス。
18. 前記少なくとも１つのパス・バイアス・セット内の前記複数のパスバイアスのうちの２つの隣接するパスバイアスが等しい、請求項１１に記載のメモリデバイスのメモリデバイス。
19. 前記メモリデバイスが、２次元または３次元のＮＡＮＤフラッシュメモリである、請求項１１に記載のメモリデバイス。
20. 前記メモリデバイスのメモリセルが、シングル－レベルセル、ダブル－レベルセル、トリプル－レベルセル、またはクァッド－レベルセルである、請求項１１に記載のメモリデバイス。