JP2024031790A - 積層型ｃｍｏｓイメージセンサ - Google Patents

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Abstract

【課題】本発明の様々な実施形態は、画素センサが複数の集積回路（ＩＣ）に跨り、画素センサの受光素子でシャロートレンチアイソレーション（ＳＴＩ）構造を有さない、積層型相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサを対象とする。【解決手段】第１ＩＣチップで、受光素子と第１トランジスタは画素センサの第１部分を形成する。第２ＩＣチップで、複数の第２トランジスタは画素センサの第２部分を形成する。受光素子でＳＴＩ構造を省くことにより、画素センサを囲んで区分するドープウェルはそうでない場合よりも狭い幅を有することができる。よって、ドープウェルは受光素子のより少ない領域を使用する。つまり、これは画素センサの微細化を高めることを可能とする。【選択図】図１

Description

イメージセンサを備えた集積回路（ＩＣ）は、例えば、カメラ、携帯電話等といった現代の幅広い電子機器で使用されている。イメージセンサの種類には、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサと電荷結合素子（ＣＣＤ）イメージセンサを含む。ＣＣＤイメージセンサに比べ、ＣＭＯＳイメージセンサは、低電力消費、小さなサイズ、高速データ処理、データの直接出力、そして低製造コストのため、益々好まれている。
より低い製造コスト、より高いデバイス集積密度、より速い速度、より好ましい性能を達成するための積層型ＣＭＯＳイメージセンサを提供する。
１つの実施形態において、本発明は、第１基板を含む第１集積回路（ＩＣ）チップと、第１ＩＣチップに積層される第２ＩＣチップと、第１及び第２ＩＣチップを跨ぐ画素センサとを含むイメージセンサを提供し、画素センサは第１ＩＣチップにおいて第１トランジスタと受光素子とを含み、第２ＩＣチップにおいて複数の第２トランジスタを更に含み、受光素子は第１基板にあり、第１トランジスタは第１基板の表側上にあり、第１ＩＣチップは受光素子の表側に延伸するシャロートレンチアイソレーション（ＳＴＩ）構造を有さない。
いくつかの実施形態において、本発明は、第１半導体基板と、第１半導体基板に隣接する第１受光素子及び第２受光素子と、第１半導体基板の表側表面で第１受光素子に隣接する第１トランジスタと、第２半導体基板と、第２半導体基板上の複数の第２トランジスタとを含むイメージセンサを提供し、第１トランジスタは第１半導体基板においてソース又はドレイン領域を有し、第１受光素子と第１トランジスタ及び第２トランジスタは画素センサを形成し、前記表側表面は第１受光素子から第２受光素子まで継続的にソース又はドレイン領域と面一である。
１つの実施形態において、本発明はイメージセンサを形成するための方法を提供し、該方法は、第１基板に受光素子を形成することを含む第１集積回路（ＩＣ）チップを形成することと、第１基板上に受光素子に隣接する第１トランジスタを形成することであって、受光素子と第１トランジスタが第１画素センサ部分を形成することと、第２基板上に複数の第２トランジスタを形成することを含む第２ＩＣチップを形成することであって、第２トランジスタが第２画素センサ部分を形成することと、画素センサを形成するために第１画素センサ部分と第２画素センサ部分とが積層されて共に電気的に結合されるよう、第１ＩＣチップと第２ＩＣチップとを接合することであって、第１トランジスタは第１基板の半導体表面上にあり、第１ＩＣチップは受光素子の半導体表面に延伸するシャロートレンチアイソレーション（ＳＴＩ）構造を有さないこととを含む。
３チップ積層型ＣＭＯＳイメージセンサにおいて、イメージセンサの性能の大きなトレードオフなしに第１ＩＣチップからＳＴＩ構造を省くことができる。第１ＩＣチップでＳＴＩ構造を省くことにより、ドープされた分離領域の幅を狭くすることができ、よって受光素子の領域の占有をより少なくすることができる。つまり、これは第１ＩＣチップでの画素センサの微細化を高めることを可能とする。更に、受光素子は比較的大きく且つ第１ＩＣチップにあるが第２ＩＣチップにはないため、第１ＩＣチップでの画素センサの部分は画素センサの微細化を制限するものであり得る。よって、第１ＩＣチップでの画素センサの微細化は画素センサ全体の微細化の効果を奏する。
本発明の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な機能の寸法は、説明を明確にするために任意に拡大又は縮小されている可能性がある。
第１集積回路（ＩＣ）チップが受光素子を収容し、受光素子でシャロートレンチアイソレーション（ＳＴＩ）構造を有さない、積層型イメージセンサのいくつかの実施形態の概略図を表す。 図１の第１ＩＣチップのいくつかの実施形態のもう１つの断面図を表す。 図１の第１ＩＣチップのいくつかの実施形態の上部レイアウト図を表す。 図１の第１ＩＣチップのいくつかの代替的な実施形態の断面図を表す。 図１の第２ＩＣチップのいくつかの実施形態の断面図を表す。 図５の第２ＩＣチップのいくつかの実施形態の上部レイアウト図を表す。 第２ＩＣチップを断面で表した、図１の積層型イメージセンサのいくつかの実施形態の断面図を表す。 図１の積層型イメージセンサのいくつかの実施形態の回路図を表す。 図１の積層型イメージセンサのいくつかの代替的な実施形態の回路図を表す。 画素センサが複数の受光素子と複数の第１トランジスタとを含む、図１の積層型イメージセンサのいくつかの代替的な実施形態の概略図を表す。 図１０の第１ＩＣチップのいくつかの実施形態の上部レイアウト図を表す。 第２ＩＣチップを断面で表した、図１０の積層型イメージセンサのいくつかの実施形態の断面図を表す。 図１０の積層型イメージセンサのいくつかの実施形態の回路図を表す。 図１０の積層型イメージセンサのいくつかの代替的な実施形態の回路図を表す。 積層型イメージセンサが３つのＩＣチップを含み、受光素子を収容するＩＣチップがＳＴＩ構造を有さない、積層型イメージセンサのいくつかの実施形態のブロック図を表す。 図１５Ａ～図１５Ｄの積層型イメージセンサのいくつかの代替的な実施形態のブロック図を表す。 図１５Ａ～図１５Ｄの積層型イメージセンサの第１ＩＣチップのいくつかの実施形態の上部レイアウト図を表す。 図１５Ａ～図１５Ｄの積層型イメージセンサのいくつかの実施形態の断面図を表す。 図１８の画素センサのいくつかの実施形態の回路図を表す。 図１８の画素センサのいくつかの代替的な実施形態の回路図を表す。 図１５Ａ～図１５Ｄの積層型イメージセンサの第１ＩＣチップのいくつかの代替的な実施形態の上部レイアウト図を表す。 図１５Ａ～図１５Ｄの積層型イメージセンサのいくつかの代替的な実施形態の断面図を表す。 図２２の画素センサのいくつかの実施形態の回路図を表す。 図２２の画素センサのいくつかの代替的な実施形態の回路図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 画素センサの受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さないイメージセンサを形成するための方法のいくつかの実施形態の一連の断面図を表す。 図２５～図３７の方法のいくつかの実施形態のブロック図を表す。
本発明は、本発明の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本発明を単純化するため、要素及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の形成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本発明は様々な実施例において参照符号及び／又は文字を繰り返す可能性がある。この繰り返しは単純化及び明確化を目的としたものであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
更に、「下」、「下方」、「上方」、「上部」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
積層型相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサは、積層された第１集積回路（ＩＣ）チップと第２ＩＣチップとを含んでよい。第１ＩＣチップは、グリッドパターンにて繰り返される画素センサを収容し、第２ＩＣチップは、画素センサの各繰り返しで画素センサに電気的に結合された特定用途向けＩＣ（ＡＳＩＣ）を収容する。画素センサは、第１ＩＣチップに局在化する受光素子と複数のトランジスタとを含む。受光素子は、入射放射線に応じて電荷を蓄積するよう構成される。トランジスタは、蓄積された電荷の読み出しを容易にするよう構成された画素回路を含む。
半導体製造業では、より低い製造コスト、より高いデバイス集積密度、より速い速度、より好ましい性能等を達成するため、ＣＭＯＳイメージセンサの微細化を追求し続けている。しかし、画素センサのトランジスタは画素センサの微細化を制限する。このため、積層型ＣＭＯＳイメージセンサは、更なる微細化を容易にするため、第１ＩＣチップと、第２ＩＣチップと、第３ＩＣチップとを代わりに含んでよい。画素センサは第１及び第２ＩＣチップの間で分けられ、第３ＩＣチップはＡＳＩＣを収容する。画素センサの受光素子と転送トランジスタは第１ＩＣチップ上にあり、画素センサの残りのトランジスタは第２ＩＣチップ上にある。
２チップ積層型及び３チップ積層型の両方のＣＭＯＳイメージセンサは、画素センサのトランジスタを互いに分離するため、シャロートレンチアイソレーション（ＳＴＩ）構造を有する。しかし、ＳＴＩ構造形成の間の基板のエッチングは、受光素子が配置される基板に結晶損傷を引き起こす可能性がある。結晶損傷は、受光素子の性能を低下させる漏洩／暗電流を引き起こす可能性があり、よってドープウェルがＳＴＩ構造の周囲に形成される可能性がある。ドープウェルは結晶損傷をパッシベートして漏洩／暗電流を抑制する。しかし、漏洩／暗電流を十分に抑制するため、ドープウェルは幅が広くなる。このため、ドープウェルは受光素子のための領域サイズを大きく減少させ、よってイメージセンサの微細化を制限してしまう。
本発明の様々な実施形態は、微細化が高められた積層型ＣＭＯＳイメージセンサを対象とする。少なくとも上述した３チップ積層型ＣＭＯＳイメージセンサにおいて、イメージセンサの性能への大きなトレードオフなしに第１ＩＣチップからＳＴＩ構造を省くことができることを理解されたい。第１ＩＣチップでＳＴＩ構造を省くことで、ドープされた分離領域は幅が狭くなり、よって受光素子の領域の占有をより少なくすることができる。。つまり、これは第１ＩＣチップでの画素センサの微細化を高めることを可能とする。更に、受光素子は比較的大きく且つ第１ＩＣチップにはあるが第２ＩＣチップにはないため、第１ＩＣチップでの画素センサの部分が画素センサの微細化を制限するものとなる。よって、第１ＩＣチップでの画素センサの微細化は、画素センサ全体の微細化の効果を奏することができる。
図１を参照し、第１ＩＣチップ１０２ａが受光素子１０４を収容し、受光素子１０４でＳＴＩ構造を有さない積層型ＣＭＯＳイメージセンサのいくつかの実施形態の概略図１００を提供する。以下でより詳細に説明するように、受光素子１０４でＳＴＩ構造を省くことは、受光素子１０４を含む画素センサ１０６の微細化を高めることを可能とする。
積層型ＣＭＯＳイメージセンサは、第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂとを含む。第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂは積層され、画素センサ１０６は第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂとにまたがる。画素センサ１０６は、第１ＩＣチップ１０２ａで受光素子１０４と第１トランジスタ１０８を含み、第２ＩＣチップ１０２ｂで複数の第２トランジスタ１１０を更に含む。画素センサ１０６は、例えば、４トランジスタ（４Ｔ）ＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）等であってよい。
受光素子１０４は第１半導体基板１１２にあり、入射放射線に応じて電荷を蓄積するよう構成される。受光素子１０４は、例えば、ＰＩＮダイオード等であってよい。第１トランジスタ１０８は、第１半導体基板１１２の表側１１２ｆｓ上にあり、第１半導体基板１１２の表側１１２ｆｓ上により部分的に定義される。更に、第１トランジスタ１０８は転送トランジスタ１１４に対応し、電荷を受光素子１０４から浮遊拡散ノードＦＤへ転送するよう構成される。第２トランジスタ１１０は、転送トランジスタ１１４との連携により受光素子１０４の読み出しを容易にするよう構成される。
例えば、画素間の電気的分離といった電気的分離を提供するため受光素子１０４を囲む分離構造として、分離構造は、シャローウェル１１６と、ディープウェル１１８と、ディープトレンチアイソレーション（ＤＴＩ）構造１２０とを含む。シャローウェル１１６とディープウェル１１８は、第１半導体基板１１２のドープ領域に対応し、柱状プロファイルを有する。ただし、代替的な実施形態において、他の適切なプロファイルが可能である。更に、シャローウェル１１６とディープウェル１１８は共通するドープ型を共有するが、異なるドーピングプロファイル及び／又は濃度を有する。シャローウェル１１６及びディープウェル１１８の側壁はＰＮ接合を形成し、画素センサ１０６を隣接する画素センサ及び／又は構造から電気的に分離する空乏領域となる。
ＤＴＩ構造１２０は誘電体材料であるか誘電体材料を含み、第１半導体基板１１２の裏側１１２ｂｓからディープウェル１１８内に延伸する。更に、ＤＴＩ構造１２０は、第１半導体基板１１２を部分的にのみ通って延伸する。誘電体材料は、例えば、ｈｉｇｈ－ｋ誘電体材料、他の適切な誘電体材料、又は前記の組合せであるか、それを含んでよい。代替的な実施形態において、ＤＴＩ構造１２０は異なる高さを有する。いくつかの実施形態において、シャローウェル１１６の高さは、ＤＴＩ構造１２０の高さが増加するにつれて減少する。
上述したように、イメージセンサは受光素子１０４でＳＴＩ構造を有さない。ＳＴＩ構造は、例えば、第１半導体基板１１２の領域間の電気的な分離を提供するため第１半導体基板１１２の表側１１２ｆｓに延伸する、酸化ケイ素等の誘電体構造に対応してよい。ＳＴＩ構造を有さない分離構造は、性能の大きなトレードオフなしに第１ＩＣチップ１０２ａでの画素センサ１０６の部分の電気的分離を提供するのに十分であることを理解されたい。上述したように、分離構造は、シャローウェル１１６と、ディープウェル１１８と、ＤＴＩ構造１２０とを含む。
ＳＴＩ構造が第１半導体基板１１２の表側１１２ｆｓ内に延伸する場合、ＳＴＩ構造形成の間の基板のエッチングは、結晶損傷を引き起こす可能性がある。結晶損傷は、受光素子の性能を低下させる漏洩／暗電流を引き起こす可能性がある。シャローウェル１１６がＳＴＩ構造での漏洩／暗電流を抑制するためＳＴＩ構造の周囲に形成されるてよい。しかし、漏洩／暗電流を十分に抑制するため、シャローウェル１１６は幅が広くなる。この広い幅は受光素子１０４のための領域サイズを減少させ、よって微細化を制限してしまう。
ＳＴＩ構造を省くことで、シャローウェル１１６は幅が狭くなり、よって占有する受光素子１０４の領域が少ない。つまり、これは受光素子１０４のフルウェルキャパシティ（ＦＷＣ）を拡大し、受光素子１０４からの電荷転送を高め、これは第１ＩＣチップ１０２ａでの画素センサ１０６の微細化を高めることを可能とする。
受光素子１０４は比較的大きく且つ第１ＩＣチップ１０２ａにあって第２ＩＣチップ１０２ｂにはないため、第１ＩＣチップ１０２ａでの画素センサ１０６の部分が、画素センサ１０６の微細化を制限するものとなる。よって、第１ＩＣチップ１０２ａでの画素センサ１０６の微細化は、画素センサ１０６全体の微細化の効果を奏することができる。更に、第２ＩＣチップ１０２ｂでの画素センサ１０６の部分は空間に余裕がある可能性がある。第２ＩＣチップ１０２ｂでの空間の余裕により、ＳＴＩ構造は画素センサ１０６の微細化を制限することなく第２ＩＣチップ１０２ｂで用いられることができる。これは、第２ＩＣチップ１０２ｂでの電気的分離を高める。
続けて図１を参照し、第１半導体基板１１２は、受光素子１０４を形成する複数のドープ領域を含む。ドープ領域は、第１半導体基板１１２の裏側１１２ｂｓで第１ドープ領域１２２を含み、第１半導体基板１１２の表側１１２ｆｓで第２ドープ領域１２４と第１ドープ領域１２２を覆う第３ドープ領域１２６とを含む。
第１ドープ領域１２２と第２ドープ領域１２４は第１のドープ型を共有し、第３ドープ領域１２６はシャローウェル１１６及びディープウェル１１８と第２のドープ型を共有する。第１のドープ型と第２のドープ型は逆である。例えば、第１のドープ型はｎ型であってよく第２のドープ型はｐ型であってよい、又はその逆である。第３ドープ領域１２６は、第２ドープ領域１２４により第１ドープ領域１２２から分離され、第１半導体基板１１２のバルク領域１１２ｂｋは第２ドープ領域１２４と第３ドープ領域１２６を囲む。いくつかの実施形態において、バルク領域１１２ｂｋは第２のドープ型を有するか、ドーピングされない。
浮遊拡散ノードＦＤは第１半導体基板１１２のバルク領域１１２ｂｋにあり、第１半導体基板１１２のドープ領域に対応する。更に、浮遊拡散ノードＦＤは第１のドープ型を有する。よって、浮遊拡散ノードＦＤは第１ドープ領域１２２及び第２ドープ領域１２４とドープ型を共有する。
受光素子１０４の動作の間、入射放射線に応じて電荷が第１ドープ領域１２２と第２ドープ領域１２４に蓄積される。いくつかの実施形態において、受光素子１０４は電荷蓄積の間、逆バイアスがかけられる。更に、転送トランジスタ１１４の動作の間、転送トランジスタ１１４は受光素子１０４で蓄積された電荷を浮遊拡散ノードＦＤへ選択的に転送する。
転送トランジスタ１１４は転送信号ＴＸによりゲートされ、第１ゲート電極１２８と、第１ゲート誘電体層１３０と、第１側壁スペーサ１３２と、第１ソース／ドレイン領域の対とを含む。第１ゲート電極１２８と第１ゲート誘電体層１３０はゲートスタックを形成し、そこでは第１ゲート電極１２８が第１ゲート誘電体層１３０により第１半導体基板１１２から分離される。第１側壁スペーサ１３２は、ゲートスタックの側壁上にある。第１ソース／ドレイン領域のうちの１つは浮遊拡散ノードＦＤにより形成され、第１ソース／ドレイン領域のうちのもう１つは第１ドープ領域１２２と第２ドープ領域１２４により集合的に形成される。ソース／ドレイン領域は、文脈によって、ソース又はドレインを個別又は集合的に指してよい。
第２トランジスタ１１０は、リセットトランジスタ１３４と、ソースフォロアトランジスタ１３６と、選択トランジスタ１３８とを含む。リセットトランジスタ１３４はリセット信号ＲＳＴによりゲートされ、浮遊拡散ノードＦＤから、リセット電圧Ｖｒｓｔが印加される端子に電気的に結合される。リセットトランジスタ１３４は、浮遊拡散ノードＦＤをリセット電圧Ｖｒｓｔに電気的に結合することにより、浮遊拡散ノードＦＤをリセット電圧Ｖｒｓｔにリセットするよう構成される。更に、転送トランジスタ１１４がＯＮ状態にあるとき、このリセットトランジスタ１３４による電気的な結合は、受光素子１０４をピンニング電圧にリセットしてもよく、さもなくば受光素子１０４を既知の状態にリセットしてよい。
ソースフォロアトランジスタ１３６は浮遊拡散ノードＦＤでの電荷によりゲートされ、選択トランジスタ１３８は選択信号ＳＥＬによりゲートされる。更に、ソースフォロアトランジスタ１３６と選択トランジスタ１３８は、電源電圧ＶＤＤが印加される端子から出力端子ＯＵＴへ直列に電気的に結合される。ソースフォロアトランジスタ１３６は、浮遊拡散ノードＦＤでの電圧をバッファリング及び増幅するよう構成される。選択トランジスタ１３８は、バッファリング及び増幅された電圧をソースフォロアトランジスタ１３６から出力端ＯＵＴへ選択的に通過させるよう構成される。
いくつかの実施形態において、第１トランジスタ１０８と第２トランジスタ１１０は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、全周ゲート電界効果トランジスタ（ＧＡＡ ＦＥＴ）、ナノシート電界効果トランジスタ等、又はこれらの任意の組合せである。いくつかの実施形態において、第１半導体基板１１２は、シリコン、ゲルマニウム等、又はこれらの任意の組合せのバルク基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、又は他の適切なタイプの半導体基板であるか、それを含む。
いくつかの実施形態において、ＳＴＩ構造が省かれるため、イメージセンサは狭い画素ピッチを有することができる。そのような狭いピッチは、例えば約０．７マイクロメートル未満、約０．５マイクロメートル等の画素ピッチであってよい、及び／又は、例えば約０．５～０．７マイクロメートル等の画素ピッチであってよい。
いくつかの実施形態において、ＳＴＩ構造が省かれるため、第１半導体基板１１２の頂面は、シャローウェル１１６の第１側壁から、第１側壁と反対側のシャローウェル１１６の第２側壁まで継続して、平面又は平坦なプロファイル、又は実質的に平面又は平坦なプロファイルを有する。実質的に平面又は平坦なプロファイルは、例えば両方共に１０％、５％、１％、又は他の適切なパーセンテージ内の平均上昇である最高高さ及び最低高さを有してよい。更に、いくつかの実施形態において、ＳＴＩ構造が省かれるため、第１半導体基板１１２の頂面は、第１側壁から第２側壁まで継続的に、第１半導体基板１１２のドープ領域（例えば、ドープ領域の頂面）と面一である。少なくともいくつかのそのような実施形態において、頂面は第１側壁から第２側壁まで継続して共通した高さである。ドープ領域は、例えば、浮遊拡散ノードＦＤ、第３ドープ領域１２６、他の適切な領域、又はこれらの任意の組合せである。共通した高さは、例えば、第１ゲート誘電体層１３０又は第１側壁スペーサ１３２が直接第１半導体基板１１２に接触する高さであってよい。
いくつかの実施形態において、第１側壁は受光素子１０４と面しており、第２側面は受光素子１０４とは逆を向く。そのような実施形態において、第１側壁と第２側壁は画素センサ１０６の共通する側上にある。他の実施形態において、第１側壁は第１の方向において受光素子１０４から逆を向き、第２側壁は第１の方向とは逆の第２の方向に受光素子１０４から逆を向く。そのような他の実施形態において、第１側壁と第２側壁は画素センサ１０６の反対側上にある。
いくつかの実施形態において、ＳＴＩ構造が省かれるため、第１半導体基板１１２は、ＤＴＩ構造１２０からドープ領域を伴う高さレベル（例えば、ドープ領域の頂面）まで垂直方向に直線的に連続している。上述したように、ドープ領域は、例えば、浮遊拡散ノードＦＤ、第３ドープ領域１２６、又はこれらの任意の組合せであってよい。更に、いくつかの実施形態において、ＳＴＩ構造が省かれるため、第１半導体基板１１２は、ＤＴＩ構造１２０から、第１ゲート誘電体層１３０又は第１側壁スペーサ１３２が直接第１半導体基板１１２に接触する高さレベルまで、垂直方向に直線的に連続している。垂直方向は、例えば、第１半導体基板１１２の頂面又は底面に直交するか、第１ゲート電極１２８の頂面又は底面に直交する等であってよい。
いくつかの実施形態において、ＳＴＩ構造が省かれるため、シャローウェル１１６とディープウェル１１８は共通する幅を共有する。いくつかのそのような実施形態において、共通する幅は、シャローウェル１１６とディープウェル１１８とが直接接触する界面での幅である。ＳＴＩ構造が存在する場合、ＳＴＩ構造での漏洩／暗電流を抑制するためシャローウェル１１６の幅はディープウェル１１８の幅よりも大きくなる。
いくつかの実施形態において、ＳＴＩ構造は、画素センサ１０６及び／又は受光素子１０４にてであるかに関わらず、第１半導体基板１１２全体にわたって省かれる。少なくともいくつかのそのような実施形態において、表側１１２ｆｓでの第１半導体基板１１２の表面（例えば、表側表面）は、第１半導体基板１１２全体にわたって、平面又は平坦なプロファイル、又は実質的に平面又は平坦なプロファイルを有してよい。実質的に平面又は平坦なプロファイルは、例えば両方共に１０％、５％、１％、又は他の適切なパーセンテージ内の平均上昇である最高高さ及び最低高さを有してよい。
図１に見られるように、第１ＩＣチップ１０２ａは断面で表されている。図２は、第１ＩＣチップ１０２ａのいくつかの実施形態のもう１つの断面図２００を表し、浮遊拡散ノードＦＤは断面図２００の外側にある。
図３を参照し、図１の第１ＩＣチップ１０２ａのいくつかの実施形態の上部レイアウト図３００を提供する。図１における第１ＩＣチップ１０２ａの図示された部分は、図３におけるＡ－Ａ’線に沿った断面図に対応する。更に、図２の断面図２００は図３のＢ－Ｂ’線に沿って得られるものである。
シャローウェル１１６は、受光素子１０４を他の受光素子及び／又は構造から分離するため、受光素子１０４の周囲の閉環状経路に延伸する。更に、第１ゲート電極１２８と浮遊拡散ノードＦＤは受光素子１０４の対角線上に対向する角にある。代替的な実施形態において、シャローウェル１１６は他の適切な形状を有する、及び／又は、第１ゲート電極１２８、浮遊拡散ノードＦＤ、及び受光素子１０４の相対的配置は異なる。
図１に見られるように、第１ＩＣチップ１０２ａは断面で表されている。図４Ａ～図４Ｆは、図１の第１ＩＣチップ１０２ａの実施形態を置き換えることのできる、第１ＩＣチップ１０２ａのいくつかの代替的な実施形態の断面図４００Ａ～４００Ｆを表す。
図４Ａにおいて、第１ゲート電極１２８は、第１半導体基板１１２内に突出する突出部１２８ｐを有する。
図４Ｂにおいて、ＤＴＩ構造１２０は第１半導体基板１１２を完全に貫通するよう延伸する。図４Ｃにおいて、ＤＴＩ構造１２０は図４Ｂにおけるものと同様であるが、シャローウェル１１６が更に省かれている。
図４Ｄにおいて、ＤＴＩ構造１２０は、前述した実施形態のような半導体基板１１２の裏側１１２ｂｓ内ではなく、半導体基板１１２の表側１１２ｆｓ内に延伸する。これは、表側１１２ｆｓから裏側１１２ｂｓへ向かって減少するＤＴＩ構造１２０の幅により表される。図４Ｅにおいて、ＤＴＩ構造１２０が第１半導体基板１１２を完全に貫通するよう延伸することを除き、ＤＴＩ構造１２０は図４Ｄにおけるものと同様である。図４Ｆにおいて、ＤＴＩ構造１２０は図４Ｅにおけるものと同様であるが、シャローウェル１１６が更に省かれている。
図１に見られるように、第２ＩＣチップ１０２ｂが回路図により表されている。図５は、リセットトランジスタ１３４及び選択トランジスタ１３８での第２ＩＣチップ１０２ｂのいくつかの実施形態の断面図５００を表す。リセットトランジスタ１３４と選択トランジスタ１３８を含む第２トランジスタ１１０は、第２半導体基板５０２の表側５０２ｆｓ上にあり、ＳＴＩ構造５０４により互いに分離されている。ＳＴＩ構造５０４は表側５０２ｆｓ内に延伸し、酸化ケイ素及び／又は他の適切な誘電体材料であるか、それを含んでよい。これに対し、第１ＩＣチップ１０２ａは上述したようにＳＴＩ構造を有さない。
いくつかの実施形態において、直接リセットトランジスタ１３４と選択トランジスタ１３８との間にあるＳＴＩ構造５０４の幅Ｗｓｔｉは、約６０～８０ナノメートル、約６０～７０ナノメートル、約７０～８０ナノメートル、又は他の適切な値である。幅Ｗｓｔｉが過度に狭い場合（例えば、６０ナノメートル未満）、トランジスタ間漏洩が起こる可能性がある。幅Ｗｓｔｉが過度に広い場合（例えば、８０ナノメートルよりも広い）、画素センサ１０６のサイズが、利点がほぼ又は全くなしに大きくなってしまう。
第２半導体基板５０２は、シャローウェル５０６とディープウェル５０８とを含む。シャローウェル５０６は、第２半導体基板５０２の表側５０２ｆｓにあり、ディープウェル５０８は表側５０２ｆｓとは反対側の第２半導体基板５０２の裏側５０２ｂｓでシャローウェル５０６の下にある。シャローウェル５０６とディープウェル５０８はドープ型を共有するが、異なるドープ濃度及び／又はプロファイルを有する。例えば、シャローウェル５０６とディープウェル５０８は、ｎ型又はｐ型であってよい。更に、ディープウェル５０８はシャローウェル５０６によりＳＴＩ構造５０４から間隔が開けられている。第２半導体基板５０２は、シリコン、ゲルマニウム等、又はこれらの任意の組合せのバルク基板、ＳＯＩ基板、又は他の適切なタイプの半導体基板であるか、それを含む。
第２トランジスタ１１０は、個別の第２ゲート電極５１０と、個別の第２ゲート誘電体層５１２と、個別の第２側壁スペーサ５１４と、個別の第２ソース／ドレイン領域５１６の対とを含む。第２ゲート電極５１０は、それぞれ第２ゲート誘電体層５１２と積層され、第２ゲート誘電体層５１２は第２ゲート電極５１０を第２半導体基板５０２から分離する。
第２ソース／ドレイン領域５１６は第２半導体基板５０２内にあり、各第２ゲート電極５１０は第２ソース／ドレイン領域５１６のそれぞれの対の間にある。第２ソース／ドレイン領域５１６は、第２半導体基板５０２のドープ領域に対応する。更に、第２ソース／ドレイン領域５１６はシャローウェル５０６とは逆のドープ型を有する。例えば、第２ソース／ドレイン領域５１６はｎ型であってよく、シャローウェル５０６はｐ型であってよい、又はその逆である。ソース／ドレイン領域は、文脈によって、ソース又はドレインを個別又は集合的に指してよい。
図６を参照し、図５の第２ＩＣチップのいくつかの実施形態の上部レイアウト図６００を提供する。図５の断面図５００は、例えばＣ－Ｃ’線に沿って得ることができる。リセットトランジスタ１３４とソースフォロアトランジスタ１３６と選択トランジスタ１３８とを含む第２トランジスタ１１０は、ＳＴＩ構造５０４により互いに分離される。ＳＴＩ構造５０４は、第２トランジスタ１１０の周囲で個別に閉経路に延伸する。
図７を参照し、図１のイメージセンサのいくつかの実施形態の断面図７００を提供し、第２ＩＣチップ１０２ｂを断面図で表す。第２ＩＣチップ１０２ｂの断面図は、例えば図５の断面図５００に対応してよい。更に、第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂは、対応する相互接続構造により共に電気的に結合される。
第１ＩＣチップ１０２ａは、第１半導体基板１１２の表側で第１半導体基板１１２の下にある第１相互接続構造７０２を含む。更に、第１相互接続構造７０２は第１トランジスタ１０８に電気的に結合される。第２ＩＣチップ１０２ｂは第１ＩＣチップ１０２ａの下にあり、第２相互接続構造７０４を含む。第２相互接続構造７０４は、第２半導体基板５０２の表側で第２半導体基板５０２の上にある。更に、第２半導体基板５０２は第２トランジスタ１１０に電気的に結合される。
第１相互接続構造７０２と第２相互接続構造７０４は、対応する相互接続誘電体層７１０において、複数のワイヤ７０６と複数のビア７０８とを含む。ワイヤ７０６とビア７０８は導電性であり、導電経路を定義するため交互に積層される複数のワイヤレベルと複数のビアレベルとにそれぞれグループ化される。いくつかの実施形態において、ワイヤ７０６及びビア７０８は、銅、アルミニウム、タンタル、チタン等、又はこれらの任意の組合せであるか、それを含む。
第１接合構造７１２が第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂとの間にあり、第１接合界面７１４での第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂの接合を容易にする。そのような接合は、例えば第１接合界面７１４での金属間接合及び誘電体間接合の組合せを含んでよい。
第１接合構造７１２は、複数の接合誘電体層７１６と、複数の接合パッド７１８と、複数の接合ビア７２０とを含む。接合誘電体層７１６は、第１ＩＣチップ１０２ａ及び第２ＩＣチップ１０２ｂに個別であり、接合界面７１４で直接接触する。同様に、接合パッド７１８は第１ＩＣチップ１０２ａ及び第２ＩＣチップ１０２ｂに個別であり、接合界面７１４で直接接触する。更に、接合パッド７１８は接合誘電体層７１６内にそれぞれ嵌め込まれる。接合ビア７２０は、それぞれ接合誘電体層７１６内にあり、それぞれ接合パッド７１８から第１相互接続構造７０２、第２相互接続構造７０４へと延伸する。接合パッド７１８及び接合ビア７２０は導電性である。例えば、接合パッド７１８及び接合ビア７２０は、例えば、銅、アルミニウム、タンタル、チタン等、又はこれらの任意の組合せであるか、それを含んでよい。
裏側パッシベーション層７２２、複数のカラーフィルタ７２４、及び複数のマイクロレンズ７２６が、第１半導体基板１１２の裏側で第１半導体基板１１２の上にある。裏側パッシベーション層７２２は誘電体であり、放射線に対して透明である。カラーフィルタ７２４は裏側パッシベーション層７２２の上にあり、マイクロレンズ７２６はそれぞれカラーフィルタ７２４の上にある。各カラーフィルタ７２４は、第２のカラー波長を遮断しつつ第１のカラー波長を透過するよう構成される。各マイクロレンズ７２６は、量子効率を向上させるため、入射放射線を対応する受光素子（例えば受光素子１０４）上に集束させるよう構成される。
グリッド構造７２８がマイクロレンズ７２６を互いに分離させ、量子効率を向上させるため、グリッド構造の側壁に入射した放射線を反射する。グリッド構造７２８は、例えば、金属、誘電体材料等、又はこれらの任意の組合せであるか、それを含んでよい。
図８を参照し、図１のイメージセンサのいくつかの実施形態の回路図８００を提供する。第２ＩＣチップ１０２ｂでの回路図８００の部分は、図１に関して説明したものと同様である。第１ＩＣチップ１０２ａでの回路図８００の部分では、受光素子１０４のカソードが転送トランジスタ１１４のソース／ドレイン領域に電気的に結合される。更に、受光素子１０４のアノードは接地８０２が適用される端子に電気的に結合される。アノードは、例えば、図７において、バルク領域１１２ｂｋ、シャローウェル１１６、ディープウェル１１８、第３ドープ領域１２６等、又はこれらの任意の組合せにより形成されてよい。カソードは、例えば、図７において、第１ドープ領域１２２、第２ドープ領域１２４等により形成されてよい。
いくつかの実施形態において、画素センサ１０６は第１ＩＣチップ１０２ａにおいて１つのみのトランジスタ（例えば第１トランジスタ１０８）を有し、第２ＩＣチップ１０２ｂにおいて３つのみ又はそれ以上のトランジスタ（例えば第２トランジスタ１１０）を有する。他の実施形態において、画素センサ１０６は第１ＩＣチップ１０２ａにおいて他の適切な数のトランジスタを有する、及び／又は、第２ＩＣチップ１０２ｂにおいて他の適切な数のトランジスタを有する。
図９を参照し、図１のイメージセンサのいくつかの代替的な実施形態の回路図９００を提供する。回路図９００は、画素センサ１０６が第２ＩＣチップ１０２ｂで補助画素回路９０２を更に含むことを除き、図８の回路図８００と同様である。補助画素回路９０２は、選択トランジスタ１３８と画素センサ１０６の出力端ＯＵＴとの間に電気的に結合される。更に、補助画素回路９０２はトランジスタ等により形成される。補助画素回路９０２は、選択トランジスタ１３８からの信号を出力端ＯＵＴへ渡す前に、該信号に追加的な処理を実行するよう構成される。そのような追加的な処理は、例えばノイズフィルタリング等を含んでよい。
受光素子１０４は比較的大きく且つ第１ＩＣチップ１０２ａにあって第２ＩＣチップ１０２ｂにはないため、第１ＩＣチップ１０２ａでの画素センサ１０６の部分が、画素センサ１０６の微細化を制限するものとなる。このため、第２ＩＣチップ１０２ｂでの画素センサ１０６の部分は、画素センサ１０６を大きくすることなく補助画素回路９０２の画素センサ１０６への統合を可能とする空間を有することができる。
図１０を参照し、図１のイメージセンサのいくつかの代替的な実施形態の概略図１０００を提供し、画素センサ１０６は複数の受光素子１０４と複数の第１トランジスタ１０８とを含む。受光素子１０４は第１トランジスタ１０８と一対一で対にされ、受光素子－トランジスタの対は浮遊拡散ノードＦＤの周囲に配置される副画素を形成する。更に、各第１トランジスタ１０８は、浮遊拡散ノードＦＤを共有する転送トランジスタ１１４であり、対応する受光素子１０４から蓄積された電荷を浮遊拡散ノードＦＤへと転送するよう構成される。各受光素子－トランジスタの対について、受光素子１０４と転送トランジスタ１１４は、図１に関して説明したそれらの対応物と同様である。
図１１を参照し、図１０の第１ＩＣチップ１０２ａのいくつかの実施形態の上部レイアウト図１１００を提供する。図１０における第１ＩＣチップ１０２ａの図示した部分は、図１１のＤ－Ｄ’線に沿って得られる断面図に対応する。画素センサ１０６は象限に分割される。象限は、浮遊拡散ノードＦＤの周囲に配置され、それぞれが図１０に関して説明した副画素を含む。代替的な実施形態において、画素センサ１０６はより多くの又はより少ない副画素を有してよい。上述したように、副画素は受光素子－トランジスタの対に対応する。
図２を図１におけるイメージセンサの実施形態に関して説明したが、図２は図１０におけるイメージセンサの実施形態にも対応することができる。このように、図２の断面図２００は図１１のＥ－Ｅ’線に沿って得ることができる。更に、図４Ａ～図４Ｆは図１におけるイメージセンサの実施形態の変形を説明しているが、該変形は図１０におけるイメージセンサの実施形態にも適用することができる。
図１２を参照し、図１０のイメージセンサのいくつかの実施形態の断面図１２００を提供し、第２ＩＣチップ１０２ｂを断面で表す。第２ＩＣチップ１０２ｂの断面は、例えば図５の断面図５００に対応することができる。第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂは、第１相互接続構造７０２及び第２相互接続構造７０４と第１接合構造７１２とにより、互いに電気的に結合される。更に、裏側パッシベーション層７２２、カラーフィルタ７２４、マイクロレンズ７２６、及びグリッド構造７２８が第１ＩＣチップ１０２ａの上にある。
図１３を参照し、図１０のイメージセンサのいくつかの実施形態の回路図１３００を提供する。第２ＩＣチップ１０２ｂでの回路図１３００の部分は、図１と図１０に関して説明したものと同様である。第１ＩＣチップ１０２ａでの回路図１３００の部分では、画素センサ１０６は複数の受光素子１０４と複数の第１トランジスタ１０８とを含む。受光素子１０４は第１トランジスタ１０８と一対一で対にされる。更に、受光素子－トランジスタの対は、浮遊拡散ノードＦＤを共有する副画素を形成し、各受光素子－トランジスタの対は図８に関して説明したように浮遊拡散ノードＦＤに結合される。
いくつかの実施形態において、画素センサ１０６は、第１ＩＣチップ１０２ａにおいて画素センサ１０６が有する受光素子の総数と同一である、第１ＩＣチップ１０２ａにおけるトランジスタの総数を有する。例えば、画素センサ１０６は、第１ＩＣチップ１０２ａにおいてトランジスタ（例えば第１トランジスタ１０８）を４つのみ有し、第２ＩＣチップ１０２ｂにおいて受光素子（例えば受光素子１０４）を４つのみ有する。いくつかの実施形態において、画素センサ１０６は第２ＩＣチップ１０２ｂにおいて３つのみ又はそれ以上のトランジスタ（例えば第２トランジスタ１１０）を有する。
図１４を参照し、図１０のイメージセンサのいくつかの代替的な実施形態の回路図１４００を提供する。回路図１４００は、画素センサ１０６が第２ＩＣチップ１０２ｂで補助画素回路９０２を更に含むことを除き、図１３の回路図で説明したものと同様である。補助画素回路９０２は、選択トランジスタ１３８と画素センサ１０６の出力端ＯＵＴとの間に電気的に結合される。更に、補助画素回路９０２は図９に関して説明したものと同様である。
図１５Ａ～図１５Ｄを参照し、イメージセンサのいくつかの実施形態のブロック図１５００Ａ～１５００Ｄを提供し、イメージセンサは、第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂと第３ＩＣチップ１０２ｃとを含む。図１５Ａは、イメージセンサの分解図１５００Ａを表し、図１５Ｂ～図１５Ｄはそれぞれ、第１ＩＣチップ１０２ａ、第２ＩＣチップ１０２ｂ、第３ＩＣチップ１０２ｃのブロック図１５００Ｂ～ブロック図１５００Ｄを表す。
第１ＩＣチップ１０２ａは第２ＩＣチップ１０２ｂの上にあり、画素アレイ１５０２が第１ＩＣチップ１０２ａと第２ＩＣチップ１０２ｂとにまたがる。画素アレイ１５０２は、複数の行と複数の列に配置された複数の画素センサ１０６を含む。例えば、画素アレイ１５０２は、３つの列と７つの行を有してよい。いくつかの実施形態において、画素センサ１０６のピッチＰは０．７マイクロメートル未満、０．５マイクロメートル等、及び／又は、約０．５～０．７マイクロメートル、約０．３～０．５マイクロメートル等である。各画素センサ１０６は、図１～３、４Ａ～４Ｆ、５～１４のうちの任意の１つ又は組合せに関して図示及び説明したものと同様である。よって、第１ＩＣチップ１０２ａは画素センサ１０６の微細化を高めることを可能とするため画素センサ１０６でＳＴＩ構造を有さず、第２ＩＣチップ１０２ｂはトランジスタ間の向上された電気的分離のためＳＴＩ構造を有する。
第３ＩＣチップ１０２ｃは第２ＩＣチップ１０２ｂの下にあり、イメージシグナル処理（ＩＳＰ）のための特定用途向け集積回路（ＡＳＩＣ）１５０４を収容する。ＡＳＩＣ１５０４は、例えば、列回路１５０６、行回路１５０８、アナログ－デジタル変換回路（ＡＤＣ）１５１０、コントローラ回路１５１２、デジタル－アナログ変換回路（ＤＡＣ）１５１４、他の適切な回路１５１６等、又はこれらの任意の組合せを含んでよい。更に、ＡＳＩＣ１５０４は、例えば、入出力（Ｉ／Ｏ）デバイス、コアデバイス等、又はこれらの任意の組合せを含む論理デバイスにより形成されてよい。
複数のパッド１５１８は、互いに間隔が空けられて、画素アレイ１５０２を囲むため環状パターンにて第１ＩＣチップ１０２ａの周辺に沿っている。パッド１５１８は導電性であり、イメージセンサ外部から画素アレイ１５０２及びＡＳＩＣ１５０４への電気的な結合を提供する。パッド１５１８から画素アレイ１５０２及びＡＳＩＣ１５０４への電気的な結合は、例えば、基板貫通ビア（ＴＳＶ）、相互接続構造、接合構造等により達成されてよく、それらの例は後述する。
図１６Ａと図１６Ｂを参照し、図１５Ａ～図１５Ｄのイメージセンサのいくつかの代替的な実施形態のブロック図１６００Ａ、１６００Ｂを提供し、ＡＳＩＣ１５０４は第２ＩＣチップ１０２ｂと第３ＩＣチップ１０２ｃとにまたがる。図１６Ａと図１６Ｂは、図１５Ａ～図１５Ｄにおける第２ＩＣチップ１０２ｂと第３ＩＣチップ１０２ｃの代替に対応する。第１ＩＣチップ１０２ａはこれらの代替的な実施形態において変化はない。
行回路１５０８は第３ＩＣチップ１０２ｃではなく第２ＩＣチップ１０２ｂにある。代替的な実施形態において、１つ以上の列回路１５０６、コントローラ回路１５１２等、又はこれらの任意の組合せが、第３ＩＣチップ１０２ｃではなく第２ＩＣチップ１０２ｂに追加的に又は代替的にあってよい。ＡＳＩＣ１５０４を第２ＩＣチップ１０２ｂと第３ＩＣチップ１０２ｃにわたって広げることで、第２ＩＣチップ１０２ｂでの未使用空間を使用することが可能となり、イメージセンサにより多くの回路を有することを可能とする。例えば、イメージセンサは第３ＩＣチップ１０２ｃでもう１つの回路１６０２を含んでよい。
図１７を参照し、図１５Ａ～図１５Ｄの第１ＩＣチップ１０２ａのいくつかの実施形態の上部レイアウト図１７００を提供する。上部レイアウト図１７００は、図１５Ａ～図１５Ｄの画素アレイ１５０２の２×２サブアレイに対応し、各画素センサは図３に関して説明したような上部レイアウトを有する。シャローウェル１１６は、個別に各受光素子１０４を囲むグリッド形状パターンを有する。
図１８を参照し、図１５Ａ～図１５Ｄのイメージセンサのいくつかの実施形態の断面図１８００を提供する。断面図１８００は、例えば図１７のＦ－Ｆ’線に沿って得ることができる。イメージセンサは、図７に関して説明したような複数の画素センサ１０６を含み、第３ＩＣチップ１０２ｃを更に含む。
第３ＩＣチップ１０２ｃは第２ＩＣチップ１０２ｂの下にあって第２ＩＣチップ１０２ｂに電気的に結合される。更に、第３ＩＣチップ１０２ｃは、第３半導体基板１８０２と、複数の第３トランジスタ１８０４と、第３相互接続構造１８０６とを含む。第３トランジスタ１８０４と第３相互接続構造１８０６は、第３半導体基板１８０６の表側で第３半導体基板１８０６の上にある。更に、第３トランジスタ１８０４は、第３半導体基板１８０２と第３相互接続構造１８０６との間にある。
第３トランジスタ１８０４は、第３半導体基板１８０２の表側内に延伸するＳＴＩ構造１８０８により分離される。ＳＴＩ構造１８０８は、例えば酸化ケイ素等であるか、それを含んでよい。更に、第３トランジスタ１８０４は、それぞれ第３半導体基板１８０２のドープウェル１８１０上にある。いくつかの実施形態において、ドープウェル１８１０は第３トランジスタ１８０４に個別である。各ドープウェル１８１０はｐ型かｎ型であり、いくつかの実施形態において、各ドープウェル１８１０は隣接するドープウェルとは逆のドープ型を有する。いくつかの実施形態において、第３半導体基板１８０２のバルク領域１８０２ｂｋはドープされている（例えばｐ型かｎ型）。他の実施形態において、第３半導体基板１８０２のバルク領域１８０２ｂｋは元来のものである。
第３トランジスタ１８０４はＡＳＩＣ１５０４を形成し、例えば、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、ＧＡＡ－ＦＥＴ等、又はこれらの任意の組合せであってよい。いくつかの実施形態において、第３トランジスタ１８０４のいくつかはｎ型電界効果トランジスタであり、第３トランジスタ１８０４のいくつかはｐ型電界効果トランジスタである。第３トランジスタ１８０４は、個別の第３ゲート電極１８１２と、個別の第３ゲート誘電体層１８１４と、個別の第３側壁スペーサ１８１６と、個別のソース／ドレイン領域１８１８の対とを含む。
第３ゲート電極１８１２はそれぞれ第３ゲート誘電体層１８１４と積層され、第３ゲート誘電体層１８１４は第３ゲート電極１８１２を第３半導体基板１８０２から分離する。第３ソース／ドレイン領域１８１８は第３半導体基板１８０２内にあり、各第３ゲート電極１８１２は第３ソース／ドレイン領域１８１８のそれぞれの対の第３ソース／ドレイン領域間にある。ソース／ドレイン領域は、文脈によって、ソース又はドレインを個別又は集合的に指してよい。
第３相互接続構造１８０６は第３トランジスタ１８０４の上にあり、第３トランジスタ１８０４に電気的に結合される。第３相互接続構造１８０６は上述した第１相互接続構造７０２、第２相互接続構造７０４と同様であり、よって対応する相互接続誘電体層７１０において積層される複数のワイヤ７０６と複数のビア７０８とを含む。
第２接合構造１８２０が第２ＩＣチップ１０２ｂと第３ＩＣチップ１０２ｃとの間にあり、第２接合界面１８２２での第２ＩＣチップ１０２ｂと第３ＩＣチップ１０２ｃの接合を容易にする。そのような接合は、例えば接合界面での金属間接合及び誘電体間接合を含んでよい。
第２接合構造１８２０は概ね上述した第１接合構造７１２と同様であり、第２接合構造１８２０は、複数の接合誘電体層７１６と、複数の接合パッド７１８と、複数の接合ビア７２０とを含む。接合誘電体層７１６は第２ＩＣチップ１０２ｃ及び第３ＩＣチップ１０２ｃに個別であり、第２接合界面１８２２で直接接触する。接合パッド７１８は第２ＩＣチップ１０２ｂ及び第３ＩＣチップ１０２ｃに個別であり、接合界面１８２２で直接接触する。更に、接合パッド７１８は接合誘電体層７１６内にそれぞれ嵌め込まれる。接合ビア７２０は第３ＩＣチップ１０２ｃの接合誘電体層７１６内にあり、それぞれ第３ＩＣチップ１０２ｃの接合パッド７１８から第３相互接続構造１８０６へと延伸する。
複数のＴＳＶ１８２４が、第２相互接続構造７０４から第２接合構造１８２０へ、第２半導体基板５０２を貫通するよう延伸する。ＴＳＶ１８２４は導電性であり、よって第２相互接続構造７０４と第２接合構造１８２０との間の電気的な結合を容易にする。更に、ＴＳＶ１８２４はＴＳＶ誘電体層１８２６により第２半導体基板５０２から分離される。
図１９を参照し、図１８のイメージセンサのいくつかの実施形態の回路図１９００を提供する。回路図１９００は、ＡＳＩＣ１５０４の包含を除き、図８の回路図８００と類似である。更に、回路図１９００は単一の画素センサ１０６を図示していることを理解されたい。
図２０を参照し、図１８のイメージセンサのいくつかの代替的な実施形態の回路図２０００を提供する。回路図２０００は、第２ＩＣチップ１０２ｂでの補助画素回路９０２の包含を除き、図１９の回路図１９００に類似である。補助画素回路９０２は、選択トランジスタ１３８と画素センサ１０６の出力端ＯＵＴとの間に電気的に結合される。補助画素回路９０２は、選択トランジスタ１３８からの信号を出力端ＯＵＴへ渡す前に、該信号に追加的な処理を実行するよう構成される。
図２１を参照し、図１５Ａ～図１５Ｄの第１ＩＣチップ１０２ａのいくつかの代替的な実施形態の上部レイアウト図２１００を提供する。上部レイアウト図２１００は図１５Ａ～図１５Ｄの画素アレイ１５０２の２×２サブアレイに対応し、各画素センサは図１１に関して図示及び説明したような上部レイアウトを有する。シャローウェル１１６は、個別に各受光素子１０４を囲むグリッド形状パターンを有する。
図２２を参照し、図１５Ａ～図１５Ｄのイメージセンサのいくつかの代替的な実施形態の断面図２２００を提供する。断面図２２００は、例えば図２１のＧ－Ｇ’線に沿って得ることができる。イメージセンサは、それぞれ図１２に関して説明したような複数の画素センサ１０６を含み、第３ＩＣチップ１０２ｃを更に含む。第３ＩＣチップ１０２ｃは、例えば図１８で説明したようなものであってよい。
図２３を参照し、図２２のイメージセンサのいくつかの実施形態の回路図２３００を提供する。回路図２３００は、ＡＳＩＣ１５０４の包含を除き、図１３の回路図１３００に類似である。更に、回路図２３００は単一の画素センサ１０６を図示していることを理解されたい。
図２４を参照し、図２２のイメージセンサのいくつかの代替的な実施形態の回路図２４００を提供する。回路図２４００は、第２ＩＣチップ１０２ｂでの補助画素回路９０２の包含を除き、図２３の断面図２３００に類似である。補助画素回路９０２は、選択トランジスタ１３８と画素センサ１０６の出力端ＯＵＴとの間に電気的に結合される。補助画素回路９０２は、選択トランジスタ１３８からの信号を出力端ＯＵＴへ渡す前に、該信号に追加的な処理を実行するよう構成される。
図２５～図３７を参照し、イメージセンサを形成するための方法のいくつかの実施形態の一連の断面図２５００～３７００を提供し、イメージセンサは受光素子を収容する第１ＩＣチップでＳＴＩ構造を有さない。該方法は、例えば図２２のイメージセンサを形成するために採用されてよい。
図２５～図２７の断面図２５００～２７００に表すように、第１ＩＣチップ１０２ａが形成される。第１ＩＣチップ１０２ａは画素センサの第１部分を含み、画素センサの第１部分でＳＴＩ構造を有さない。画素センサの第１部分の上部レイアウトは、例えば図１１に示すようなものであってよい、及び／又は、断面図２５００～２７００は、例えば図１１におけるＤ－Ｄ’線に沿って得られるものであってよい。図２３と図２４は、第１ＩＣチップ１０２ａのいくつかの実施形態の回路図２３００、２４００を提供する。
画素センサの第１部分は、複数の受光素子１０４と複数の第１トランジスタ１０８とを含む。受光素子１０４は、第１トランジスタ１０８と一対一に対応する。更に、各第１トランジスタ１０８は、対応する受光素子１０４で蓄積された電荷を、第１トランジスタ１０８に共通の浮遊拡散ノードＦＤへ選択的に転送するよう構成される。よって、第１トランジスタ１０８は転送トランジスタ１１４と見なされてもよい。
図２５の断面図２５００に具体的に表すように、一連のドーピング処理が第１半導体基板１１２上で実行される。一連のドーピング処理は、複数の第１ドープ領域１２２と、複数の第２ドープ領域１２４と、シャローウェル１１６と、ディープウェル１１８とを形成する。シャローウェル１１６とディープウェル１１８は第１のドープ型を共有するが、異なるドーピングプロファイル及び／又は濃度を有する。更に、シャローウェル１１６とディープウェル１１８は、第１半導体基板１１２において第１受光素子領域２５０２ａと第２受光素子領域２５０２ｂとを区分する。
第１ドープ領域１２２は、それぞれ第１受光素子領域２５０２ａと第２受光素子領域２５０２ｂにある。第２ドープ領域１２４は、それぞれ第１受光素子領域２５０２ａと第２受光素子領域２５０２ｂにおける第１ドープ領域１２２の上にある。更に、第２ドープ領域１２４は第１半導体基板１１２のバルク領域１１２ｂｋにより囲まれる。第１ドープ領域１２２と第２ドープ領域１２４は第２のドープ型を共有するが、異なるドーピングプロファイル及び／又は濃度を有する。第１のドープ型と第２のドープ型は互いに逆である。例えば、第１のドープ型はｐ型であってよく、第２のドープ型はｎ型であってよい、又はその逆である。いくつかの実施形態において、バルク領域１１２ｂｋは第１のドープ型を有する。他の実施形態において、バルク領域１１２ｂｋは元来のものである。
いくつかの実施形態において、一連のドーピング処理は、１）第１ドープ領域１２２に対応するドープ層を形成するための第１半導体基板１１２のブランケットドーピングと、２）ドープ層の後にシャローウェル１１６とディープウェル１１８を形成するための選択的ドーピングと、３）シャローウェル１１６とディープウェル１１８の後に第２ドープ領域１２４を形成するための選択的ドーピングとを含む。ブランケットドーピングは、例えばマスクなし（例えばフォトリソグラフィマスク等なし）でのドーピングであってよく、選択的ドーピングは、例えば配置されたマスクを用いた（例えばフォトリソグラフィマスク等を用いた）ドーピングであってよい。ドーピング処理は、例えばイオン注入等により実行されてよい。
図２６の断面図２６００に表すように、複数の第１ゲート電極１２８と複数の第１ゲート誘電体層１３０が第１半導体基板１１２の表側上に形成される。第１ゲート誘電体層１３０は、それぞれ第１受光素子領域２５０２ａと第２受光素子領域２５０２ｂにあり、第１ゲート電極１２８は、それぞれ第１ゲート誘電体層１３０の上にある。第１ゲート電極１２８と第１ゲート誘電体層１３０の形成は、例えば、誘電体層と導電層を堆積することと、続いて誘電体層と導電層をそれぞれ第１ゲート誘電体層１３０と第１ゲート電極１２８にパターニングすることとを含んでよい。
また、図２６の断面図２６００に表すように、第１半導体基板１１２において複数の第３ドープ領域１２６と浮遊拡散ノードＦＤを形成するため、一連のドーピング処理が実行される。浮遊拡散ノードＦＤは、第１ゲート電極１２８間でシャローウェル１１６の上にある。更に、浮遊拡散ノードＦＤは、シャローウェル１１６とディープウェル１１８により共有される第１のドープ型とは逆の第２のドープ型を有する。換言すれば、浮遊拡散ノードＦＤは第１ドープ領域１２２及び第２ドープ領域１２４とドープ型を共有する。
第３ドープ領域１２６は、それぞれ第１受光素子領域２５０２ａと第２受光素子領域２５０２ｂにおいて第２ドープ領域１２４の上にある。更に、第３ドープ領域１２６は、第１ドープ領域１２２及び第２ドープ領域１２４により共有される第２のドープ型とは逆の第１のドープ型を有する。換言すれば、第３ドープ領域１２６は、シャローウェル１１６及びディープウェル１１８とドープ型を共有する。従って、第３ドープ領域１２６は浮遊拡散ノードＦＤとは逆のドープ型を有する。
いくつかの実施形態において、一連のドーピング処理は、１）第３ドープ領域１２６を形成するための選択的ドーピングと、２）第３ドープ領域１２６形成の前又は後に浮遊拡散ノードＦＤを形成するための選択的ドーピングとを含む。選択的ドーピングは、例えば配置されたマスクを用いた（例えばフォトリソグラフィマスク等を用いた）ドーピングであってよい。ドーピング処理は、例えばイオン注入等により実行されてよい。
第３ドープ領域１２６は、第１ドープ領域１２２及び第２ドープ領域１２４と共に、それぞれ第１受光素子領域２５０２ａと第２受光素子領域２５０２ｂで受光素子１０４を形成する、更に、第１ゲート誘電体層１３０と第１ゲート電極１２８は、浮遊拡散ノードＦＤと第１ドープ領域１２２及び第２ドープ領域１２４と共に、第１トランジスタ１０８を形成する。浮遊拡散ノードＦＤは、第１トランジスタ１０８に共通のソース／ドレイン領域を形成し、第１ドープ領域１２２と第２ドープ領域１２４は、第１トランジスタ１０８に個別のソース／ドレイン領域を形成する。
受光素子１０４の使用の間、入射放射線に応じて電荷が第１ドープ領域１２２と第２ドープ領域１２４に蓄積される。よって、第１ドープ領域１２２と第２ドープ領域１２４はコレクタ領域と見なされてよい。更に、第１トランジスタ１０８は蓄積された電荷を浮遊拡散ノードＦＤへ選択的に転送する。よって、第１トランジスタ１０８は転送トランジスタ１１４と見なされてよい。
図２７の断面図２７００に表すように、複数の第１側壁スペーサ１３２が第１ゲート電極１２８の側壁上に形成される。第１側壁スペーサ１３２は誘電体であり、例えば第１ゲート電極１２８上に誘電体層を堆積し、続いて該誘電体層をエッチバックすることにより形成されてよい。ただし、他の適切な処理も可能である。
また、図２７の断面図２７００に表すように、第１相互接続構造７０２が第１トランジスタ１０８と浮遊拡散ノードＦＤの上方に形成されて、第１トランジスタ１０８と浮遊拡散ノードＦＤに電気的に結合される。第１相互接続構造７０２は、相互接続誘電体層７１０において複数のワイヤ７０６と複数のビア７０８とを含む。ワイヤ７０６とビア７０８はそれぞれ、導電経路を定義するため交互に積層される複数のワイヤレベルと複数のビアレベルとにグループ化される。
また、図２７の断面図２７００に表すように、第１接合副構造７１２ａが第１相互接続構造７０２上に形成される。第１接合副構造７１２ａは、接合誘電体層７１６において複数の接合パッド７１８と接合ビア７２０とを含む。接合パッド７１８と接合誘電体層７１６は共通接合面を形成し、接合ビア７２０は対応する接合パッド７１８から第１相互接続構造７０２へと延伸する。
図２８～図３０の断面図２８００～３０００に表すように、第２ＩＣチップ１０２ｂが形成される。第２ＩＣチップ１０２ｂは画素センサの第２部分を含み、画素センサのデバイスを電気的に分離するＳＴＩ構造を更に含む。画素センサの第２部分の上部レイアウトは、例えば図６に示すようなものであり、及び／又は断面図２８００～３０００は、例えば図６のＣ－Ｃ’線に沿って得られるものであってよい。図２３と図２４は、第２ＩＣチップ１０２ｂのいくつかの実施形態の回路図２３００、２４００を提供する。
図２８の断面図２８００に具体的に表すように、一連のドーピング処理が第２半導体基板５０２上で実行される。一連のドーピング処理は、シャローウェル５０６と、シャローウェル５０６の下にあるディープウェル５０８とを形成する。シャローウェル５０６とディープウェル５０８はドープ型（例えば、ｐ型又はｎ型）を共有するが、異なるドーピングプロファイル及び／又は濃度を有する。
いくつかの実施形態において、一連のドーピング処理は、１）ディープウェル５０８を形成するための第２半導体基板５０２のブランケットドーピングと、２）シャローウェル５０６を形成するための第２半導体基板５０２のブランケットドーピングとを含む。ブランケットドーピングは、例えばマスクなし（例えばフォトリソグラフィマスク等なし）でのドーピングであってよい。ドーピング処理は、例えばイオン注入等により実行されてよい。
また、図２８の断面図２８００に表すように、ＳＴＩ構造５０４が、第２半導体基板５０２のデバイス領域２８０２を区分するため第２半導体基板５０２の表側内に延伸して形成される。以降で見られるように、デバイス領域２８０２は以降で形成される画素センサのトランジスタに対応する。ＳＴＩ構造５０４は、酸化ケイ素及び／又は他の適切な誘電体材料であるか、それを含む。
いくつかの実施形態において、ＳＴＩ構造５０４を形成するための処理は、１）トレンチを形成するため第２半導体基板５０２をパターニングすることと、２）トレンチに誘電体層を堆積することと、３）トレンチ外の誘電体層の部分を除去するため誘電体層に平坦化を実行することとを含む。パターニングは、例えばフォトリソグラフィ／エッチング等により実行されてよい。
図２９の断面図２９００に表すように、リセットトランジスタ１３４と選択トランジスタ１３８とを含む複数の第２トランジスタ１１０が、第２半導体基板５０２の表側上に形成される。第２トランジスタ１１０は、ＳＴＩ構造５０４により区分されたデバイス領域２８０２上にそれぞれ形成され、ＳＴＩ構造５０４により互いに分離されて電気的に分離される。
第２トランジスタ１１０は、個別の第２ゲート電極５１０と、個別の第２ゲート誘電体層５１２と、個別の第２ソース／ドレイン領域５１６の対とを含む。第２ゲート電極５１０は、それぞれ第２ゲート誘電体層５１２と積層され、第２ゲート誘電体層５１２は第２ゲート電極５１０を第２半導体基板５０２から分離する。第２ソース／ドレイン領域５１６は第２半導体基板５０２にあり、各第２ゲート電極５１０は第２ソース／ドレイン領域５１６のそれぞれの対の第２ソース／ドレイン領域間にある。
第２ゲート電極５１０と第２ゲート誘電体層５１２の形成は、例えば、誘電体層と導電層を堆積することと、続いて誘電体層と導電層をそれぞれ第２ゲート誘電体層５１２と第２ゲート電極５１０にパターニングすることとを含んでよい。第２ソース／ドレイン領域５１６の形成は、例えば、第２半導体基板５０２の選択的ドーピングを含んでよい。選択的ドーピングは、例えば配置されたマスクを用いた（例えばフォトリソグラフィマスク等を用いた）ドーピングであってよい。ドーピング処理は、例えばイオン注入等により実行されてよい。
図３０の断面図３０００に表すように、複数の第２側壁スペーサ５１４が第２ゲート電極５１０の側壁上に形成される。第２側壁スペーサ５１４は誘電体であり、例えば第２ゲート電極５１０上に誘電体層を堆積し、続いて該誘電体層をエッチバックすることにより形成されてよい。ただし、他の適切な処理も可能である。
また、図３０の断面図３０００に表すように、第２相互接続構造７０４が第２トランジスタ１１０の上方に形成されて、第２トランジスタ１１０に電気的に結合される。レイアウトが異なる以外は、第２相互接続構造７０４は上述した第１相互接続構造７０２と同様である。よって、第２相互接続構造７０４は相互接続誘電体層７１０において積層された複数のワイヤ７０６と複数のビア７０８とを含む。
また、図３０の断面図３０００に表すように、第２接合副構造７１２ｂが第２相互接続構造７０４上に形成される。第２接合副構造７１２ｂは、上述した第１接合副構造７１２ａと同様であり、よって接合誘電体層７１６において複数の接合パッド７１８と接合ビア７２０とを含む。
図３１の断面図３１００に表すように、図３０の第２ＩＣチップ１０２ｂが上下に反転されて第１接合界面７１４で図２７の第１ＩＣチップ１０２ａに接合される。該接合は、第１接合界面７１４での金属間接合と誘電体間接合の両方を含む。更に、該接合は、図２７の画素センサの第１部分と図３０の画素センサの第２部分から画素センサ１０６を形成する。画素センサ１０６は、例えば図２３又は図２４のような回路図を有してよい。
図３１に見られるように、イメージセンサは受光素子１０４でＳＴＩ構造を有さない。以降に形成されるシャローウェル１１６及びディープウェル１１８とＤＴＩ構造が、性能の大きなトレードオフなしに第１ＩＣチップ１０２ａでの画素センサ１０６の部分の電気的分離を提供するのに十分であることを理解されたい。
ＳＴＩ構造が第１半導体基板１１２の表側内に延伸する場合、ＳＴＩ構造形成の間の基板のエッチングは結晶損傷を引き起こす可能性がある。この結晶損傷は、受光素子の性能を低下させる漏洩／暗電流を引き起こす可能性がある。シャローウェル１１６が、ＳＴＩ構造での漏洩／暗電流を抑制するためにＳＴＩ構造の周囲に形成されることができる。しかし、漏洩／暗電流を十分に抑制するため、シャローウェル１１６は幅が広くなる。この広い幅は、受光素子１０４のための領域サイズを減少させ、よって微細化を制限してしまう。
受光素子１０４でＳＴＩ構造を省くことで、シャローウェル１１６は狭い幅を有することができ、よって受光素子の領域の占有をより少なくすることができる。これは受光素子１０４のＦＷＣを拡大し、受光素子１０４からの電荷転送を高め、これは画素センサ１０６の微細化を高めることを可能とする。
受光素子１０４は比較的大きく且つ第１ＩＣチップ１０２ａにあって第２ＩＣチップ１０２ｂにはないため、第１ＩＣチップ１０２ａでの画素センサ１０６の部分が、画素センサ１０６の微細化を制限するものとなる。よって、第１ＩＣチップ１０２ａでの画素センサ１０６の微細化は、画素センサ１０６全体の微細化の効果を奏することができる。更に、第２ＩＣチップ１０２ｂでの画素センサ１０６の部分は、空間に余裕がある可能性がある。第２ＩＣチップ１０２ｂでの空間の余裕のため、ＳＴＩ構造は画素センサ１０６の微細化を制限することなく第２ＩＣチップ１０２ｂで用いられることができる。そのようなＳＴＩ構造は、第２ＩＣチップ１０２ｂでの電気的分離を高める。
図３２の断面図３２００に表すように、複数のＴＳＶ１８２４が第２半導体基板５０２を貫通して第２相互接続構造７０４へ延伸するよう形成される。更に、ＴＳＶ１８２４は、ＴＳＶ１８２４に個別のＴＳＶ誘電体層１８２６により第２半導体基板５０２から分離されて形成される。ＴＳＶ１８２４は導電性であり、第２半導体基板５０２の裏側から第２相互接続構造７０４への電気的な結合を提供する。
また、図３２の断面図３２００に表すように、第３接合副構造１８２０ａが第２半導体基板５０２の裏側上に形成される。第３接合副構造１８２０ａは第１接合副構造７１２ａに類似であり、よって接合誘電体層７１６において複数の接合パッド７１８を含む。ただし、第１接合副構造７１２ａとは異なり、第３接合副構造１８２０ａは接合ビア７２０を有さない。代わりに、ＴＳＶ１８２４が第３接合構造１８２０ａの接合パッド７１８へ延伸する。
図３３～図３５の断面図３３００～３５００に表すように、第３ＩＣチップ１０２ｃが形成される。第３ＩＣチップ１０２ｃはＡＳＩＣ１５０４を含み、ＡＳＩＣ１５０４のデバイスを電気的に分離するＳＴＩ構造を更に含む。ＡＳＩＣ１５０４は、例えば、画素センサ１０６及び他の画素センサの出力にＩＳＰを実行するよう構成されてよい。ＡＳＩＣ１５０４のブロック図は、例えば図１５Ｄ又は図１６Ｂに示すようなものであってよい。
図３３の断面図３３００により具体的に表すように、ＳＴＩ構造１８０８が、デバイス領域３３０２を区分するため第３半導体基板１８０２の表側内に延伸するよう形成される。以降に見られるように、デバイス領域３３０２は以降で形成されるＡＳＩＣ１５０４のトランジスタに対応する。ＳＴＩ構造１８０８は、酸化ケイ素及び／又は他の適切な誘電体材料であるか、それを含んでよい。
いくつかの実施形態において、ＳＴＩ構造１８０８を形成するための処理は、１）トレンチを形成するため第３半導体基板１８０２をパターニングすることと、２）トレンチに誘電体層を堆積することと、３）トレンチ外の誘電体層の部分を除去するため誘電体層に平坦化を実行することとを含む。パターニングは、例えばフォトリソグラフィ／エッチング等により実行されてよい。
また、図３３の断面図３３００に表すように、一連のドーピング処理が第３半導体基板１８０２上で実行される。一連のドーピング処理は、それぞれデバイス領域３３０２で、第３半導体基板１８０２のバルク領域１８０２ｂｋの上にある複数のドープウェル１８１０を形成する。ドープウェル１８１０は、例えばｎ型及びｐ型といった異なるドープ型を有してよい。
いくつかの実施形態において、一連のドーピング処理は、、１）第１のドープ型を有するドープウェル１８１０を形成するための第３半導体基板１８０２の選択的ドーピングと、２）第１のドープ型とは逆の第２のドープ型を有するドープウェル１８１０を形成するための第３半導体基板１８０２の選択的ドーピングとを含む。、選択的ドーピングは、例えば配置されたマスクを用いた（例えばフォトリソグラフィマスク等を用いた）ドーピングであってよい。ドーピング処理は、例えばイオン注入等により実行されてよい。
図３４の断面図３４００に表すように、複数の第３トランジスタ１８０４が第３半導体基板１８０２の表側上に形成される。第３トランジスタ１８０４は、ＳＴＩ構造１８０８により区分されたデバイス領域３３０２上にそれぞれ形成され、ＳＴＩ構造１８０８により分離されて電気的に分離される。
第３トランジスタ１８０４は、個別の第３ゲート電極１８１２と、個別の第３ゲート誘電体層１８１４と、個別の第３ソース／ドレイン領域１８１８の対とを含む。第３ゲート電極１８１２は、それぞれ第３ゲート誘電体層１８１４と積層され、第３ゲート誘電体層１８１４は第３ゲート電極１８１２を第３半導体基板１８０２から分離する。第３ソース／ドレイン領域１８１８は第３半導体基板１８０２にあり、各第３ゲート電極１８１２は第３ソース／ドレイン領域１８１８のそれぞれの対の第３ソース／ドレイン領域間にある。
第３ゲート電極１８１２と第３ゲート誘電体層１８１４の形成は、例えば、誘電体層と導電層を堆積することと、、続いて誘電体層と導電層をそれぞれ第３ゲート誘電体層１８１４と第３ゲート電極１８１２にパターニングすることとを含んでよい。第３ソース／ドレイン領域１８１８の形成は、例えば、第３半導体基板１８０２の選択的ドーピングを含んでよい。選択的ドーピングは、例えば配置されたマスクを用いた（例えばフォトリソグラフィマスク等を用いた）ドーピングであってよい。ドーピング処理は、例えばイオン注入等により実行されてよい。
図３５の断面図３５００に表すように、複数の第３側壁スペーサ１８１６が第３ゲート電極１８１２の側壁上に形成される。第３側壁スペーサ１８１６は誘電体であり、例えば第３ゲート電極１８１２上に誘電体層を堆積し、続いて該誘電体層をエッチバックすることにより形成されてよい。ただし、他の適切な処理も可能である。
また、図３５の断面図３５００に表すように、第３相互接続構造１８０６が第３トランジスタ１８０４の上方に形成されて、第３トランジスタ１８０４に電気的に結合される。レイアウトが異なる以外は、第３相互接続構造１８０６は上述した第１相互接続構造７０２と同様である。よって、第３相互接続構造１８０６は相互接続誘電体層７１０において積層された複数のワイヤ７０６と複数のビア７０８とを含む。
第３相互接続構造１８０６は、ＡＳＩＣ１５０４を形成するため第３トランジスタ１８０４と電気的に結合される。ＡＳＩＣは、イメージセンサの画素センサ１０６及び他の画素センサの出力のＩＳＰのために構成される。ＡＳＩＣ１５０４は、例えば、列回路、行回路、ＡＤＣ、コントローラ回路、ＤＡＣ、他の適切な回路１５１６等、又はこれらの任意の組合せを含んでよい。
また、図３５の断面図３５００に表すように、第４接合副構造１８２０ｂが第３相互接続構造１８０６上に形成される。第４接合副構造１８２０ｂは上述した第１接合副構造７１２ａに類似であり、よって接合誘電体層７１６において複数の接合パッド７１８と接合ビア７２０とを含む。
図３６の断面図３６００に表すように、図３２の構造が上下に反転されて第２接合界面１８２２で図３５の第３ＩＣチップ１０２ｃに接合される。該接合は、画素センサ１０６をＡＳＩＣ１５０４に電気的に結合し、金属間接合と誘電体間接合の両方を含む。
また、図３６の断面図３６００に表すように、ＤＴＩ構造１２０が第１半導体基板１１２の裏側内に延伸するよう形成される。ＤＴＩ構造１２０は、ｈｉｇｈ－ｋ誘電体等、又はそれらの組合せであるか、それを含んでよい。いくつかの実施形態において、ＤＴＩ構造１２０を形成するため処理は、１）トレンチを形成するため第３半導体基板１８０２をパターニングすることと、２）トレンチに誘電体層を堆積することと、３）トレンチ外の誘電体層の部分を除去するため誘電体層に平坦化を実行することとを含む。パターニングは、例えばフォトリソグラフィ／エッチング等により実行されてよい。
図３７の断面図３７００に表すように、裏側パッシベーション層７２２と、複数のカラーフィルタ７２４と、複数のマイクロレンズ７２６と、グリッド構造７２８が、第１半導体基板１１２の裏側上に形成される。裏側パッシベーション層７２２は、第１半導体基板１１２の裏側を覆う。カラーフィルタ７２４は裏側パッシベーション層７２２の上にあり、それぞれ受光素子１０４の上にある。更に、カラーフィルタ７２４はグリッド構造７２８により互いに分離される。マイクロレンズ７２６はそれぞれカラーフィルタ７２４の上にある。
図２５～図３７を方法を参照して説明したが、これら図に示した構造は該方法に限定されず、方法とは独立していることを理解されたい。図２５～図３７を一連の行為として説明したが、行為の順序は他の実施形態において変更されてよいことを理解されたい。図２５～図３７を特定の行為の組として図示及び説明したが、図示及び／又は説明したいくつかの行為は他の実施形態において省略されてよい。更に、図示及び／又は説明されていない行為が他の実施形態において含まれてよい。
図３８を参照し、図２５～図３７の方法のいくつかの実施形態のブロック図３８００を提供する。
ステップ３８０２で、画素センサの第１部分を含む第１ＩＣチップが形成される。第１部分は、受光素子と、受光素子に隣接する第１トランジスタとを含む。更に、第１ＩＣチップは受光素子でＳＴＩ構造を有さない。ＳＴＩ構造を省くことは、画素センサの微細化を高めることを可能とする。例えば、図２５～図２７を参照されたい。
ステップ３８０４で、画素センサの第２部分を含む第２ＩＣチップが形成される。第２部分は、ＳＴＩ構造により互いに分離された複数の第２トランジスタを含む。図２８～図３０を参照されたい。画素センサは、例えば４Ｔ ＡＰＳ等であってよい。
ステップ３８０６で、第１ＩＣチップと第２ＩＣチップが第１接合界面で接合される。例えば、図３１を参照されたい。
ステップ３８０８で、ＴＳＶは第２半導体基板を貫通して第２ＩＣチップの第２相互接続構造へ延伸するよう形成される。例えば、図３２を参照されたい。
ステップ３８１０で、接合構造がＴＳＶ上に形成されてＴＳＶに電気的に結合される。例えば、図３２を参照されたい。
ステップ３８１２で、イメージシグナル処理（ＩＳＰ）のためのＡＳＩＣを含む第３ＩＣチップが形成される。ＡＳＩＣは、ＳＴＩ構造により互いに分離された複数の第３トランジスタを含む。例えば、図３３～図３５を参照されたい。
ステップ３８１４で、第２ＩＣチップと第３ＩＣチップが第２接合界面で接合される。例えば、図３６を参照されたい。
ステップ３８１６で、カラーフィルタとマイクロレンズが第１ＩＣチップ上に積層されて形成される。例えば、図３７を参照されたい。
図３８のブロック図３８００を一連の行為又はイベントとして図示し説明したが、そのような行為又はイベントの図示された順序は限定として解釈されるものではないことを理解されたい。例えば、いくつかの行為は、これら図示及び／又は説明されるものとは別に、他の順序で、及び／又は、他の行為又はイベントと同時に行われてよい。更に、ここでの１つ以上の様態又は実施形態を実施するために、図示された行為の全てが必要とされなくてよく、ここで図示された１つ以上の行為は１つ以上の別の行為又はフェーズにおいて行われてもよい。
いくつかの実施形態において、本発明は、第１基板を含む第１ＩＣチップと、前記第１ＩＣチップと積層される第２ＩＣチップと、前記第１ＩＣチップと前記第２ＩＣチップとにまたがる画素センサとを含む、イメージセンサを提供し、前記画素センサは、前記第１ＩＣチップにおいて第１トランジスタと受光素子とを含み、前記第２ＩＣチップにおいて複数の第２トランジスタを更に含み、前記受光素子は前記第１基板にあり、前記第１トランジスタは前記第１基板の表側上にあり、前記第１ＩＣチップは、受光素子の表側内に延伸するシャロートレンチアイソレーション（ＳＴＩ）構造を有さない。いくつかの実施形態において、前記第１ＩＣチップは、前記第１基板に前記表側から延伸し、前記受光素子を囲むグリッド状上部形状を有するドープウェルを含み、前記表側は、前記受光素子に面する前記ドープウェルの第１側壁から前記受光素子とは逆を向く前記ドープウェルの第２側壁まで、実質的に平面プロファイルを有する。いくつかの実施形態において、前記ドープウェルは、前記第１トランジスタのソース又はドレイン領域とは逆のドープ型を有する。いくつかの実施形態において、前記画素センサに隣接して前記画素センサの繰り返しとなる第２画素センサを更に含み、前記表側は、前記画素センサから前記第２画素センサまで、実質的に平面プロファイルを有する。いくつかの実施形態において、前記第２ＩＣチップは、前記第２トランジスタが配置される第２基板と、前記第２基板内に延伸し、前記第２トランジスタを互いに分離するＳＴＩ構造とを含む。いくつかの実施形態において、前記イメージセンサは、前記第２ＩＣチップが中間となるように前記第１ＩＣチップと前記第２ＩＣチップに積層される第３ＩＣチップと、前記第２ＩＣチップと前記第３ＩＣチップとにまたがるＩＳＰのためのＡＳＩＣとを更に含む。いくつかの実施形態において、前記画素センサは、前記第１ＩＣチップにおいて１つのみのトランジスタを有し、前記第２ＩＣチップにおいて３つのみ又はそれ以上のトランジスタを有する。いくつかの実施形態において、前記複数の第２トランジスタは、リセットトランジスタと、ソースフォロアトランジスタと、選択トランジスタとを含み、前記ソースフォロアトランジスタと前記選択トランジスタは直列に電気的に結合され、前記ソースフォロアトランジスタのゲート電極は、前記リセットトランジスタのソース／ドレイン領域と前記第１トランジスタのソース／ドレイン領域に電気的に結合される。
いくつかの実施形態において、本発明は、第１半導体基板と、前記第１半導体基板において隣接する第１受光素子及び第２受光素子と、前記第１半導体基板の表側表面上で前記第１受光素子に隣接する第１トランジスタと、第２半導体基板と、前記第２半導体基板上の複数の第２トランジスタとを含む、もう１つのイメージセンサを提供し、前記第１トランジスタは、前記第１半導体基板においてソース又はドレイン領域を有し、前記第１受光素子と前記第１トランジスタ及び前記第２トランジスタが画素センサを形成し、前記表側表面は、前記第１受光素子から前記第２受光素子まで継続的に前記ソース又はドレイン領域の頂部と面一である。いくつかの実施形態において、前記イメージセンサは前記第１半導体基板においてドープウェルを更に含み、前記ドープウェルは前記第１受光素子と前記第２受光素子とを分離し、前記第１受光素子に面する第１側壁と、前記第２受光素子に面する第２側壁とを有し、前記表側表面は、前記第１側壁から前記第２側壁まで継続的に前記ソース又はドレイン領域の頂部と面一である。いくつかの実施形態において、前記イメージセンサは前記第１半導体基板においてドープウェルを更に含み、前記ドープウェルは前記ソース又はドレイン領域とは逆のドープ型を有し、前記第１受光素子と前記第２受光素子との間で柱状プロファイルを有し、前記柱状プロファイルの頂部は、前記第１受光素子から前記第２受光素子まで実質的に平坦である。いくつかの実施形態において、前記イメージセンサは前記第１半導体基板において、前記ドープウェルの下にある第２ドープウェルを更に含み、前記第２ドープウェルは前記逆のドープ型を有し、前記第１受光素子と前記第２受光素子との間にあって前記ドープウェルから前記第１半導体基板の前記表側表面とは反対の裏側表面へ延伸する柱状プロファイルを有し、前記ドープウェルの前記柱状プロファイルと前記第２ドープウェルの前記柱状プロファイルが共通の幅を共有する。いくつかの実施形態において、前記イメージセンサは、前記第１半導体基板の前記表側表面とは反対であり前記表側表面から間隔が空けられた前記第１半導体基板の裏側表面内に延伸する、ＤＴＩ構造を更に含み、前記ＤＴＩ構造は、前記第１受光素子と前記第２受光素子とを分離する部分を有し、前記第１半導体基板は、前記部分から前記ソース又はドレイン領域の前記頂部と面一である高さレベルまで垂直方向に続く。いくつかの実施形態において、前記画素センサは、４Ｔ ＡＰＳである。
いくつかの実施形態において、本発明はイメージセンサを形成するための方法を提供し、該方法は、第１基板に受光素子を形成することと、前記第１基板上に、前記受光素子と隣接する第１トランジスタを形成することであって、前記受光素子と前記第１トランジスタは第１画素センサ部分を形成することとを含む、第１集積回路（ＩＣ）チップを形成することと、第２基板上に複数の第２トランジスタを形成することであって、前記第２トランジスタは第２画素センサ部分を形成することを含む、第２ＩＣチップを形成することと、画素センサを形成するため前記第１画素センサ部分と前記第２画素センサ部分が積層されて共に電気的に結合されるよう、前記第１ＩＣチップと前記第２ＩＣチップとを接合することとを含み、前記第１トランジスタは前記第１基板の半導体表面上にあり、前記第１ＩＣチップは、前記受光素子で前記半導体表面内に延伸するＳＴＩ構造を有さない。いくつかの実施形態において、前記第１ＩＣチップを形成することは、前記受光素子と前記第１トランジスタが形成される画素領域を囲んで区分するドープウェルを形成するため第１基板をドーピングすることを含み、前記半導体表面は、前記第１トランジスタの完成時に、前記ドープウェルの第１側壁から前記ドープウェルの第２側壁まで平坦であり、前記受光素子の共通する側で、前記第１側壁は前記受光素子と面し、前記第２側壁は前記受光素子とは逆を向く。いくつかの実施形態において、前記接合は、前記第１ＩＣチップ及び前記第２ＩＣチップのそれぞれの金属パッドが界面で接合され、前記第１ＩＣチップ及び前記第２ＩＣチップのそれぞれの誘電体層が前記界面で接合される接合により実行される。いくつかの実施形態において、前記第２ＩＣチップを形成することは、デバイス領域を囲んで区分するトレンチを形成するため前記第２基板をパターニングすることと、前記トレンチを誘電体材料で充填することであって、前記第２トランジスタはそれぞれ前記デバイス領域上に形成され、前記誘電体材料は前記第２トランジスタを互いに分離し且つ電気的に分離することとを含む。いくつかの実施形態において、前記第１ＩＣチップを形成することは、前記第１基板において前記受光素子に隣接する第２受光素子を形成することを含み、前記半導体表面は、前記第１トランジスタの形成後に、前記第１トランジスタのソース又はドレイン領域の頂部と面一の高さで、前記受光素子から前記第２受光素子まで継続して延伸する。いくつかの実施形態において、前記方法は、第３基板上に複数の第３トランジスタを形成することと、前記第３トランジスタを覆う相互接続構造を形成することであって、前記第３トランジスタと前記相互接続構造がＡＳＩＣを形成することとを含む、第３ＩＣチップを形成することと、前記第２ＩＣチップが前記第１ＩＣチップと前記第３ＩＣチップとの中間となるよう、そして前記ＡＳＩＣが前記画素センサに電気的に結合されるよう、前記第２ＩＣチップと前記第３ＩＣチップを接合することとを更に含む。
上記は、当業者が本発明の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本発明の精神及び範囲から逸脱せず、本発明の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
本発明のイメージセンサ及びイメージセンサを形成するための方法は、様々な積層型ＣＭＯＳイメージセンサに適用することができる。
符号の設定
１００、１０００：概略図
２００、４００Ａ、４００Ｂ、４００Ｃ、４００Ｄ、４００Ｅ、４００Ｆ、５００、７００、１２００、１８００、２２００、２５００、２６００、２７００、２８００、２９００、３０００、３１００、３２００、３３００、３４００、３５００、３５００、３６００、３７００：断面図
３００、６００、１１００、１７００、２１００：上部レイアウト図
８００、９００、１３００、１４００、１９００、２０００、２３００、２４００：回路図
１５００Ａ、１５００Ｂ、１５００Ｃ、１５００Ｄ、１６００Ａ、１６００Ｂ、３８００：ブロック図
１０２ａ：第１ＩＣチップ
１０２ｂ：第２ＩＣチップ
１０２ｃ：第３ＩＣチップ
１０４：受光素子
１０６：画素センサ
１０８：第１トランジスタ
１１０：第２トランジスタ
１１２：第１半導体基板
１１２ｂｓ：裏側
１１２ｂｋ：バルク領域
１１２ｆｓ：表側
１１４：転送トランジスタ
１１６：シャローウェル
１１８：ディープウェル
１２０：ＤＴＩ構造
１２２：第１ドープ領域
１２４：第２ドープ領域
１２６：第３ドープ領域
１２８：第１ゲート電極
１２８ｐ：突出部
１３０：第１ゲート誘電体層
１３２：第１側壁スペーサ
１３４：リセットトランジスタ
１３６：ソースフォロアトランジスタ
１３８：選択トランジスタ
５０２：第２半導体基板
５０２ｂｓ：裏側
５０２ｆｓ：表側
５０４：ＳＴＩ構造
５０６：シャローウェル
５０８：ディープウェル
５１０：第２ゲート電極
５１２：第２ゲート誘電体層
５１４：第２側壁スペーサ
５１６：第２ソース／ドレイン領域
７０２：第１相互接続構造
７０４：第２相互接続構造
７０６：ワイヤ
７０８：ビア
７１０：相互接続誘電体層
７１２：第１接合構造
７１２ａ：第１接合副構造
７１２ｂ：第２接合副構造
７１４：第１接合界面
７１６：接合誘電体層
７１８：接合パッド
７２０：接合ビア
７２２：裏側パッシベーション層
７２４：カラーフィルタ
７２６：マイクロレンズ
７２８：グリッド構造
８０２：接地
９０２：補助画素回路
１５０２：画素アレイ
１５０４：ＡＳＩＣ
１５０８：行回路
１５１０：アナログ－デジタル変換回路（ＡＤＣ）
１５１２：コントローラ回路
１５１４：デジタル－アナログ変換回路（ＤＡＣ）
１５１６：他の適切な回路
１５１８：パッド
１６０２：もう１つの回路
１８０２：第３半導体基板
１８０２ｂｋ：バルク領域
１８０４：第３トランジスタ
１８０６：第３相互接続構造
１８０８：ＳＴＩ構造
１８１０：ドープウェル
１８１２：第３ゲート電極
１８１４：第３ゲート誘電体層
１８１６：第３側壁スペーサ
１８１８：第３ソース／ドレイン領域
１８２０：第２接合構造
１８２０ａ：第３接合副構造
１８２０ｂ：第４接合副構造
１８２２：第２接合界面
１８２４：ＴＳＶ
１８２６：ＴＳＶ誘電体層
２５０２ａ：第１受光素子領域
２５０２ｂ：第２受光素子領域
２８０２：デバイス領域
３８０２、３８０４、３８０６、３８０８、３８１０、３８１２、３８１４、３８１６：ステップ
Ａ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’、Ｅ－Ｅ’、Ｆ－Ｆ’、Ｇ－Ｇ’：線
ＦＤ：浮遊拡散ノード
Ｐ：ピッチ
ＯＵＴ：出力端
ＲＳＴ：リセット信号
ＳＥＬ：選択信号
ＴＸ：転送信号
ＶＤＤ：電源電圧
Ｖｒｓｔ：リセット電圧
Ｗｓｔｉ：幅

Claims (20)

  1. 第１基板を含む第１集積回路（ＩＣ）チップと、
    前記第１ＩＣチップと積層される第２ＩＣチップと、
    前記第１ＩＣチップと前記第２ＩＣチップとにまたがる画素センサと
    を含み、
    前記画素センサは、前記第１ＩＣチップにおいて第１トランジスタと受光素子とを含み、前記第２ＩＣチップにおいて複数の第２トランジスタを更に含み、
    前記受光素子は前記第１基板にあり、前記第１トランジスタは前記第１基板の表側上にあり、
    前記第１ＩＣチップは、受光素子の前記表側内に延伸するシャロートレンチアイソレーション（ＳＴＩ）構造を有さない、
    イメージセンサ。
  2. 前記第１ＩＣチップは、前記第１基板に前記表側から延伸し、前記受光素子を囲むグリッド状上部形状を有するドープウェルを含み、
    前記表側は、前記受光素子に面する前記ドープウェルの第１側壁から前記受光素子とは逆を向く前記ドープウェルの第２側壁まで、実質的に平面プロファイルを有する、
    請求項１に記載のイメージセンサ。
  3. 前記ドープウェルは、前記第１トランジスタのソース又はドレイン領域とは逆のドープ型を有する、
    請求項２に記載のイメージセンサ。
  4. 前記画素センサに隣接して前記画素センサの繰り返しとなる第２画素センサ
    を更に含み、
    前記表側は、前記画素センサから前記第２画素センサまで、実質的に平面プロファイルを有する、
    請求項１に記載のイメージセンサ。
  5. 前記第２ＩＣチップは、
    前記第２トランジスタが配置される第２基板と、
    前記第２基板内に延伸し、前記第２トランジスタを互いに分離するＳＴＩ構造と
    を含む、
    請求項１に記載のイメージセンサ。
  6. 前記第２ＩＣチップが中間となるように前記第１ＩＣチップと前記第２ＩＣチップに積層される第３ＩＣチップと、
    前記第２ＩＣチップと前記第３ＩＣチップとにまたがるイメージシグナル処理（ＩＳＰ）のための特定用途向け集積回路（ＡＳＩＣ）と
    を更に含む、
    請求項５に記載のイメージセンサ。
  7. 前記画素センサは、前記第１ＩＣチップにおいて１つのみのトランジスタを有し、前記第２ＩＣチップにおいて３つのみ又はそれ以上のトランジスタを有する、
    請求項１に記載のイメージセンサ。
  8. 前記複数の第２トランジスタは、リセットトランジスタと、ソースフォロアトランジスタと、選択トランジスタとを含み、
    前記ソースフォロアトランジスタと前記選択トランジスタは直列に電気的に結合され、
    前記ソースフォロアトランジスタのゲート電極は、前記リセットトランジスタのソース／ドレイン領域と前記第１トランジスタのソース／ドレイン領域に電気的に結合される、
    請求項１に記載のイメージセンサ。
  9. 第１半導体基板と、
    前記第１半導体基板において隣接する第１受光素子及び第２受光素子と、
    前記第１半導体基板の表側表面上で前記第１受光素子に隣接する第１トランジスタと、
    第２半導体基板と、
    前記第２半導体基板上の複数の第２トランジスタと
    を含み、
    前記第１トランジスタは、前記第１半導体基板においてソース又はドレイン領域を有し、
    前記第１受光素子と前記第１トランジスタ及び前記第２トランジスタが画素センサを形成し、
    前記表側表面は、前記第１受光素子から前記第２受光素子まで継続的に前記ソース又はドレイン領域の頂部と面一である、
    イメージセンサ。
  10. 前記第１半導体基板においてドープウェルを更に含み、
    前記ドープウェルは前記第１受光素子と前記第２受光素子とを分離し、前記第１受光素子に面する第１側壁と、前記第２受光素子に面する第２側壁とを有し、
    前記表側表面は、前記第１側壁から前記第２側壁まで継続的に前記ソース又はドレイン領域の頂部と面一である、
    請求項９に記載のイメージセンサ。
  11. 前記第１半導体基板においてドープウェルを更に含み、
    前記ドープウェルは前記ソース又はドレイン領域とは逆のドープ型を有し、前記第１受光素子と前記第２受光素子との間で柱状プロファイルを有し、
    前記柱状プロファイルの頂部は、前記第１受光素子から前記第２受光素子まで実質的に平坦である、
    請求項９に記載のイメージセンサ。
  12. 前記第１半導体基板において、前記ドープウェルの下にある第２ドープウェルを更に含み、
    前記第２ドープウェルは前記逆のドープ型を有し、前記第１受光素子と前記第２受光素子との間にあって前記ドープウェルから前記第１半導体基板の前記表側表面とは反対の裏側表面へ延伸する柱状プロファイルを有し、
    前記ドープウェルの前記柱状プロファイルと前記第２ドープウェルの前記柱状プロファイルが共通の幅を共有する、
    請求項１１に記載のイメージセンサ。
  13. 前記第１半導体基板の前記表側表面とは反対側であり前記表側表面から間隔が空けられた前記第１半導体基板の裏側表面内に延伸する、ディープトレンチアイソレーション（ＤＴＩ）構造を更に含み、
    前記ＤＴＩ構造は、前記第１受光素子と前記第２受光素子とを分離する部分を有し、
    前記第１半導体基板は、前記部分から前記ソース又はドレイン領域の前記頂部と面一である高さレベルまで垂直方向に続く、
    請求項９に記載のイメージセンサ。
  14. 前記画素センサは、４トランジスタ（４Ｔ）アクティブピクセルセンサ（ＡＰＳ）である、
    請求項９に記載のイメージセンサ。
  15. イメージセンサを形成するための方法であって、
    第１基板に受光素子を形成することと、
    前記第１基板上に、前記受光素子と隣接する第１トランジスタを形成することであって、前記受光素子と前記第１トランジスタは第１画素センサ部分を形成することと
    を含む、第１集積回路（ＩＣ）チップを形成することと、
    第２基板上に複数の第２トランジスタを形成することであって、前記第２トランジスタは第２画素センサ部分を形成すること
    を含む、第２ＩＣチップを形成することと、
    画素センサを形成するため前記第１画素センサ部分と前記第２画素センサ部分が積層されて共に電気的に結合されるよう、前記第１ＩＣチップと前記第２ＩＣチップとを接合することと
    を含み、
    前記第１トランジスタは前記第１基板の半導体表面上にあり、
    前記第１ＩＣチップは、前記受光素子で前記半導体表面内に延伸するシャロートレンチアイソレーション（ＳＴＩ）構造を有さない、
    方法。
  16. 前記第１ＩＣチップを形成することは、前記受光素子と前記第１トランジスタが形成される画素領域を囲んで区分するドープウェルを形成するため第１基板をドーピングすることを含み、
    前記半導体表面は、前記第１トランジスタの完成時に、前記ドープウェルの第１側壁から前記ドープウェルの第２側壁まで平坦であり、
    前記受光素子の共通する側で、前記第１側壁は前記受光素子と面し、前記第２側壁は前記受光素子とは逆を向く、
    請求項１５に記載の方法。
  17. 前記接合は、前記第１ＩＣチップ及び前記第２ＩＣチップのそれぞれの金属パッドが界面で接合され、前記第１ＩＣチップ及び前記第２ＩＣチップのそれぞれの誘電体層が前記界面で接合される接合により実行される、
    請求項１５に記載の方法。
  18. 前記第２ＩＣチップを形成することは、
    デバイス領域を囲んで区分するトレンチを形成するため前記第２基板をパターニングすることと、
    前記トレンチを誘電体材料で充填することであって、前記第２トランジスタはそれぞれ前記デバイス領域上に形成され、前記誘電体材料は前記第２トランジスタを互いに分離し且つ電気的に分離することと
    を含む、
    請求項１５に記載の方法。
  19. 前記第１ＩＣチップを形成することは、前記第１基板において前記受光素子に隣接する第２受光素子を形成することを含み、
    前記半導体表面は、前記第１トランジスタの形成後に、前記第１トランジスタのソース又はドレイン領域の頂部と面一の高さで、前記受光素子から前記第２受光素子まで継続して延伸する、
    請求項１５に記載の方法。
  20. 第３基板上に複数の第３トランジスタを形成することと、
    前記第３トランジスタを覆う相互接続構造を形成することであって、前記第３トランジスタと前記相互接続構造が特定用途向け集積回路（ＡＳＩＣ）を形成することと
    を含む、第３ＩＣチップを形成することと、
    前記第２ＩＣチップが前記第１ＩＣチップと前記第３ＩＣチップとの中間となるよう、そして前記ＡＳＩＣが前記画素センサに電気的に結合されるよう、前記第２ＩＣチップと前記第３ＩＣチップを接合することと
    を更に含む、
    請求項１５に記載の方法。
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