JP2024027768A - 電源制御装置、および絶縁型ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】過電流保護をより適切に行うことを可能とする電源制御装置を提供する。【解決手段】電源制御装置（１０）は、スイッチング素子（８）に流れる電流の過電流を過電流閾値を用いて検出するように構成される過電流検出部（１０Ａ）と、前記過電流閾値を補正するための補正電流を入力電圧に基づいて生成するように構成される補正電流生成部（１２）と、を備え、前記補正電流の前記入力電圧に対する傾きは、前記入力電圧のレベルに応じて可変である。【選択図】図４

Description

本開示は、電源制御装置に関する。

従来、トランスと、トランスの１次巻線に接続されるスイッチング素子と、を有する絶縁型ＤＣ／ＤＣコンバータが知られている（例えば特許文献１）。

特開２０１５－１３３９０７号公報

絶縁型ＤＣ／ＤＣコンバータには、スイッチング素子に流れる電流の過電流を検出するＯＣＰ（過電流保護）機能が備えられる場合がある。絶縁型ＤＣ／ＤＣコンバータでは、このような過電流保護をより適切に行うことが求められている。

上記状況に鑑み、本開示は、過電流保護をより適切に行うことを可能とする電源制御装置を提供することを目的とする。

例えば、本開示の一態様に係る電源制御装置は、
スイッチング素子と、
１次巻線および２次巻線を有するトランスと、
整流素子と、
平滑コンデンサと、
を有し、
前記１次巻線の第１端には、入力電圧の印加端が接続され、
前記１次巻線の第２端には、前記スイッチング素子の第１端が接続され、
前記２次巻線の後段側に前記整流素子と前記平滑コンデンサが設けられる、絶縁型ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
前記スイッチング素子に流れる電流の過電流を過電流閾値を用いて検出するように構成される過電流検出部と、
前記過電流閾値を補正するための補正電流を前記入力電圧に基づいて生成するように構成される補正電流生成部と、
を備え、
前記補正電流の前記入力電圧に対する傾きは、前記入力電圧のレベルに応じて可変である構成としている。

本開示の例示的な電源制御装置によれば、過電流保護をより適切に行うことが可能となる。

図１は、ＡＣ／ＤＣコンバータの構成例を示す図である。 図２は、通常動作時における１次側電流および２次側電流の挙動の一例を示す波形図である。 図３は、過電流検出時における１次側電流および２次側電流の挙動の一例を示す波形図である。 図４は、補正電流生成部の構成例を示す図である。 図５は、補正電流と入力電圧との関係の一例を示す図である。 図６は、本開示の第１変形例に係る構成を示す図である。 図７は、本開示の第２変形例に係る構成を示す図である。

以下、本開示の例示的な実施形態について、図面を参照して説明する。

＜絶縁型ＤＣ／ＤＣコンバータの構成＞
図１は、ＡＣ／ＤＣコンバータ１の構成例を示す図である。ＡＣ／ＤＣコンバータ１は、入力フィルタ２と、ダイオードブリッジ３と、入力コンデンサ４と、絶縁型ＤＣ／ＤＣコンバータ１５と、を備える。

交流電圧Ｖａｃは、入力フィルタ２に入力される。入力フィルタ２は、交流電圧Ｖａｃのノイズを除去する。ダイオードブリッジ３は、交流電圧Ｖａｃを全波整流する整流回路である。ダイオードブリッジ３の出力電圧は、入力コンデンサ４によって平滑化され、直流電圧である入力電圧Ｖｉｎに変換される。

絶縁型ＤＣ／ＤＣコンバータ１５は、入力電圧Ｖｉｎを降圧して、目標値に安定化された出力電圧Ｖｏｕｔを出力端子Ｔｏｕｔに接続される負荷（不図示）に供給する。

絶縁型ＤＣ／ＤＣコンバータ１５は、トランス５と、ダイオード（整流素子）６と、出力コンデンサ７と、スイッチング素子８と、検出抵抗９と、電源制御装置１０と、フィードバック回路１１と、を有する。絶縁型ＤＣ／ＤＣコンバータ１５は、いわゆるフライバックコンバータである。電源制御装置１０は、後述するように疑似共振（ＱＲ）型の制御を行うことが可能に構成される。

トランス５は、１次巻線５１と、２次巻線５２と、を有する。１次巻線５１の第１端は、入力電圧の印加端に接続される。スイッチング素子８は、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））により構成される。１次巻線５１の第２端は、スイッチング素子８のドレインに接続される。スイッチング素子８のソースは、検出抵抗９の第１端に接続される。検出抵抗９の第２端は、接地端に接続される。

２次巻線５２の第１端は、接地端に接続される。２次巻線５２の第２端は、ダイオード６のアノードに接続される。ダイオード６のカソードは、出力コンデンサ７の第１端に接続される。出力コンデンサ７の第２端は、接地端に接続される。出力端子Ｔｏｕｔは、出力コンデンサ７の第１端に接続される。

電源制御装置１０は、制御ＩＣ（半導体装置）であり、外部との電気的接続を確立するための外部端子としてＯＵＴ端子（スイッチング出力端子）、ＣＳ端子（電流検出端子）、ＦＢ端子（フィードバック端子）、およびＺＴ端子（ゼロ電流検出端子）を有する。

ＯＵＴ端子は、スイッチング素子８のゲートに接続される。電源制御装置１０がスイッチング素子８をスイッチングすることにより、入力電圧Ｖｉｎが降圧され、出力電圧Ｖｏｕｔが生成される。電源制御装置１０は、スイッチング素子８のスイッチングのデューティを調節することにより、出力電圧Ｖｏｕｔを目標値に安定化させる。

検出抵抗９には、スイッチング素子８に流れる１次側電流Ｉｐに比例した検出電圧Ｖｃｓが発生する。検出電圧Ｖｃｓは、電源制御装置１０のＣＳ端子に入力される。電源制御装置１０は、検出電圧Ｖｃｓに基づいて１次側電流Ｉｐを制御する。

フィードバック回路１１は、出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂを生成し、ＦＢ端子に供給する。フィードバック回路１１は、シャントレギュレータ１１１およびフォトカプラ１１２を有する。シャントレギュレータ１１１は、誤差増幅器であり、出力電圧Ｖｏｕｔと所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号Ｓ１１を生成し、フォトカプラ１１２の発光ダイオードに供給する。フォトカプラ１１２のフォトトランジスタは、発光ダイオードからの光信号を、フィードバック信号Ｓ１１に応じたフィードバック電圧Ｖｆｂに変換する。

電源制御装置１０は、コンパレータ１０Ａと、フリップフロップ１０Ｂと、ＺＴコンパレータ１０Ｃと、ワンショット回路１０Ｄと、ドライバ１０Ｅと、プルアップ抵抗Ｒｄ１と、分圧抵抗Ｒｄ２，Ｒｄ３と、を集積化して有する。

ＦＢ端子は、コンデンサＣｆｂが外付けされるとともに、プルアップ抵抗Ｒｄ１によってプルアップされる。フィードバック電圧Ｖｆｂは、分圧抵抗Ｒｄ２，Ｒｄ３により分圧される。

コンパレータ１０Ａの非反転入力端（＋）には、ＣＳ端子を介して検出電圧Ｖｃｓが入力される。コンパレータ１０Ａの第１反転入力端（－）には、フィードバック電圧ＦＢを分圧抵抗Ｒｄ２，Ｒｄ３により分圧して得られるフィードバック電圧Ｖｆが入力される。コンパレータ１０Ａの第２反転入力端（－）には、ＯＣＰ用の基準電圧Ｖｒｅｆが印加される。

コンパレータ１０Ａは、リセット信号Ｒｓｔをフリップフロップ１０Ｂのリセット端に出力する。

トランス５は、補助巻線５３を有する。補助巻線５３の第１端と接地端との間には、分圧抵抗Ｒｚ１，Ｒｚ２が直列に接続される。分圧抵抗Ｒｚ１とＲｚ２が接続されるノードは、コンデンサＣｚの第１端とともにＺＴ端子に接続される。ＺＴ端子には、補助巻線５３に生じる電圧Ｖｚを分圧抵抗Ｒｚ１，Ｒｚ２により分圧して得られるＺＴ電圧Ｖｚｔが生じる。

ＺＴコンパレータ１０Ｃの非反転入力端（＋）には、ＺＴ電圧Ｖｚｔが印加される。ＺＴコンパレータ１０Ｃの反転入力端（－）には、ゼロ電流検出用の閾値電圧Ｖｚｔ１が印加される。ワンショット回路１０Ｄは、ＺＴコンパレータ１０Ｃの出力に基づいてセット信号Ｓｔを出力する。セット信号Ｓｔは、フリップフロップ１０Ｂのセット端に入力される。

ドライバ１０Ｅは、フリップフロップ１０ＢのＱ出力端から出力されるＱ信号Ｓｑに基づいてスイッチング素子８をオンオフ駆動（スイッチング）する。

＜ＱＲ制御＞
ここで、電源制御装置１０による疑似共振型の制御について説明する。まず、ワンショット回路１０Ｄからハイレベルに切り替わったセット信号Ｓｔが出力されると、フリップフロップ１０Ｂがセットされ、ドライバ１０Ｅによりスイッチング素子８がターンオンされる。ターンオンは、オフ状態からオン状態への切替えである。

これにより、スイッチング素子８に１次側電流Ｉｐが流れ始め、ＣＳ端子には１次側電流Ｉｐを検出抵抗９により電圧・電流変換した検出電圧Ｖｃｓが生じる。１次側電流Ｉｐが増加して、検出電圧Ｖｃｓがフィードバック電圧ＶｆとＯＣＰ用の基準電圧Ｖｒｅｆのうち低いほうよりも上昇すると、リセット信号Ｒｓｔがハイレベルに立ち上がる。これにより、フリップフロップ１０Ｂがリセットされ、ドライバ１０Ｅによりスイッチング素子８はターンオフされる。ターンオフは、オン状態からオフ状態への切替えである。

スイッチング素子８がターンオフされると、１次側電流Ｉｐは流れなくなり、２次側電流Ｉｓが流れ始める。スイッチング素子８がオフ状態では、１次巻線５１に蓄えられた電力が出力コンデンサ７へ供給される。その供給が終わると、２次側電流Ｉｓは流れなくなり、スイッチング素子８のドレイン電圧が下降する。そのため、補助巻線５３の電圧Ｖｚも下降する。ＺＴ電圧Ｖｚｔが閾値電圧Ｖｚｔ１以下になると、コンパレータ１０Ｃからの出力によりワンショット回路１０Ｄは、一定時間ハイレベルのパルス状であるセット信号Ｓｔを出力する。これにより、フリップフロップ１０Ｂがセットされ、スイッチング素子８はターンオンされる。

このように、ＱＲ動作では、ＺＴ電圧Ｖｚｔによりスイッチング素子８のドレイン電圧を間接的に監視し、トランス５に蓄えられたエネルギを２次側に供給し終わった後に発生するドレイン電圧の共振振動の電圧ボトムを検出することでスイッチング素子８のターンオンを行う。これにより、ソフトスイッチングが可能となり、高効率化および低ノイズ化を実現している。

＜１次側・２次側電流＞
ここで、このような電源制御装置１０により制御を行った場合の１次側電流Ｉｐおよび２次側電流Ｉｓの挙動について、図２および図３を参照して説明する。

図２は、通常動作時における１次側電流Ｉｐおよび２次側電流Ｉｓの挙動の一例を示す波形図である。図２の左側は、入力電圧Ｖｉｎが低い場合であり、図２の右側は、入力電圧Ｖｉｎが高い場合である。

スイッチング素子８がターンオンされると１次側電流Ｉｐが０Ａから増加し、検出電圧Ｖｃｓがフィードバック電圧Ｖｆよりも上昇すると、スイッチング素子８がターンオフされる。これにより、１次側電流Ｉｐはピーク電流Ｉｐｐｋから０Ａまで立ち下がり、２次側電流Ｉｓは０Ａからピーク電流Ｉｓｐｋまで立ち上がり、減少する。そして、２次側電流Ｉｓが０Ａに達したことがＺＴ電圧Ｖｚｔにより検出されると、スイッチング素子８がターンオンされる。

図２の右側に示すように、入力電圧Ｖｉｎが高い場合、１次側電流Ｉｐが増加する傾きが大きい。２次側電流Ｉｓが立ち上がってから０Ａまで減少するまでの２次側電流Ｉｓで囲まれた面積の、スイッチング周期Ｔｃにおける１次側電流Ｉｐおよび２次側電流Ｉｓで囲まれた面積における割合が出力電流Ｉｏｕｔに相当する。そのため、図２に示すように、入力電圧Ｖｉｎが低い場合と高い場合とで出力電流Ｉｏｕｔが同じの場合は、入力電圧Ｖｉｎが高い場合の１次側電流ピークＩｐｐｋ２は、入力電圧Ｖｉｎが低い場合の１次側電流ピークＩｐｐｋ１よりも低くなる。そのため、図２に示すように、入力電圧Ｖｉｎが高い場合のスイッチング周期Ｔｃ２は、入力電圧Ｖｉｎが低い場合のスイッチング周期Ｔｃ１よりも短くなる。

図３は、過電流検出時における１次側電流Ｉｐおよび２次側電流Ｉｓの挙動の一例を示す波形図である。図３の左側は、入力電圧Ｖｉｎが低い場合であり、図３の右側は、入力電圧Ｖｉｎが高い場合である。

スイッチング素子８がターンオンされると１次側電流Ｉｐが０Ａから増加し、検出電圧ＶｃｓがＯＣＰ用の基準電圧Ｖｒｅｆよりも上昇すると、スイッチング素子８がターンオフされる。すなわち、１次側電流Ｉｐが過電流閾値Ｉｏｃｐより上昇すると、ターンオフされる。これにより、１次側電流Ｉｐは０Ａまで立ち下がり、２次側電流Ｉｓは０Ａからピーク電流まで立ち上がり、減少する。そして、２次側電流Ｉｓが０Ａに達することがＺＴ電圧Ｖｚｔにより検出されると、スイッチング素子８がターンオンされる。

図３に示すように、過電流検出時には入力電圧Ｖｉｎが低い場合、高い場合の双方で同じ過電流閾値Ｉｏｃｐが１次側電流Ｉｐのピーク電流となる。入力電圧Ｖｉｎが高い場合、１次側電流Ｉｐの増加する傾きが大きいため、上述した２次側電流Ｉｓの面積の１周期における割合が大きくなり、出力電流Ｉｏｕｔが入力電圧Ｖｉｎが低い場合よりも高くなる。従って、負荷における部品サイズおよびコストの増加につながる可能性がある。

＜過電流閾値補正＞
上記から１次側電流Ｉｐの過電流を検出するための過電流閾値Ｉｏｃｐは、入力電圧Ｖｉｎに応じて補正することが望ましいことになる。ここでは、本実施形態に係る電源制御装置１０における過電流閾値を補正するための構成について説明し、本構成は図１に示す電源制御装置１０の構成に付加される。

図４は、本開示の実施形態に係る補正電流生成部１２の構成を示す図である。補正電流生成部１２は、過電流閾値Ｉｏｃｐを補正するための補正電流Ｉｏｆｆｓｅｔを生成する回路であり、電源制御装置１０の内部に設けられる。

補正電流生成部１２は、分圧抵抗Ｒｕ，Ｒｄと、アンプ１２４と、出力トランジスタ１２５と、ＰＭＯＳカレントミラー１２６と、第１電流生成部１２Ａと、第２電流生成部１２Ｂと、第３電流生成部１２Ｃと、電流生成抵抗Ｒ１と、を有する。

分圧抵抗Ｒｕ，Ｒｄは、入力電圧Ｖｉｎの印加端と接地端との間に直列接続される。分圧抵抗ＲｕとＲｄが接続されるノードは、アンプ１２４の第１入力端に接続される。アンプ１２４の出力端は、ＮＭＯＳトランジスタにより構成される出力トランジスタ１２５のゲートに接続される。出力トランジスタ１２５のソースは、アンプ１２４の第２入力端に接続される。これにより、出力トランジスタ１２５のソースに生じるソース電圧ＶＢＲ’は、入力電圧Ｖｉｎを分圧抵抗Ｒ１，Ｒ２により分圧して得られる電圧ＶＢＲと一致するように制御される。

出力トランジスタ１２５のソースと接地端との間には、電流生成抵抗Ｒ１が接続される。

第１電流生成部１２Ａは、カレントミラー１２１、上側抵抗Ｒｕ_１、下側抵抗Ｒｄ_１、および下側抵抗Ｒ１_１から構成される。上側抵抗Ｒｕ_１の第１端は、電源電圧Ｖｒｅｇの印加端に接続される。カレントミラー１２１は、入力側トランジスタ１２１Ａと、出力側トランジスタ１２１Ｂと、を有する。入力側トランジスタ１２１Ａおよび出力側トランジスタ１２１Ｂは、ＮＭＯＳトランジスタにより構成される。入力側トランジスタ１２１Ａのゲート・ドレイン間は短絡され、入力側トランジスタ１２１Ａはダイオード接続される。入力側トランジスタ１２１Ａのドレインは、上側抵抗Ｒｕ_１の第２端に接続される。入力側トランジスタ１２１Ａのソースは、下側抵抗Ｒｄ_１の第１端に接続される。下側抵抗Ｒｄ_１の第２端は、接地端に接続される。入力側トランジスタ１２１Ａと出力側トランジスタ１２１Ｂのゲート同士は接続される。出力側トランジスタ１２１Ｂのソースは、下側抵抗Ｒ１_１の第１端に接続される。下側抵抗Ｒ１_１の第２端は、接地端に接続される。出力側トランジスタ１２１Ｂのドレインは、出力トランジスタ１２５のソースに接続される。

第２電流生成部１２Ｂは、カレントミラー１２２、上側抵抗Ｒｕ_２、下側抵抗Ｒｄ_２、および下側抵抗Ｒ１_２から構成される。第３電流生成部１２Ｃは、カレントミラー１２３、上側抵抗Ｒｕ_３、下側抵抗Ｒｄ_３、および下側抵抗Ｒ１_３から構成される。第２電流生成部１２Ｂおよび第３電流生成部１２Ｃにおける接続関係は第１電流生成部１２Ａと同様であるので、ここでは詳述は省く。

ＰＭＯＳカレントミラー１２６は、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）１２６Ａ，１２６Ｂを有する。ＰＭＯＳトランジスタ１２６Ａのゲート・ドレインは短絡される。ＰＭＯＳトランジスタ１２６Ａのドレインは、出力トランジスタ１２５のドレインに接続される。ＰＭＯＳトランジスタ１２６Ａ，１２６Ｂのゲート同士は接続される。ＰＭＯＳトランジスタ１２６Ａ，１２６Ｂの各ソースは、電源電圧の印加端に接続される。

第１電流生成部１２Ａにより第１電流Ｉ_ｂｒ１が生成される。第２電流生成部１２Ｂにより第２電流Ｉ_ｂｒ２が生成される。第３電流生成部１２Ｃにより第３電流Ｉ_ｂｒ３が生成される。電流生成抵抗Ｒ１により第４電流Ｉ_ｂｒ４が生成される。第１電流Ｉ_ｂｒ１、第２電流Ｉ_ｂｒ２、第３電流Ｉ_ｂｒ３、および第４電流Ｉ_ｂｒ４が合成されて、合成電流Ｉ_ｂｒ’が生成される。合成電流Ｉ_ｂｒ’がＰＭＯＳカレントミラー１２６によりミラーリングされて補正電流Ｉｏｆｆｓｅｔが生成される。

ＰＭＯＳトランジスタ１２６Ｂのドレインは、コンパレータ１０Ａの非反転入力端に接続される。コンパレータ１０Ａの非反転入力端とＣＳ端子との間には補正抵抗Ｒ２が接続される。補正抵抗Ｒ２は、電源制御装置１０の内部に設けられる。

スイッチング素子８と検出抵抗Ｒｃｓが接続されるノードと、ＣＳ端子との間には、補正抵抗Ｒ３が接続される。補正抵抗Ｒ３は、ＣＳ端子に対して外付けされる。

補正電流Ｉｏｆｆｓｅｔは、補正抵抗Ｒ２，Ｒ３を介して検出抵抗Ｒｃｓに流れ込む。これにより、コンパレータ１０Ａの非反転入力端には、検出抵抗Ｒｃｓに生じる検出電圧Ｖｃｓに対して、補正電流Ｉｏｆｆｓｅｔにより補正抵抗Ｒ２，Ｒ３に生じる電圧降下を付加して得られる検出電圧Ｖｃｓ１が印加される。コンパレータ１０Ａにおいて、検出電圧Ｖｃｓ１と過電流閾値Ｉｏｃｐに対応する基準電圧Ｖｒｅｆとが比較される。

従って、補正電流Ｉｏｆｆｓｅｔが大きいほど、検出電圧Ｖｃｓに対して付加される電圧が高くなるので、検出電圧Ｖｃｓ１に対して相対的に基準電圧Ｖｒｅｆを低くすることになる。従って、スイッチング素子８に流れる１次側電流Ｉｐに対して過電流閾値Ｉｏｃｐを相対的に低くすることになる。このように、補正電流Ｉｏｆｆｓｅｔにより過電流閾値Ｉｏｃｐを補正することができる。

なお、補正抵抗Ｒ２の抵抗値は、検出抵抗Ｒｃｓの抵抗値よりも十分に大きくしており、補正電流Ｉｏｆｆｓｅｔの電流量を大きくしなくても補正抵抗Ｒ２に生じる電圧降下を十分に確保している。また、補正抵抗Ｒ３は外付け抵抗であるので、検出電圧Ｖｃｓに対して付加する電圧の調整が容易になる。

次に、このような補正電流生成部１２の動作について説明する。ここで、第１電流生成部１２Ａにおいて入力側トランジスタ１２１Ａ（出力側トランジスタ１２１Ｂ）のゲート電圧Ｖｇ１は、次のように表される。

上側抵抗Ｒｕ_１に流れる電流と下側抵抗Ｒｄ_１に流れる電流は同じであるので、下記（１）式が成立する。
（Ｖｒｅｇ－Ｖｇ１）／Ｒｕ＝（Ｖｇ１－Ｖｎｇｓ_１）／Ｒｄ_１ （１）
ただし、Ｖｎｇｓ_１は、入力側トランジスタ１２１Ａのゲート・ソース間電圧である。

上記（１）式より、
Ｖｇ１＝（Ｖｒｅｇ×Ｒｄ＋Ｖｎｇｓ_１×Ｒｕ）／（Ｒｕ＋Ｒｄ） （２）

入力電圧Ｖｉｎが高くなるほど、分圧後の電圧ＶＢＲが高くなり、ソース電圧ＶＢＲ’が高くなる。入力電圧Ｖｉｎを０Ｖから上昇させたとして、入力電圧Ｖｉｎが低いレベルの間は、第１電流Ｉ_ｂｒ１、第２電流Ｉ_ｂｒ２、第３電流Ｉ_ｂｒ３、および第４電流Ｉ_ｂｒ４はともに増加する。第１電流Ｉ_ｂｒ１、第２電流Ｉ_ｂｒ２、および第３電流Ｉ_ｂｒ３は、それぞれカレントミラー１２１，１２２，１２３の出力側トランジスタを流れる。第４電流Ｉ_ｂｒ４は、電流生成抵抗Ｒ１を流れる。

第１電流Ｉ_ｂｒ１が増加して所定の第１電流値に達すると、入力側トランジスタ１２１Ａのゲート・ソース間電圧Ｖｎｇｓ_１は、入力側トランジスタ１２１Ａの閾値電圧Ｖｔｈ１に達する。入力電圧Ｖｉｎをさらに高くしても、ゲート電圧Ｖｇ１は、Ｖｇ１＝（Ｖｒｅｇ×Ｒｄ＋Ｖｔｈ１×Ｒｕ）／（Ｒｕ＋Ｒｄ）でクランプされ、第１電流Ｉ_ｂｒ１は増加しない。すなわち、第１電流Ｉ_ｂｒ１は、第１電流値で維持される。

なお、例えば入力側トランジスタ１２１Ａと出力側トランジスタ１２１Ｂに同じ大きさの電流が流れる場合は、下側抵抗Ｒｄ_１と下側抵抗Ｒ１_１は抵抗値が同じに設定され、入力側トランジスタ１２１Ａと出力側トランジスタ１２１Ｂは同じトランジスタ（閾値電圧が同じでサイズが同じ）に設定される。また、例えば出力側トランジスタ１２１Ｂに流れる電流が入力側トランジスタ１２１Ａに流れる電流の２倍である場合は、下側抵抗Ｒ１_１は下側抵抗Ｒｄ_１の抵抗値の１／２に設定され、出力側トランジスタ１２１Ｂは入力側トランジスタ１２１Ａのサイズの２倍（閾値電圧は同じ）に設定される。

入力電圧Ｖｉｎをさらに高くして第２電流Ｉ_ｂｒ２が所定の第２電流値に達すると、カレントミラー１２２のゲート電圧Ｖｇ２がクランプされ、入力電圧Ｖｉｎをさらに高くしても第２電流Ｉ_ｂｒ２は増加しない。入力電圧Ｖｉｎをさらに高くして第３電流Ｉ_ｂｒ３が所定の第３電流値に達すると、カレントミラー１２２のゲート電圧Ｖｇ３がクランプされ、入力電圧Ｖｉｎをさらに高くしても第３電流Ｉ_ｂｒ３は増加しない。以降は、入力電圧Ｖｉｎを高くしても第４電流Ｉ_ｂｒ４のみが増加する。

図５は、補正電流Ｉｏｆｆｓｅｔと入力電圧Ｖｉｎとの関係の一例を示す図である。上記のように入力電圧Ｖｉｎを高くするにつれて、第１電流Ｉ_ｂｒ１、第２電流Ｉ_ｂｒ２、および第３電流Ｉ_ｂｒ３が順に増加しなくなる。これにより、図５に示すように、入力電圧ＶｉｎのレベルをＶ１＜Ｖ２＜Ｖ３＜Ｖ４として、入力電圧Ｖｉｎに対する補正電流Ｉｏｆｆｓｅｔの傾きｍ（＝ΔＩｏｆｆｓｅｔ／ΔＶｉｎ）は、Ｖ１に対応する傾きｍ１＞Ｖ２に対応する傾きｍ２＞Ｖ３に対応する傾きｍ３＞Ｖ４に対応する傾きｍ４となる。

図５に示すように、入力電圧Ｖｉｎが高いほど、補正電流Ｉｏｆｆｓｅｔが大きくなるため、過電流閾値Ｉｏｃｐは相対的に低くなる。これにより、入力電圧Ｖｉｎによる出力電流Ｉｏｕｔの変化が抑制されるように、過電流閾値Ｉｏｃｐが補正される。また、入力電圧Ｖｉｎが高いほど、傾きｍが小さくなるので、入力電圧Ｖｉｎに対して全範囲でリニアに補正電流Ｉｏｆｆｓｅｔを生成する場合に比べて過電流閾値Ｉｏｃｐを過剰に補正することが抑制される。

なお、図５に示すように、入力電圧Ｖｉｎと補正電流Ｉｏｆｆｓｅｔとの対応関係は、非線形である。上記対応関係は、対数関数で表されることが望ましい。

＜第１変形例＞
上記の図４に示す実施形態では、補正電流Ｉｏｆｆｓｅｔを検出電圧Ｖｃｓ１が生じるラインに注入させ、いわばソース型としていたが、次のようにシンク型の実施形態を採ってもよい。図６は、本開示の第１変形例に係る構成を示す図である。

図６に示す構成では、補正電流生成部１２において、ＰＭＯＳカレントミラー１２６の後段にＮＭＯＳカレントミラー１２７を接続している。ＮＭＯＳカレントミラー１２７は、入力側のＮＭＯＳトランジスタ１２７Ａと、出力側のＮＭＯＳトランジスタ１２７Ｂと、を有する。ＰＭＯＳトランジスタ１２６Ｂは、ＮＭＯＳトランジスタ１２７Ａに接続される。これにより、ＰＭＯＳカレントミラー１２６から出力された電流がＮＭＯＳカレントミラー１２７によりミラーリングされて補正電流Ｉｏｆｆｓｅｔとなる。

ＮＭＯＳトランジスタ１２７Ｂのドレインは、コンパレータ１０Ａの反転入力端（－）にノードＮｄで接続される。ノードＮｄと基準電圧Ｖｒｅｆの印加端との間には、補正抵抗Ｒ４が接続される。

補正電流Ｉｏｆｆｓｅｔは、補正抵抗Ｒ４を流れ、ノードＮｄから引き抜かれる。これにより、基準電圧Ｖｒｅｆから補正抵抗Ｒ４に生じる電圧降下だけ降下した基準電圧Ｖｒｅｆ１がコンパレータ１０Ａの入力端に印加される。補正電流Ｉｏｆｆｓｅｔが大きくなるほど、基準電圧Ｖｒｅｆから降下する電圧が高くなるので、コンパレータ１０Ａに印加される基準電圧Ｖｒｅｆ１は低くなる。従って、過電流閾値Ｉｏｃｐが相対的に低く補正される。

＜第２変形例＞
上記の図４に示す実施形態では、入力電圧Ｖｉｎを分圧抵抗Ｒｕ，Ｒｄにより分圧することで入力電圧Ｖｉｎをモニタしていたが、次のような実施形態により入力電圧Ｖｉｎをモニタしてもよい。図７は、本開示の第２変形例に係る構成を示す図である。

図７に示す構成では、補正電流生成部１２において、電流検出抵抗Ｒ５と、スイッチＳＷと、アンプ１２８と、を設けている。電流検出抵抗Ｒ５の第１端は、ＺＴ端子に接続される。電流検出抵抗Ｒ５の第２端は、スイッチＳＷを介して接地端に接続される。

スイッチング素子８がオン状態の場合、補助巻線５３に生じる電圧Ｖｚは、
Ｖｚ＝－Ｖｉｎ×（Ｎｐ／Ｎｄ）となる。ただし、Ｎｐは１次巻線５１の巻き数、Ｎｄは補助巻線５３の巻き数である。

従って、スイッチング素子８がオン状態の場合にスイッチＳＷをオン状態とすることで、接地端から電流検出抵抗Ｒ５、ＺＴ端子、および分圧抵抗Ｒｚ１の順に電流Ｉｚｔが流れる。電流Ｉｚｔは、入力電圧Ｖｉｎに比例する。これにより、電流検出抵抗Ｒ５の両端間電圧により電流Ｉｚｔを検出することで、入力電圧Ｖｉｎをモニタできる。電流検出抵抗Ｒ５の両端間電圧は負電圧であるため、アンプ１２８により上記両端間電圧を正電圧である電圧ＶＢＲに変換する。電圧ＶＢＲは、図４に示す構成と同様にアンプ１２４に印加される。

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、本開示は、疑似共振型の制御を行う電源制御装置に限らず、例えばＰＷＭ（Pulse Width Modulation）制御を行う電源制御装置に適用してもよい。

＜付記＞
以上のように、本開示の一態様に係る電源制御装置（１０）は、
スイッチング素子（８）と、
１次巻線（５１）および２次巻線（５２）を有するトランス（５）と、
整流素子（６）と、
平滑コンデンサ（７）と、
を有し、
前記１次巻線の第１端には、入力電圧（Ｖｉｎ）の印加端が接続され、
前記１次巻線の第２端には、前記スイッチング素子の第１端が接続され、
前記２次巻線の後段側に前記整流素子と前記平滑コンデンサが設けられる、絶縁型ＤＣ／ＤＣコンバータ（１５）に用いられる電源制御装置であって、
前記スイッチング素子に流れる電流の過電流を過電流閾値（Ｉｏｃｐ）を用いて検出するように構成される過電流検出部（１０Ａ）と、
前記過電流閾値を補正するための補正電流（Ｉｏｆｆｓｅｔ）を前記入力電圧に基づいて生成するように構成される補正電流生成部（１２）と、
を備え、
前記補正電流の前記入力電圧に対する傾きは、前記入力電圧のレベルに応じて可変である構成としている（第１の構成）。

また、上記第１の構成において、前記補正電流生成部（１２）は、複数の電流生成部（１２Ａ，１２Ｂ，１２Ｃ）を有し、前記電流生成部により生成される電流を合成した電流に基づき前記補正電流を生成するように構成され、
前記入力電圧が高くなるにつれて、前記電流生成部により生成される電流が順に増加しなくなる構成としてもよい（第２の構成）。

また、上記第２の構成において、前記電流生成部（１２Ａ）は、
入力側トランジスタ（１２１Ａ）と出力側トランジスタ（１２１Ｂ）とを含むカレントミラー（１２１）と、
電源電圧（Ｖｒｅｇ）の印加端に接続される第１端と前記入力側トランジスタのドレインに接続される第２端とを含む上側抵抗（Ｒｕ_１）と、
前記入力側トランジスタのソースに接続される第１端と接地端に接続される第２端とを含む第１下側抵抗（Ｒｄ_１）と、
前記出力側トランジスタのソースに接続される第１端と前記接地端に接続される第２端とを含む第２下側抵抗（Ｒ１_１）と、
を有する構成としてもよい（第３の構成）。

また、上記第２または第３の構成において、前記補正電流生成部（１２）は、
前記入力電圧をモニタした電圧（ＶＢＲ）が入力される第１入力端を含むアンプ（１２４）と、
前記アンプの出力端に接続されるゲートと前記アンプの第２入力端に接続されるソースとを含む出力トランジスタ（１２５）と、
前記出力トランジスタに流れる電流をミラーリングするように構成される少なくとも１つの出力カレントミラー（１２６）と、
を有し、
前記出力トランジスタのソース電圧（ＶＢＲ’）が前記電流生成部（１２Ａ，１２Ｂ，１２Ｃ）に印加されるように構成されるようにしてもよい（第４の構成）。

また、上記第４の構成において、前記補正電流生成部（１２）は、前記ソース電圧が印加されるように構成される電流生成抵抗（Ｒ１）を有する構成としてもよい（第５の構成）。

また、上記第４または第５の構成において、前記スイッチング素子（８）と検出抵抗（９）とが接続されるノードと、前記出力カレントミラー（１２６）の出力端との間に接続される第１補正抵抗（Ｒ２）を備え、
前記出力カレントミラーの出力端は、基準電圧（Ｖｒｅｆ）が入力されるように構成される第１入力端を含む前記過電流検出部（１０Ａ）における第２入力端に接続される構成としてもよい（第６の構成）。

また、上記第６の構成において、前記第１補正抵抗（Ｒ２）が接続される第１外部端子（ＣＳ端子）を備え、
前記ノードと前記第１外部端子の間に第２補正抵抗（Ｒ３）を前記第１外部端子に対して外部に接続可能に構成されるようにしてもよい（第７の構成）。

また、上記第４から第７のいずれかの構成において、前記補正電流生成部（１２）は、前記入力電圧の印加端に接続される分圧抵抗（Ｒｕ，Ｒｄ）を有し、
前記分圧抵抗により前記入力電圧を分圧することで、前記入力電圧がモニタされるように構成されるようにしてもよい（第８の構成）。

また、上記第４から第７のいずれかの構成において、前記トランスに含まれる補助巻線（５３）に接続されるように構成される第２外部端子（ＺＴ端子）を備え、
前記補正電流生成部（１２）は、
前記第２外部端子と接地端との間に接続される電流検出抵抗（Ｒ５）と、
前記第２外部端子と接地端との間に接続されて前記スイッチング素子がオン状態の場合にオン状態とされるように構成されるスイッチ（ＳＷ）と、
を有し、
前記電流検出抵抗の両端間電圧に基づき前記入力電圧がモニタされるように構成されるようにしてもよい（第９の構成）。

また、上記第１から第９のいずれかの構成において、前記入力電圧と前記補正電流との対応関係は、非線形である構成としてもよい（第１０の構成）。

また、上記第１０の構成において、前記対応関係は、対数関数により表されるようにしてもよい（第１１の構成）。

また、上記第１から第１１のいずれかの構成において、疑似共振型の制御により前記スイッチング素子をスイッチングするように構成されるようにしてもよい（第１２の構成）。

また、本開示の一態様に係る絶縁型ＤＣ／ＤＣコンバータ（１５）は、上記第１から第１２のいずれかの構成の電源制御装置（１０）を備える。

本開示は、例えば、ＡＣ／ＤＣコンバータなどに利用することが可能である。

１ ＡＣ／ＤＣコンバータ
２ 入力フィルタ
３ ダイオードブリッジ
４ 入力コンデンサ
５ トランス
６ ダイオード
７ 出力コンデンサ
８ スイッチング素子
９ 検出抵抗
１０ 電源制御装置
１０Ａ コンパレータ
１０Ｂ フリップフロップ
１０Ｃ ＺＴコンパレータ
１０Ｄ ワンショット回路
１０Ｅ ドライバ
１１ フィードバック回路
１２ 補正電流生成部
１２Ａ 第１電流生成部
１２Ｂ 第２電流生成部
１２Ｃ 第３電流生成部
１５ 絶縁型ＤＣ／ＤＣコンバータ
５１ １次巻線
５２ ２次巻線
５３ 補助巻線
１１１ シャントレギュレータ
１１２ フォトカプラ
１２１，１２２，１２３ カレントミラー
１２１Ａ 入力側トランジスタ
１２１Ｂ 出力側トランジスタ
１２４ アンプ
１２５ 出力トランジスタ
１２６ ＰＭＯＳカレントミラー
１２６Ａ，１２６Ｂ ＰＭＯＳトランジスタ
１２７ ＮＭＯＳカレントミラー
１２７Ａ，１２７Ｂ ＮＭＯＳトランジスタ
１２８ アンプ
Ｃｆｂ コンデンサ
Ｃｚ コンデンサ
Ｎｄ ノード
Ｒｄ１ プルアップ抵抗
Ｒｄ２，Ｒｄ３ 分圧抵抗
Ｒ１ 電流生成抵抗
Ｒ２，Ｒ３，Ｒ４ 補正抵抗
Ｒ５ 電流検出抵抗
Ｒｃｓ 検出抵抗
Ｒｕ_１，Ｒｕ_２，Ｒｕ_３ 上側抵抗
Ｒｄ_１，Ｒｄ_２，Ｒｄ_３ 下側抵抗
Ｒ１_１，Ｒ１_２，Ｒ１_３ 下側抵抗
Ｒｕ，Ｒｄ 分圧抵抗
Ｒｚ１，Ｒｚ２ 分圧抵抗
ＳＷ スイッチ
Ｔｏｕｔ 出力端子

Claims (13)

1. スイッチング素子と、
   １次巻線および２次巻線を有するトランスと、
   整流素子と、
   平滑コンデンサと、
   を有し、
   前記１次巻線の第１端には、入力電圧の印加端が接続され、
   前記１次巻線の第２端には、前記スイッチング素子の第１端が接続され、
   前記２次巻線の後段側に前記整流素子と前記平滑コンデンサが設けられる、絶縁型ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
   前記スイッチング素子に流れる電流の過電流を過電流閾値を用いて検出するように構成される過電流検出部と、
   前記過電流閾値を補正するための補正電流を前記入力電圧に基づいて生成するように構成される補正電流生成部と、
   を備え、
   前記補正電流の前記入力電圧に対する傾きは、前記入力電圧のレベルに応じて可変である、電源制御装置。
2. 前記補正電流生成部は、複数の電流生成部を有し、前記電流生成部により生成される電流を合成した電流に基づき前記補正電流を生成するように構成され、
   前記入力電圧が高くなるにつれて、前記電流生成部により生成される電流が順に増加しなくなる、請求項１に記載の電源制御装置。
3. 前記電流生成部は、
   入力側トランジスタと出力側トランジスタとを含むカレントミラーと、
   電源電圧の印加端に接続される第１端と前記入力側トランジスタのドレインに接続される第２端とを含む上側抵抗と、
   前記入力側トランジスタのソースに接続される第１端と接地端に接続される第２端とを含む第１下側抵抗と、
   前記出力側トランジスタのソースに接続される第１端と前記接地端に接続される第２端とを含む第２下側抵抗と、
   を有する、請求項２に記載の電源制御装置。
4. 前記補正電流生成部は、
   前記入力電圧をモニタした電圧が入力される第１入力端を含むアンプと、
   前記アンプの出力端に接続されるゲートと前記アンプの第２入力端に接続されるソースとを含む出力トランジスタと、
   前記出力トランジスタに流れる電流をミラーリングするように構成される少なくとも１つの出力カレントミラーと、
   を有し、
   前記出力トランジスタのソース電圧が前記電流生成部に印加されるように構成される、請求項２に記載の電源制御装置。
5. 前記補正電流生成部は、前記ソース電圧が印加されるように構成される電流生成抵抗を有する、請求項４に記載の電源制御装置。
6. 前記スイッチング素子と検出抵抗とが接続されるノードと、前記出力カレントミラーの出力端との間に接続される第１補正抵抗を備え、
   前記出力カレントミラーの出力端は、基準電圧が入力されるように構成される第１入力端を含む前記過電流検出部における第２入力端に接続される、請求項４に記載の電源制御装置。
7. 前記第１補正抵抗が接続される第１外部端子を備え、
   前記ノードと前記第１外部端子の間に第２補正抵抗を前記第１外部端子に対して外部に接続可能に構成される、請求項６に記載の電源制御装置。
8. 前記補正電流生成部は、前記入力電圧の印加端に接続される分圧抵抗を有し、
   前記分圧抵抗により前記入力電圧を分圧することで、前記入力電圧がモニタされるように構成される、請求項４に記載の電源制御装置。
9. 前記トランスに含まれる補助巻線に接続されるように構成される第２外部端子を備え、
   前記補正電流生成部は、
   前記第２外部端子と接地端との間に接続される電流検出抵抗と、
   前記第２外部端子と接地端との間に接続されて前記スイッチング素子がオン状態の場合にオン状態とされるように構成されるスイッチと、
   を有し、
   前記電流検出抵抗の両端間電圧に基づき前記入力電圧がモニタされるように構成される、請求項４に記載の電源制御装置。
10. 前記入力電圧と前記補正電流との対応関係は、非線形である、請求項１に記載の電源制御装置。
11. 前記対応関係は、対数関数により表される、請求項１０に記載の電源制御装置。
12. 疑似共振型の制御により前記スイッチング素子をスイッチングするように構成される、請求項１に記載の電源制御装置。
13. 請求項１から請求項１２のいずれか１項に記載の電源制御装置を備える絶縁型ＤＣ／ＤＣコンバータ。

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