JP2024027387A - 半導体装置 - Google Patents

Abstract

【課題】放熱性に優れた半導体装置を提供する。【解決手段】半導体装置は、第１面と、前記第１面と反対の第２面と、前記第１面及び前記第２面に連なる第３面とを有する基板と、前記第３面の下部の少なくとも一部及び前記第１面を覆う第１電極と、を含む半導体チップを有する。【選択図】図１

Description

本開示は、半導体装置に関する。

接合材により支持体と半導体チップとを接合した半導体装置が知られている。

特開２０１４－１７９５４１号公報 特開２０１４－０４１８７６号公報

近年、半導体装置に対して放熱性の更なる向上が望まれている。

本開示は、放熱性に優れた半導体装置を提供することを目的とする。

本開示の半導体装置は、第１面と、前記第１面と反対の第２面と、前記第１面及び前記第２面に連なる第３面とを有する基板と、前記第３面の下部の少なくとも一部及び前記第１面を覆う第１電極と、を含む半導体チップを有する。

本開示によれば、放熱性に優れた半導体装置を提供できる。

図１は、実施形態に係る半導体装置を示す断面図である。 図２は、図１の半導体装置が有する半導体チップの断面図である。 図３は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その１）である。 図４は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その２）である。 図５は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その３）である。 図６は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その４）である。 図７は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その５）である。 図８は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その６）である。 図９は、実施形態に係る半導体装置の製造方法の第２例を示す断面図（その１）である。 図１０は、実施形態に係る半導体装置の製造方法の第２例を示す断面図（その２）である。 図１１は、実施形態に係る半導体装置の製造方法の第２例を示す断面図（その３）である。 図１２は、実施形態に係る半導体装置の製造方法の第２例を示す断面図（その４）である。

実施するための形態について、以下に説明する。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。

〔１〕 本開示の一態様に係る半導体装置は、第１面と、前記第１面と反対の第２面と、前記第１面及び前記第２面に連なる第３面とを有する基板と、前記第３面の下部の少なくとも一部及び前記第１面を覆う第１電極と、を含む半導体チップを有する。この場合、接合材により支持体の上に半導体チップを接合する際、第１面に加えて第３面にも接合材が回り込むため、半導体チップと接合材との接合面積が大きくなる。このため、半導体チップから支持体への放熱経路が広がり、放熱性が向上する。また、接合材の体積が大きくなるため、接合材への応力を緩和でき、接合信頼性が向上する。また、半導体チップと支持体との間の電流経路が広がるため、電気抵抗を低減できる。

〔２〕 〔１〕において、支持体と、前記支持体と前記半導体チップとを接合する接合材と、を更に有し、前記接合材は、前記第３面に設けられる前記第１電極の少なくとも一部を覆っていてもよい。この場合、半導体チップと接合材との接合面積が大きくなる。

〔３〕 〔２〕において、前記接合材は、前記第３面と接触しないように設けられていてもよい。この場合、接合材の半導体チップとの接合箇所のすべてが同じ構成となるため、接合の信頼性が向上しやすい。

〔４〕 〔１〕から〔３〕のいずれかにおいて、前記基板は、炭化珪素基板であってもよい。この場合、優れた耐圧を得やすい。

〔５〕 〔１〕から〔４〕のいずれかにおいて、前記半導体チップは、電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ及びショットキーバリアダイオードの少なくとも１つを含んでいてもよい。この場合、放熱性に優れた電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ及びショットキーバリアダイオードの少なくとも１つを含む半導体装置が得られる。

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。

（半導体装置）
図１及び図２を参照し、実施形態に係る半導体装置について説明する。図１は、実施形態に係る半導体装置を示す断面図である。図２は、図１の半導体装置が有する半導体チップを示す断面図である。

実施形態に係る半導体装置１は、支持体１０と、半導体チップ２０と、接合材３０とを有する。

支持体１０は、例えばダイパッドである。支持体１０の第１主面１０ａには、半導体チップ２０が接合される。

半導体チップ２０は、接合材３０により支持体１０の上に接合される。半導体チップ２０には、例えば電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）が形成されている。この場合、放熱性に優れた電界効果トランジスタを含む半導体装置１が得られる。半導体チップ２０には、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）が形成されていてもよい。この場合、放熱性に優れた絶縁ゲートバイポーラトランジスタを含む半導体装置１が得られる。半導体チップ２０には、ショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）が形成されていてもよい。この場合、放熱性に優れたショットキーバリアダイオードを含む半導体装置１が得られる。

半導体チップ２０は、基板２１と、ドレイン電極２２と、パッシベーション膜２３と、ソース電極２４と、ゲート電極２５とを有する。

基板２１は、例えば３ｍｍ角以上５ｍｍ角以下の矩形板状を有する。基板２１は、第１面２１ａと、第２面２１ｂと、第３面２１ｃとを有する。第１面２１ａは、支持体１０に接合される側の面である。第１面２１ａは、第１主面１０ａと対向する。第２面２１ｂは、第１面２１ａと反対の面である。第２面２１ｂは、例えば第１面２１ａと平行である。第３面２１ｃは、第１面２１ａ及び第２面２１ｂと連なる面である。基板２１は、例えば炭化珪素基板である。この場合、優れた耐圧を得やすい。

ドレイン電極２２は、第１面２１ａの全体と、第３面２１ｃの下部（第１面２１ａ側）の少なくとも一部とに設けられる。ドレイン電極２２は、第１面２１ａの全体と、第３面２１ｃの下部の少なくとも一部とを覆う。第３面２１ｃに設けられるドレイン電極２２は、例えば第１面２１ａに設けられるドレイン電極２２と連なる。ドレイン電極２２は、例えば第３面２１ｃにおいて基板２１の厚さの１／３以上１／２以下の範囲に設けられる。ドレイン電極２２は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成される。ドレイン電極２２は、チタン（Ｔｉ）と、アルミニウム（Ａｌ）と、珪素（Ｓｉ）とを含む材料から構成されてもよい。

パッシベーション膜２３は、第２面２１ｂに設けられる。パッシベーション膜２３は、第２面２１ｂを覆い、第２面２１ｂを保護する。パッシベーション膜２３は、例えばポリイミドを含む材料から構成される。パッシベーション膜２３には開口が形成され、開口からソース電極２４及びゲート電極２５が露出する。

ソース電極２４は、第２面２１ｂの一部に設けられる。ソース電極２４は、例えばアルミニウム又は銅（Ｃｕ）を含む材料から構成される。ソース電極２４は、アルミニウム及び銅を含む材料から構成されてもよい。

ゲート電極２５は、第２面２１ｂの一部に設けられる。ゲート電極２５は、ソース電極２４から離間して設けられる。ゲート電極２５は、例えばアルミニウム又は銅を含む材料から構成される。ゲート電極２５は、アルミニウム及び銅を含む材料から構成されてもよい。

接合材３０は、支持体１０と半導体チップ２０とを接合する。接合材３０は、第１主面１０ａと、第１面２１ａを覆うドレイン電極２２と、第３面２１ｃを覆うドレイン電極２２の少なくとも一部とを覆う。この場合、半導体チップ２０と接合材３０との接合面積が大きくなる。接合材３０は、第１面２１ａ及び第３面２１ｃを覆うドレイン電極２２と支持体１０とを熱的に接続する。接合材３０は、例えば第３面２１ｃと接触しないように設けられる。この場合、接合材３０の半導体チップ２０との接合箇所のすべてが同じ構成（ドレイン電極２２）となるため、接合の信頼性が向上しやすい。接合材３０は、例えば導電性接合材であってよい。導電性接合材は、例えばはんだであってよい。導電性接合材は、焼結金属、金属ペーストであってもよい。

以上に説明したように、実施形態に係る半導体装置１によれば、第３面２１ｃの下部の少なくとも一部及び第１面２１ａを覆うようにドレイン電極２２が設けられる。この場合、接合材３０により支持体１０の上に半導体チップ２０を接合する際、第１面２１ａに加えて第３面２１ｃにも接合材３０が回り込むため、半導体チップ２０と接合材３０との接合面積が大きくなる。このため、図１中の矢印で示されるように、第１面２１ａを覆うドレイン電極２２から支持体１０へ向かう放熱経路に加えて、第３面２１ｃを覆うドレイン電極２２から支持体１０へ向かう放熱経路が形成される。その結果、半導体チップ２０から支持体１０への放熱経路が広がり、放熱性が向上する。また、接合材３０の体積が大きくなるため、接合材３０への応力を緩和でき、接合信頼性が向上する。また、半導体チップ２０と支持体１０との間の電流経路が広がるため、電気抵抗を低減できる。

（半導体装置の製造方法）
図３から図８を参照し、実施形態に係る半導体装置の製造方法の第１例について説明する。図３から図８は、実施形態に係る半導体装置の製造方法の第１例を示す断面図である。

まず、図３に示されるように、基板２１を準備する。基板２１は、第１面２１ａと、第２面２１ｂとを有する。

次に、図４に示されるように、第２面２１ｂの上に、パッシベーション膜２３、ソース電極２４及びゲート電極２５を形成する。パッシベーション膜２３は、第２面２１ｂを覆い、第２面２１ｂを保護する。パッシベーション膜２３は、例えば塗布法により形成される。パッシベーション膜２３には開口が形成され、開口からソース電極２４及びゲート電極２５が露出する。ソース電極２４及びゲート電極２５は、例えばスパッタリング法により形成される。ソース電極２４及びゲート電極２５は、蒸着法により形成されてもよい。

次に、図５に示されるように、基板２１を第１面２１ａ側から研削し、基板２１を薄化する。基板２１の薄化は、省略してもよい。

次に、図６に示されるように、ダイシングにより、基板２１を分割して個片化する。

次に、図７に示されるように、凹部５０ａが上面に形成されたトレイ５０を準備する。続いて、第１面２１ａが上側、第２面２１ｂが下側となる姿勢で、基板２１を凹部５０ａ内に載置する。このとき、第３面２１ｃの第１面２１ａ側の少なくとも一部を露出させる。基板２１を凹部５０ａ内に載置する前に、第２面２１ｂの上に保護膜を形成してもよい。続いて、基板２１を載置したトレイ５０をスパッタリング装置内に収容し、スパッタリング法により、基板２１にドレイン電極２２を形成する。スパッタリング装置は、トレイ５０の上方に成膜材料のターゲットを備える。この場合、ターゲットから弾き出される成膜材料の粒子５１は、第１面２１ａに付着して堆積すると共に、第３面２１ｃにも回り込んで第３面２１ｃの第１面２１ａ側の少なくとも一部にも付着して堆積する。これにより、第１面２１ａの全体と、第３面２１ｃの第１面２１ａ側の少なくとも一部とにドレイン電極２２が形成される。ドレイン電極２２は、蒸着法により形成されてもよい。この場合、基板２１を載置したトレイ５０を蒸着装置内に収容する。

次に、図８に示されるように、第１面２１ａが下側、第２面２１ｂが上側となる姿勢で、接合材３０により支持体１０の上に基板２１を接合する。以上により、実施形態に係る半導体装置１を製造できる。

以上に説明したように、実施形態に係る半導体装置１の製造方法の第１例によれば、基板２１の第３面２１ｃの下部の少なくとも一部及び第１面２１ａを覆うようにドレイン電極２２が設けられた半導体チップ２０を製造できる。また、第１主面１０ａと、第３面２１ｃの少なくとも一部及び第１面２１ａを覆うドレイン電極２２とが、接合材３０により接合された半導体装置１を製造できる。

図９から図１２を参照し、実施形態に係る半導体装置の製造方法の第２例について説明する。図９から図１２は、実施形態に係る半導体装置の製造方法の第２例を示す断面図である。

まず、実施形態に係る半導体装置の製造方法の第１例と同じ手順により、基板２１を準備し、次いで基板２１の第２面２１ｂの上にパッシベーション膜２３、ソース電極２４及びゲート電極２５を形成し、次いで基板２１を薄化する。

次に、図９に示されるように、ダイシングにより、基板２１に対し、第１面２１ａから基板２１の厚さの途中までの深さを有し、複数のチップを区画する分割溝２１ｓを形成する。

次に、図１０に示されるように、基板２１をスパッタリング装置内に収容し、スパッタリング法により、第１面２１ａ及び分割溝２１ｓの内面を覆うドレイン電極２２を形成する。基板２１をスパッタリング装置内に収容する前に、第２面２１ｂの上に保護膜を形成してもよい。ドレイン電極２２は、蒸着法により形成されてもよい。

次に、図１１に示されるように、ダイシングにより、分割溝２１ｓが形成された深さを超えて第２面２１ｂを研削し、基板２１を分割して個片化する。

次に、図１２に示されるように、第１面２１ａが下側、第２面２１ｂが上側となる姿勢で、接合材３０により支持体１０の上に基板２１を接合する。以上により、実施形態に係る半導体装置１を製造できる。

以上に説明したように、実施形態に係る半導体装置１の製造方法の第２例によれば、基板２１の第３面２１ｃの下部の少なくとも一部及び第１面２１ａを覆うようにドレイン電極２２が設けられた半導体チップ２０を製造できる。また、第１主面１０ａと、第３面２１ｃの少なくとも一部及び第１面２１ａを覆うドレイン電極２２とが、接合材３０により接合された半導体装置１を製造できる。

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

１ 半導体装置
１０ 支持体
１０ａ 第１主面
２０ 半導体チップ
２１ 基板
２１ａ 第１面
２１ｂ 第２面
２１ｃ 第３面
２１ｓ 分割溝
２２ ドレイン電極
２３ パッシベーション膜
２４ ソース電極
２５ ゲート電極
３０ 接合材
５０ トレイ
５０ａ 凹部
５１ 粒子

Claims (5)

1. 第１面と、前記第１面と反対の第２面と、前記第１面及び前記第２面に連なる第３面とを有する基板と、
   前記第３面の下部の少なくとも一部及び前記第１面を覆う第１電極と、
   を含む半導体チップを有する、
   半導体装置。
2. 支持体と、
   前記支持体と前記半導体チップとを接合する接合材と、
   を更に有し、
   前記接合材は、前記第３面に設けられる前記第１電極の少なくとも一部を覆う、
   請求項１に記載の半導体装置。
3. 前記接合材は、前記第３面と接触しないように設けられる、
   請求項２に記載の半導体装置。
4. 前記基板は、炭化珪素基板である、
   請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記半導体チップは、電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ及びショットキーバリアダイオードの少なくとも１つを含む、
   請求項１から請求項３のいずれか１項に記載の半導体装置。

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