JP2023553023A - 半導体構造及びその製造方法 - Google Patents

半導体構造及びその製造方法 Download PDF

Info

Publication number
JP2023553023A
JP2023553023A JP2023534229A JP2023534229A JP2023553023A JP 2023553023 A JP2023553023 A JP 2023553023A JP 2023534229 A JP2023534229 A JP 2023534229A JP 2023534229 A JP2023534229 A JP 2023534229A JP 2023553023 A JP2023553023 A JP 2023553023A
Authority
JP
Japan
Prior art keywords
layer
word line
substrate
dielectric layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023534229A
Other languages
English (en)
Inventor
帥 郭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202111231509.3A external-priority patent/CN116033735A/zh
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Publication of JP2023553023A publication Critical patent/JP2023553023A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本出願の実施例は、半導体構造及びその製造方法を提供し、半導体技術分野に関し、半導体構造の性能が悪いという技術問題を解決するために用いられ、該半導体構造の製造方法は、基板を提供するステップと、基板に間隔を空けて設けられた複数の積層構造を形成するステップであって、積層構造が順次積層して設けられた第１導電層、絶縁層及び第２導電層を含み、第１導電層及び第２導電層のうちの少なくとも１つが半金属層であるステップと、積層構造を覆うチャネル層、及びチャネル層を覆う誘電体層を形成するステップと、第１方向に沿って延在するワードラインを形成するステップであって、ワードラインが複数の接触部と隣接する接触部を接続する接続部とを含み、接触部が誘電体層の側面を取り囲んで誘電体層の側面に接触し、接触部が絶縁層の少なくとも一部に対向するステップと、を含む。半金属層を設けることにより、積層構造と他の構造との接触抵抗、及び積層構造内部の接触抵抗を低減させ、それによって半導体構造の性能を向上させることができる。

Description

（関連出願への相互参照）
本出願は、２０２１年１０月２２日に中国特許庁に提出され、出願番号が２０２１１１２３１５０９．３であり、出願名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本出願に組み込まれる。
本出願は、半導体技術分野に関し、特に半導体構造及びその製造方法に関する。
半導体構造は、メモリセルを含むことができ、メモリセルは通常、トランジスタと、トランジスタに電気的に接続されるコンデンサとを含む。コンデンサは、データ情報を記憶し、トランジスタはコンデンサにおけるデータ情報の読み書きを制御する。ここで、トランジスタのゲートはワードライン（Ｗｏｒｄ Ｌｉｎｅ：ＷＬと略称する）に電気的に接続され、ワードライン上の電圧によってトランジスタのオンとオフを制御し、トランジスタのソース及びドレインのうちの１つがビットライン（Ｂｉｔ Ｌｉｎｅ：ＢＬと略称する）に電気的に接続され、ソース及びドレインのうちのもう１つがコンデンサに電気的に接続され、ビットラインによってデータ情報を記憶又は出力する。
半導体構造の寸法の小型化に伴い、トランジスタは通常、ゲートオールアラウンド（Ｇａｔｅ ａｌｌ Ａｒｏｕｎｄ：ＧＡＡと略称する）トランジスタを採用する。関連技術では、ゲートオールアラウンドトランジスタは、順次積層して設けられた第１導電層、チャネル領域及び第２導電層を含み、第１導電層及び第２導電層のうちの１つがソースであり、もう１つがドレインであり、チャネル領域の側面が誘電体層に取り囲まれ、誘電体層にゲートが設けられる。しかし、上記のトランジスタと他の構造（例えばビットライン又はコンデンサ）との接触抵抗が大きく、トランジスタにおいて大きい電流が必要とされ、半導体構造の性能が悪い。
上記の問題に鑑み、本出願の実施例は、半導体構造の性能を向上させるために、半導体構造及びその製造方法を提供する。
本出願の実施例の第１態様は、半導体構造の製造方法を提供し、該製造方法は、基板を提供するステップと、前記基板に間隔を空けて設けられた複数の積層構造を形成するステップであって、前記積層構造が順次積層して設けられた第１導電層、絶縁層及び第２導電層を含み、前記第１導電層及び前記第２導電層のうちの少なくとも１つが半金属層であるステップと、前記積層構造を覆うチャネル層、及び前記チャネル層を覆う誘電体層を形成するステップと、第１方向に沿って延在するワードラインを形成するステップであって、前記ワードラインが複数の接触部と隣接する前記接触部を接続する接続部とを含み、前記接触部が前記誘電体層の側面を取り囲んで前記誘電体層の側面に接触し、前記接触部が前記絶縁層の少なくとも一部に対向するステップと、を含む。
本出願の実施例によって提供される半導体構造の製造方法は少なくとも以下の利点を有する。
本出願の実施例によって提供される半導体構造の製造方法では、第１導電層、絶縁層及び第２導電層が順次積層して設けられて積層構造を形成し、第１導電層及び第２導電層のうちの少なくとも１つが半金属層であり、積層構造と他の構造との接触抵抗を低減させることができる一方、第１導電層及び／又は第２導電層とチャネル層との間の接触抵抗も低減させることができ、それによって半導体構造の性能を向上させる。また、第１導電層、絶縁層、第２導電層、チャネル層、誘電体層及び接触部は垂直トランジスタを形成し、積層構造の高さを調整することによりチャネル層の長さを増加させることができ、トランジスタの短チャネル効果を改善し、半導体構造の性能を向上させるのに便利である。
本出願の実施例の第２態様は、半導体構造を提供し、該半導体構造は、積層構造、前記積層構造の側面を覆うチャネル層、前記チャネル層の側面を覆う誘電体層及び前記誘電体層に周設されるゲートを含み、前記積層構造が順次積層して設けられた第１導電層、絶縁層及び第２導電層を含み、前記第１導電層及び前記第２導電層のうちの一方がソースであり、前記第１導電層及び前記第２導電層のうちの他方がドレインであり、前記ソース及び前記ドレインのうちの少なくとも１つが半金属層である。
本出願の実施例によって提供される半導体構造は少なくとも以下の利点を有する。
本出願の実施例の半導体構造では、第１導電層、絶縁層及び第２導電層が順次積層して設けられて積層構造を形成し、第１導電層及び第２導電層のうちの１つがソースであり、もう１つがドレインであり、第１導電層及び第２導電層のうちの少なくとも１つが半金属層であり、積層構造と他の構造との接触抵抗を低減させることができる一方、第１導電層及び／又は第２導電層とチャネル層との間の接触抵抗も低減させることができ、それによって半導体構造の性能を向上させる。また、積層構造の側面がチャネル層によって覆われ、チャネル層の側面が誘電体層によって覆われ、誘電体層にゲートを周設し、積層構造、チャネル層、誘電体層及びゲートは垂直トランジスタを形成し、積層構造の高さを調整することによりチャネル層の長さを増加させることができ、トランジスタの短チャネル効果を改善し、半導体構造の性能を向上させるのに便利である。
本出願の実施例における半導体構造の製造方法のフローチャートである。 本出願の実施例における第２導電層を形成した後の第1断面の概略図である。 本出願の実施例における第２導電層を形成した後の第２断面の概略図である。 本出願の実施例における積層構造を形成した後の第１断面の概略図である。 本出願の実施例における積層構造を形成した後の第２断面の概略図である。 本出願の実施例におけるチャネル層を形成した後の第１断面の概略図である。 本出願の実施例におけるチャネル層を形成した後の第２断面の概略図である。 本出願の実施例における誘電体層を形成した後の第１断面の概略図である。 本出願の実施例における誘電体層を形成した後の第２断面の概略図である。 本出願の実施例におけるワードラインを形成した後の第１断面の概略図である。 本出願の実施例におけるワードラインを形成した後の第２断面の概略図である。 本出願の実施例における第１初期支持層を形成した後の第１断面の概略図である。 本出願の実施例における第１初期支持層を形成した後の第２断面の概略図である。 本出願の実施例における第１支持層を形成した後の第１断面の概略図である。 本出願の実施例における第１支持層を形成した後の第２断面の概略図である。 本出願の実施例における初期ワードライン層を形成した後の第１断面の概略図である。 本出願の実施例における初期ワードライン層を形成した後の第２断面の概略図である。 本出願の実施例における第１フォトレジスト層を形成した後の第１断面の概略図である。 本出願の実施例における第１フォトレジスト層を形成した後の第２断面の概略図である。 本出願の実施例におけるマスク層をエッチングした後の第１断面の概略図である。 本出願の実施例におけるマスク層をエッチングした後の第２断面の概略図である。 本出願の実施例における中間ワードライン層を形成した後の第１断面の概略図である。 本出願の実施例における中間ワードライン層を形成した後の第２断面の概略図である。 本出願の実施例における第２フォトレジスト層を形成した後の第１断面の概略図である。 本出願の実施例における第２フォトレジスト層を形成した後の第２断面の概略図である。 本出願の実施例における接触孔を形成した後の第１断面の概略図である。 本出願の実施例における接触孔を形成した後の第２断面の概略図である。 本出願の実施例における第２フォトレジスト層を除去した後の第１断面の概略図である。 本出願の実施例における第２フォトレジスト層を除去した後の第２断面の概略図である。 本出願の実施例における接触孔を形成した後の第１断面の別の概略図である。 本出願の実施例における接触孔を形成した後の第２断面の別の概略図である。 本出願の実施例における第３導電層を形成した後の第1断面の概略図である。 本出願の実施例における第３導電層を形成した後の第２断面の概略図である。
半導体構造の性能を向上させるために、本出願の実施例によって提供される半導体構造の製造方法では、垂直トランジスタを形成し、しかも垂直トランジスタのソース及びドレインのうちの少なくとも１つが半金属層であることにより、垂直トランジスタと他の構造との接触抵抗、及び垂直トランジスタ内部の接触抵抗を低減させ、それによって半導体構造の性能を向上させる。
本出願の実施例の上述の目的、特徴及び利点をより明確且つ分かりやすくするために、以下に本出願の実施例における図面を参照して、本出願の実施例における技術案を明確且つ完全に記載する。明らかに、記載された図面は、全ての実施例ではなく、本出願のいくつかの実施例だけである。本出願の実施例に基づいて、当業者が創造的な労力を払わなく得られた他の全ての実施例は、いずれも本出願の保護範囲に属する。
図１を参照すると、本出願の実施例は、半導体構造の製造方法を提供し、該製造方法は、以下のステップを含む。
ステップＳ１０１において、基板を提供する。
基板１０は、半導体基板であってもよく、例示的に、基板１０は、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、窒化ガリウム基板、ヒ化ガリウム基板、絶縁体上のシリコン（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ：ＳＯＩと略称する）基板、又は絶縁体上のゲルマニウム（Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ：ＧＯＩと略称する）基板などであってもよい。ここで、基板１０はドーピングされたものであってもよく、ドーピングされていないものであってもよく、例えば、基板１０はＮ型基板又はＰ型基板であってもよい。
いくつかの可能な例では、図２及び図３を参照すると、図２に示す第１断面は第２方向に垂直する平面であり、図３に示す第２断面は第２方向に平行する平面である。基板１０内に複数のビットライン１１が設けられてもよく、複数のビットライン１１は、互いに間隔を空け、第２方向に沿って延在する。図３に示すように、複数のビットライン１１は、水平方向（図３に示すＸ方向）に沿って延在する。ビットライン１１は、基板１０の表面に露出することができ、図２及び図３に示すように、ビットライン１１は、基板１０の上面に露出し、これにより、基板１０に位置する他の構造に電気的に接続されるのに便利である。
引き続き図２及び図３を参照すると、基板１０内にシャロートレンチアイソレーション１２（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩと略称する）がさらに設けられる。シャロートレンチアイソレーション１２は、隣接するビットライン１１の間に設けられて各ビットライン１１を隔離する。シャロートレンチアイソレーション１２内の充填材料は、窒化シリコン又は酸化シリコンなどの絶縁材料であってもよい。
ステップＳ１０２において、基板に間隔を空けて設けられた複数の積層構造を形成し、積層構造が順次積層して設けられた第１導電層、絶縁層及び第２導電層を含み、第１導電層及び第２導電層のうちの少なくとも１つが半金属層である。
図４及び図５を参照すると、基板１０に複数の積層構造２０を形成し、各積層構造２０は間隔を空けて設けられる。積層構造２０は、第１導電層２１、絶縁層２２及び第２導電層２３を含む。第１導電層２１及び第２導電層２３のうちの一方がコンデンサに電気的に接続され、第１導電層２１及び第２導電層２３のうちの他方がビットライン１１（Ｂｉｔ Ｌｉｎｅ：ＢＬと略称する）に電気的に接続される。例えば、第１導電層２１、絶縁層２２及び第２導電層２３は、垂直方向（図５に示すＺ方向）に沿って順次積層して設けられ、第１導電層２１がビットライン１１に電気的に接続され、第２導電層２３がコンデンサに電気的に接続される。
ここで、絶縁層２２は酸化物層であってもよく、例示的に、絶縁層２２の材質は酸化シリコンであってもよい。第１導電層２１及び第２導電層２３のうちの少なくとも１つが半金属層であり、例示的に、第１導電層２１が半金属層であり、第２導電層２３も半金属層である。ここで、半金属層の材質はビスマスであってもよい。第１導電層２１及び／又は第２導電層２３を半金属層として設けることにより、積層構造２０とビットライン１１及び／又はコンデンサとの間の接触抵抗を低減させ、それによって半導体構造の性能を向上させることができる。
引き続き図４及び図５を参照すると、第２方向（図５に示すＸ方向）に沿って、各ビットライン１１に少なくとも１つの積層構造２０が設けられ、第１導電層２１がビットライン１１に接触し、それによって第１導電層２１とビットライン１１との電気的接続が実現される。積層構造２０は、円柱、楕円柱、角柱又は直方柱などの柱状であってもよく、積層構造２０はアレイ状に配列されてもよい。
図２～図５を参照すると、いくつかの可能な例では、基板１０に間隔を空けて設けられた複数の積層構造２０を形成し、積層構造２０が順次積層して設けられた第１導電層２１、絶縁層２２及び第２導電層２３を含み、第１導電層２１及び第２導電層２３のうちの少なくとも１つが半金属層であることは、
基板１０に積層して設けられた第１導電層２１、絶縁層２２及び第２導電層２３が堆積形成されることを含むことができる。図２及び図３に示すように、基板１０に第１導電層２１を堆積し、第１導電層２１に絶縁層２２を堆積し、絶縁層２２に第２導電層２３を堆積する。ここで、堆積は化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤと略称する）、物理気相堆積（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤと略称する）又は原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤと略称する）であってもよい。
さらに第１導電層２１、絶縁層２２及び第２導電層２３をエッチングし、間隔を空けて設けられた複数の積層構造２０を形成する。図４及び図５に示すように、ドライエッチング又はウェットエッチングにより、一部の第１導電層２１、絶縁層２２及び第２導電層２２を除去し、これにより、残りの第１導電層２１、絶縁層２２及び第２導電層２３が隔離されて互いに間隔を空けた複数の積層構造２０を形成する。
ステップＳ１０３において、積層構造を覆うチャネル層、及びチャネル層を覆う誘電体層を形成する。
図６～図９を参照すると、チャネル層３０は積層構造２０を覆い、誘電体層４０はチャネル層３０を覆う。具体的に、チャネル層３０は積層構造２０の側面と上面を覆い、誘電体層４０はチャネル層３０の側面と上面を覆う。ここで、上面は、基板１０から離れる表面を指す。図６及び図７に示すように、チャネル層３０は、第１導電層２１の外周面、絶縁層２２の外周面、及び第２導電層２３の外周面を覆い、チャネル層３０も第２導電層の上面２４を覆う。
ここで、第１導電層２１及び第２導電層２３のうちの一方はソースとして形成され、他方はドレインとして形成され、積層構造２０の側面を取り囲むチャネル層３０はチャネル領域として形成されてソースとドレインとの間に導電通路を提供し、これにより、キャリアはソースからドレインに移動し、又はドレインからソースに移動することができる。誘電体層４０は酸化物層であってもよく、チャネル層３０の側面に位置する誘電体層４０はゲート酸化層として形成される。
図６及び図７に示すように、チャネル領域が層状であり、チャネル層３０の材質は二硫化モリブデンなどの硫化モリブデンを含むことができ、チャネル層３０の材質は遷移金属硫化合物（ＴＭＤｓ）などであってもよい。層状の硫化モリブデンにバンドギャップが存在し、それで形成される電界効果トランジスタのオン／オフ電流比が高い。また、層状の硫化モリブデンは比較的高い比表面積を有し、短チャネル効果の克服に有利である。ここで、オン／オフ電流比とは、デバイスのオン状態電流とオフ状態電流の比であり、具体的に、トランジスタにおいて、ソース電圧、ドレイン電圧が変化しない場合、ゲート電圧を印加する時と印加しない時に測定されるソースドレイン電流の比はオン／オフ電流比である。
いくつかの可能な実施例では、チャネル層３０の材質は硫化モリブデンであり、半金属層の材質はビスマスである。好ましくは、チャネル層３０の材質は硫化モリブデンであり、第１導電層２１と第２導電層２３の材質はいずれもビスマスであり、このように設けることによって、硫化モリブデンとビスマスとの界面におけるエネルギー障壁が低減し、チャネル層３０と第１導電層２１との間のギャップ状態（ＭＩＧＳ）、チャネル層３０と第２導電層２３との間のギャップ状態を低減させることができ、それによってチャネル層３０と第１導電層２１との間の接触抵抗、チャネル層３０と第２導電層２３との間の接触抵抗を低減させる。
本出願の実施例では、積層構造２０を覆うチャネル層３０、及びチャネル層３０を覆う誘電体層４０を形成することは、
積層構造２０及び基板１０にチャネル層３０を堆積し、チャネル層３０で積層構造２０の上面、側面、及び基板１０の上面を覆うことを含むことができる。図６及び図７を参照すると、チャネル層３０が堆積プロセスによって形成され、チャネル層３０で積層構造２０の上面、側面、及び基板１０の上面を覆う。さらにチャネル層３０に誘電体層４０を堆積する。図８及び図９を参照すると、誘電体層４０が堆積プロセスによって形成され、誘電体層４０はチャネル層３０の表面全体を覆う。
ステップＳ１０４において、第１方向に沿って延在するワードラインを形成し、ワードラインが複数の接触部と隣接する接触部を接続する接続部とを含み、接触部が誘電体層の側面を取り囲んで誘電体層の側面に接触し、接触部が絶縁層の少なくとも一部に対向する。
図１０及び図１１を参照すると、チャネル層３０と誘電体層４０を形成した後の積層構造２０の間にワードライン６３が形成され、ワードライン６３の数は複数であり、複数のワードライン６３は、間隔を空けて設けられ、且つ第１方向（図１０に示すＹ方向）に沿って延在する。図１０及び図１１に示すように、ワードライン６３は、複数の接触部６４と隣接する接触部６４を接続する接続部６５とを含み、ここで、接触部６４は誘電体層４０の側面を取り囲んで誘電体層４０の側面に接触する。
図１０及び図１１に示すように、接触部６４は、絶縁層２２の少なくとも一部に対向し、接触部６４はトランジスタのゲートとして用いられ、即ち、ワードライン６３の一部はゲートである。基板１０に垂直する方向（図１０に示すＺ方向）に沿って、絶縁層２２の該方向での正投影と接触部６４の該方向での正投影とが少なくとも部分的に重なり、例示的に、接触部６４の上面は絶縁層２２の上面よりも低く、接触部６４の底面は絶縁層２２の底面よりも高い。
第１方向に沿って、接続部６５は隣接する２つの接触部６４を接続し、接続部６５の高さは接触部６４の高さと同じでも異なってもよく、接続部６５の具体的な構造は実際の動作状況に応じて決定され得る。
上記に記載されるように、本出願の実施例では、第１導電層２１、絶縁層２２及び第２導電層２３は、順次積層して設けられて積層構造２０を形成し、第１導電層２１及び第２導電層２３のうちの少なくとも１つが半金属層であり、積層構造２０と他の構造との接触抵抗を低減させることができる一方、第１導電層２１及び／又は第２導電層２３とチャネル層３０との間の接触抵抗も低減させることができ、それによって半導体構造の性能を向上させる。また、第１導電層２１、絶縁層２２、第２導電層２３、チャネル層３０、誘電体層４０及び接触部６４によって垂直トランジスタを形成し、積層構造２０の高さを調整することによりチャネル層３０の長さを増加させることができ、トランジスタの短チャネル効果を改善し、半導体構造の性能を向上させるのに便利である。
本出願の可能な実施例では、図１２～図１５を参照すると、第１方向に沿って延在するワードライン６３を形成し、ワードライン６３が複数の接触部６４と隣接する接触部６４を接続する接続部６５とを含み、接触部６４が誘電体層４０の側面を取り囲んで誘電体層４０の側面に接触し、接触部６４が絶縁層２２の少なくとも一部に対向するステップの前に、チャネル層３０及び誘電体層４０によって覆われる積層構造２０の間に第１支持層５０を充填するステップをさらに含み、第１支持層５０の基板１０から離れる表面は、第１導電層２１の基板１０から離れる表面よりも高く、且つ絶縁層２２の基板１０から離れる表面よりも低い。
図１２～図１５に示すように、第１支持層５０は、下敷き層として、後続で形成されるワードライン６３と基板１０との間の間隔を増加させることができ、ワードライン６３の底面を第１導電層２１の上面よりも高くさせ、即ち、ワードライン６３の基板１０に向かう表面が第１導電層２１の基板１０から離れる表面よりも高くなる。同時に、第１支持層５０の基板１０から離れる表面を絶縁層２２の基板１０から離れる表面よりも低くすることによって、ワードライン６３の底面を第１導電層２１の上面よりも低くさせ、それによってワードライン６３が絶縁層２２に対向することが保証される。ここで、第１支持層５０の材質は窒化シリコン又はオキシ窒化シリコンであってもよく、第１支持層５０と誘電体層４０は大きい選択比を有し、例えば、第１支持層５０と誘電体層４０との選択比は５より大きく、第１支持層５０をエッチングするときに誘電体層４０を損傷することを回避し、それによってトランジスタのゲート酸化層の損傷を低減させる。
本出願の可能な実施形態では、図１２～図１５を参照すると、チャネル層３０及び誘電体層４０によって覆われる積層構造２０の間に第１支持層５０を充填し、第１支持層５０の基板１０から離れる表面は、第１導電層２１の基板１０から離れる表面よりも高く、且つ絶縁層２２の基板１０から離れる表面よりも低いことは、以下のプロセスを含むことができる。
誘電体層４０に第１初期支持層５１を形成し、第１初期支持層５１がチャネル層３０及び誘電体層４０によって覆われる積層構造２０の間に充填され、第１初期支持層５１が誘電体層４０の上面を覆う。図１２及び図１３に示すように、第１初期支持層５１が堆積形成され、第１初期支持層５１がチャネル層３０及び誘電体層４０によって覆われる積層構造２０の間に充填され、第１初期支持層５１が誘電体層４０の上面も覆う。具体的に、第１初期支持層５１の上面は、誘電体層４０の上面よりも高い。
第１初期支持層５１を形成した後、第１初期支持層５１の一部を除去し、残りの第１初期支持層５１は第１支持層５０を形成する。図１４及び図１５に示すように、基板１０に垂直する方向に沿って、ドライエッチング又はウェットエッチングにより、第１初期支持層５１の一部を除去し、チャネル層３０及び誘電体層４０によって覆われる積層構造２０の間に位置する第１初期支持層５１の一部を残し、残りの第１初期支持層５１は第１支持層５０を形成する。
上記の実施例に基づいて、即ち第１支持層５０を形成した後、１つの可能な例では、図１６～図２３を参照すると、第１方向に沿って延在するワードライン６３を形成し、ワードライン６３が複数の接触部６４と隣接する接触部６４を接続する接続部６５とを含み、接触部６４が誘電体層４０の側面を取り囲んで誘電体層４０の側面に接触し、接触部６４が絶縁層２２の少なくとも一部に対向するステップは、以下のステップを含むことができる。
ステップＳ１０４１において、第１支持層及び誘電体層を覆う初期ワードライン層を形成する。
図１６及び図１７を参照すると、堆積プロセスによって初期ワードライン層６１を形成し、初期ワードライン層６１は第１支持層５０及び誘電体層４０を覆う。図１６及び図１７に示すように、初期ワードライン層６１は、第１支持層５０の上面を覆いながら、誘電体層４０の側面及び上面を覆う。各誘電体層４０の側面を覆う初期ワードライン層６１の間にさらに隙間があり、つまり、初期ワードライン層６１は、チャネル層３０及び誘電体層４０によって覆われる積層構造２０の間の空間に満杯に充填されない。
ステップＳ１０４２において、第１方向に沿って第１支持層に位置する初期ワードライン層の一部を除去することによって、初期ワードライン層が、間隔を空けて設けられた複数の中間ワードライン層として形成される。
図１８～図２３を参照すると、第１支持層５０に位置する初期ワードライン層６１の一部を除去して、初期ワードライン層６１が、間隔を空けて設けられた複数の中間ワードライン層６２として形成され、各中間ワードライン層６２はいずれも第１方向に沿って延在し、即ち第１方向に沿って第１支持層５０上の初期ワードライン層６１の一部を除去し、残りの初期ワードライン層６１で中間ワードライン層６２を形成する。
具体的に、図１８～図２３に示すように、第１方向に沿って第１支持層５０に位置する一部の初期ワードライン層６１を除去することによって、初期ワードライン層６１が、間隔を空けて設けられた複数の中間ワードライン層６２として形成されるステップは、以下のプロセスを含むことができる。
初期ワードライン層６１を覆うマスク層７１を形成し、マスク層７１は、チャネル層３０、誘電体層４０及び初期ワードライン層６１によって覆われる積層構造２０の間に充填され、マスク層７１は初期ワードライン層６１の上面を覆う。図１８及び図１９に示すように、初期ワードライン層６１にマスク層７１を堆積し、マスク層７１は、チャネル層３０、誘電体層４０及び初期ワードライン層６１によって覆われる積層構造２０の間に充填され、マスク層７１も初期ワードライン層６１の上面を覆う。マスク層７１の上面は、初期ワードライン層６１の上面よりも高い。
マスク層７１を形成した後、マスク層７１に第１フォトレジスト層７２を形成し、第１フォトレジスト層７２が第１方向に沿って延在する溝７３を有し、溝７３の基板１０での正投影が積層構造２０の側面に位置する初期ワードライン層６１の基板１０での正投影と重ならない。図１８及び図１９に示すように、マスク層７１に第１フォトレジスト層７２をスピンコーティングし、第１フォトレジスト層７２は第１フォトレジスト層７２を貫通する溝７３を有し、該溝７３は誘電体層４０の側面及び上面に位置する初期ワードライン層６１からずれ、第１支持層５０上の初期ワードライン層６１の一部に対向する。
第１フォトレジスト層７２を形成した後、第１フォトレジスト層７２をマスクとし、マスク層７１をエッチングする。第１フォトレジスト層７２をマスクとしてマスク層７１をエッチングすることにより、第１フォトレジスト層７２上のパターンがマスク層７１に転写し、図２０及び図２１に示すように、マスク層７１に形成されたパターンに初期ワードライン層６１が露出する。
マスク層７１をエッチングした後、エッチング後のマスク層７１をマスクとし、初期ワードライン層６１をエッチングし、中間ワードライン層６２を形成する。異方性エッチングにより、第１支持層５０上の初期ワードライン層６１の一部を除去し、図２２及び図２３に示すように、残りの初期ワードライン層６１が中間ワードライン層６２を形成する。複数の中間ワードライン層６２の間の隙間によって第１支持層５０が露出する。
ステップＳ１０４３において、誘電体層の上面における中間ワードライン層及び誘電体層の側面における基板から離れる中間ワードライン層の一部を除去し、残りの中間ワードライン層がワードラインとして形成される。
エッチングにより誘電体層４０の上面における中間ワードライン層６２、及び誘電体層４０の側面における上部の中間ワードライン層６２を除去し、残りの中間ワードライン層６２がワードライン６３として形成される。図１０及び図１１に示すように、ワードライン６３の上面は絶縁層２２の上面よりも低く、ワードライン６３は絶縁層２２に対向する。
本出願の別の可能な実施例では、第１方向に沿って延在するワードライン６３を形成し、ワードライン６３が複数の接触部６４と隣接する接触部６４を接続する接続部６５とを含み、接触部６４が積層構造２０に接続され、接触部６４が誘電体層４０の側面を取り囲むステップの後、図２４～図３３を参照すると、半導体構造の製造方法はさらに、
ワードライン６３、第１支持層５０及び誘電体層４０を覆う第２支持層８１を形成することを含む。図２４及び図２５に示すように、第２支持層８１を堆積し、第２支持層８１はワードライン６３、第１支持層５０及び誘電体層４０を覆い、第２支持層８１の上面は誘電体層４０の上面よりも高い。第２支持層８１の基板１０から離れる面は平らであってもよく、例示的に、第２支持層８１に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰと略称する）などの平坦化処理を行って、第２支持層８１の上面を平らにする。第２支持層８１の材質は、第２支持層８１と第１支持層５０とが一体になるために、第１支持層５０の材質と同じであってもよく、いずれも絶縁材料であり、第２支持層８１と第１支持層５０は、各ワードライン６３を絶縁するために、各ワードライン６３を覆い及び隔離する。
第２支持層８１を形成した後、第２支持層８１に第２フォトレジスト層８２を形成し、第２フォトレジスト層８２は複数の開口８３を有し、開口８３は積層構造２０に正対する。図２４及び図２５に示すように、第２支持層８１に第２フォトレジスト層８２を形成し、第２フォトレジスト層８２は複数の開口８３を有し、複数の開口８３は複数の積層構造２０にそれぞれ対応し、開口８３は対応する積層構造２０に正対する。各開口８３の基板１０での正投影は、それに対応する積層構造２０の基板１０での正投影内に位置し、又は、各開口８３の基板１０での正投影は、それに対応する積層構造２０の基板１０での正投影と重なる。
第２フォトレジスト層８２を形成した後、第２フォトレジスト層８２をマスクとし、第２支持層８１、誘電体層４０及びチャネル層３０をエッチングし、接触孔８４を形成し、接触孔８４によって第２導電層２３を露出する。図２６及び図２７に示すように、接触孔８４は、第２支持層８１、誘電体層４０及びチャネル層３０を貫通して、第２導電層２３を露出する。接触孔８４を形成すると同時に、第２フォトレジスト層８２も除去され、又は、接触孔８４を形成してから、第２フォトレジスト層８２を除去する。図２８及び図２９に示すように、第２フォトレジスト層８２を除去した後、第２支持層８１の上面が露出する。
説明すべきこととして、接触孔８４の開口８３の面積は接触孔８４の底部の面積よりも大きく、即ち接触孔８４は上部の幅が大きく、下部の幅が小さい。このように設けることによって、接触孔８４内に第３導電層９０を形成した後、第３導電層９０の上部の幅が大きく、操作ウィンドウの幅を増加させることにより、コンデンサとの位置合わせを容易にする。また、第３導電層９０の下部の幅が小さく、トランジスタの臨界寸法を低減させることができる。
例示的に、基板１０に垂直な平面を断面とし、接触孔８４の断面形状は上から下に小さくなる逆台形であってもよい。図３０及び図３１に示すように、接触孔８４の断面形状は、互いに接続された矩形及び台形であってもよく、矩形が台形の基板１０に近い側に設けられ、矩形の底辺が台形の上底と重なる。
接触孔８４を形成した後、接触孔８４内に第３導電層９０を形成し、第３導電層９０は第２導電層に電気的に接続される。図３２及び図３３に示すように、接触孔８４内に第３導電層９０を堆積し、第３導電層９０が第２導電層２３と接触し、これにより第３導電層９０と第２導電層２３との電気的接続を実現する。第３導電層９０は、コンデンサ接触パッドであってもよく、第３導電層９０にコンデンサが形成される。
図１０及び図１１を参照すると、本出願の実施例は、半導体構造をさらに提供し、該半導体構造は、積層構造２０、チャネル層３０、誘電体層４０及びゲートを含む。ここで、積層構造２０は、基板１０に設けられ、基板１０は積層構造２０を支持するために用いられ、基板１０は、シリコン基板などの半導体基板であってもよい。
基板１０内に複数のビットライン１１が設けられてもよく、複数のビットライン１１は、互いに間隔を空け、複数のビットライン１１は、第２方向（図１１に示すＸ方向）に沿って延在する。ビットライン１１は、基板１０の表面に露出することができ、これにより、基板１０に位置する他の構造に電気的に接続されるのに便利である。隣接するビットライン１１の間にシャロートレンチアイソレーション１２がさらに設けられてもよく、シャロートレンチアイソレーション１２によって各ビットライン１１を隔離する。
基板１０に複数の積層構造２０が設けられ、各積層構造２０は間隔を空けて設けられる。積層構造２０は、積層して設けられた第１導電層２１、絶縁層２２及び第２導電層２３を含む。図１０及び図１１に示すように、基板１０から離れる方向に沿って、第１導電層２１、絶縁層２２及び第２導電層２３が順次設けられる。第１導電層２１及び第２導電層２３のうちの一方がソースであり、第１導電層２１及び第２導電層２３のうちの他方がドレインであり、ソース及びドレインのうちの少なくとも１つが半金属層であり、半金属層の材質はビスマスであってもよく、絶縁層２２の材質は酸化シリコンであってもよい。ソース又はドレインのうちの少なくとも１つを半金属層として設けることにより、積層構造２０と他の構造（例えば、ビットライン１１及び／又はコンデンサ）との間の接触抵抗を低減させ、それによって半導体構造の性能を向上させることができる。
引き続き図１０及び図１１を参照すると、第２方向に沿って、各ビットライン１１に少なくとも１つの積層構造２０が設けられ、積層構造２０におけるソース及びドレインのうちの１つがビットライン１１に接触し、それによって該ソース又はドレインとビットライン１１との電気的接続が実現される。積層構造２０は、円柱、楕円柱、角柱又は直方柱などの柱状であってもよく、積層構造２０はアレイ状に配列されてもよい。
積層構造２０の側面がチャネル層３０によって覆われ、積層構造２０の側面を取り囲むチャネル層３０はチャネル領域を形成してソースとドレインとの間に導電通路を提供し、これにより、キャリアはソースからドレインに移動し、又はドレインからソースに移動することができる。チャネル領域は層状であり、チャネル層３０の材質は二硫化モリブデンなどの硫化モリブデンを含むことができる。層状の硫化モリブデンにバンドギャップが存在し、それで形成される電界効果トランジスタのオン／オフ電流比が高い。好ましくは、チャネル層３０の材質は硫化モリブデンであり、ソース及びドレインの材質はいずれもビスマスであり、チャネル層３０とソースとの間のギャップ状態及びエネルギー障壁、チャネル層３０とドレインとの間のギャップ状態及びエネルギー障壁を低減させ、それによってチャネル層３０とソースとの間の接触抵抗、チャネル層３０とドレインとの間の接触抵抗を低減させる。
チャネル層３０の側面が誘電体層４０によって覆われ、誘電体層４０は酸化物層であってもよく、チャネル層３０の側面に位置する誘電体層４０によってゲート酸化層を形成する。例示的に、誘電体層４０の材質は酸化シリコンである。
引き続き図１０及び図１１を参照すると、誘電体層４０の側面にゲートが周設され、ゲートは、誘電体層４０の側面を取り囲んで誘電体層４０の側面に接触する。ゲートは、絶縁層２２の少なくとも一部に対向し、基板１０に垂直する方向（図１０に示すＺ方向）に沿って、誘電体層４０の該方向での正投影とゲートの該方向での正投影とが少なくとも部分的に重なる。例示的に、ゲートの上面は誘電体層４０の上面よりも低く、ゲートの底面は誘電体層４０の底面よりも高い。
本出願の実施例における半導体構造は、ワードライン６３をさらに含み、ワードライン６３は第１方向に沿って延在し、ワードライン６３は接触部６４と隣接する２つの接触部６４を接続する接続部６５とを含み、ここで、接触部６４は、誘電体層４０に周設されたゲートであり、即ちワードライン６３の一部はゲートである。理解可能なこととして、第１方向に沿って、接続部６５とゲートは間隔を空けて設けられ、接続部６５によって、第１方向における複数のゲートを一体になるように接続してワードライン６３を形成する。
１つの可能な例では、図３２及び図３３を参照すると、ワードライン６３が第１支持層５０に設けられ、第１支持層５０はワードライン６３の下方に位置し、誘電体層４０及びチャネル層３０によって覆われる積層構造２０の間に充填されることによって、ワードライン６３の高度を高める。ワードライン６３に第２支持層８１を覆うこともでき、第２支持層８１と第１支持層５０とはワードライン６３を電気的に隔離する。第２支持層８１の材質は、第２支持層８１と第１支持層５０とが一体になるために、第１支持層５０の材質と同じであってもよい。
引き続き図３２及び図３３を参照すると、第２支持層８１は誘電体層４０をさらに覆い、第２支持層８１は接触孔を有し、接触孔は、誘電体層４０及びチャネル層３０を貫通して積層構造２０の第２導電層２３を露出する。接触孔８４内に第３導電層９０を充填し、第３導電層９０の一端は第２導電層２３と接触し、これにより第３導電層９０と第２導電層２３との電気的接続を実現し、第３導電層９０の他端はコンデンサに接続されてもよい。
本出願の実施例の半導体構造では、第１導電層２１、絶縁層２２及び第２導電層２３が順次積層して設けられて積層構造２０を形成し、第１導電層２１及び第２導電層２３のうちの一方がソースであり、他方がドレインであり、第１導電層２１及び第２導電層２３のうちの少なくとも１つが半金属層であり、積層構造２０と他の構造との接触抵抗を低減させることができる一方、第１導電層２１及び／又は第２導電層２３とチャネル層３０との間の接触抵抗を低減させることもでき、それによって半導体構造の性能を向上させる。また、積層構造２０の側面がチャネル層３０によって覆われ、チャネル層３０の側面が誘電体層４０によって覆われ、誘電体層４０にゲートが周設され、積層構造２０、チャネル層３０、誘電体層４０及びゲートは垂直トランジスタを形成し、積層構造２０の高さを調整することによりチャネル層３０の長さを増加させることができ、トランジスタの短チャネル効果を改善し、半導体構造の性能を向上させるのに便利である。
本明細書における各実施例又は実施形態は段階的な方式で説明され、各実施例は他の実施例と異なる点を重点的に説明し、各実施例間の同様と類似の部分は互いに参照すればよい。
本明細書の説明において、参照用語「１つの実施形態」、「いくつかの実施形態」、「例示的な実施形態」、「例」、「具体的な例」又は「いくつかの例」などの説明は、実施形態又は例を参照して説明される具体的な特徴、構造、材料又は特色が本出願の少なくとも１つの実施形態又は例に含まれることを意味する。本明細書では、上記の用語に対する概略的な表現は、必ずしも同じ実施形態又は例を意味するものではない。そして、説明される具体的な特徴、構造、材料又は特色は、任意の１つ又は複数の実施形態又は例において適切な方式で結合され得る。
最後に説明すべきこととして、以上の各実施例は、本出願の技術案を説明するためにのみ使用され、それを限定するものではない。前述の各実施例を参照して本出願を詳細に説明するが、当業者は、依然として前述の各実施例に記載された技術案を修正し、又はその中の一部又は全部の技術特徴に対して同等の入れ替えを行うことができ、これらの修正、又は入れ替えが対応する技術案の本質を、本出願の各実施例の技術案の範囲から逸脱させないことを理解すべきである。

Claims (15)

  1. 半導体構造の製造方法であって、
    基板を提供するステップと、
    前記基板に間隔を空けて設けられた複数の積層構造を形成するステップであって、前記積層構造が順次積層して設けられた第１導電層、絶縁層及び第２導電層を含み、前記第１導電層及び前記第２導電層のうちの少なくとも１つが半金属層であるステップと、
    前記積層構造を覆うチャネル層、及び前記チャネル層を覆う誘電体層を形成するステップと、
    第１方向に沿って延在するワードラインを形成するステップであって、前記ワードラインが複数の接触部と隣接する前記接触部を接続する接続部とを含み、前記接触部が前記誘電体層の側面を取り囲んで前記誘電体層の側面に接触し、前記接触部が前記絶縁層の少なくとも一部に対向するステップと、を含む、半導体構造の製造方法。
  2. 前記チャネル層の材質は硫化モリブデンを含み、及び／又は前記半金属層の材質はビスマスを含む、ことを特徴とする
    請求項１に記載の半導体構造の製造方法。
  3. 前記積層構造を覆うチャネル層、及び前記チャネル層を覆う誘電体層を形成するステップは、
    前記積層構造及び前記基板に前記チャネル層を堆積するステップであって、前記チャネル層で前記積層構造の上面、側面、及び前記基板の上面を覆うステップと、
    前記チャネル層に前記誘電体層を堆積するステップと、を含む、ことを特徴とする
    請求項１に記載の半導体構造の製造方法。
  4. 第１方向に沿って延在するワードラインを形成するステップであって、前記ワードラインが複数の接触部と隣接する前記接触部を接続する接続部とを含み、前記接触部が前記誘電体層の側面を取り囲んで前記誘電体層の側面に接触し、前記接触部が前記絶縁層の少なくとも一部に対向するステップの前に、
    前記チャネル層及び前記誘電体層によって覆われる前記積層構造の間に第１支持層を充填するステップであって、前記第１支持層の前記基板から離れる表面が前記第１導電層の前記基板から離れる表面よりも高く、且つ前記絶縁層の前記基板から離れる表面よりも低いステップ、をさらに含む、ことを特徴とする
    請求項３に記載の半導体構造の製造方法。
  5. 前記チャネル層及び前記誘電体層によって覆われる前記積層構造の間に第１支持層を充填するステップであって、前記第１支持層の前記基板から離れる表面が前記第１導電層の前記基板から離れる表面よりも高く、且つ前記絶縁層の前記基板から離れる表面よりも低いステップは、
    前記誘電体層に第１初期支持層を形成するステップであって、前記第１初期支持層が前記チャネル層及び前記誘電体層によって覆われる前記積層構造の間に充填され、前記第１初期支持層が前記誘電体層の上面を覆うステップと、
    前記第１初期支持層の一部を除去し、残りの前記第１初期支持層が前記第１支持層を形成するステップと、を含む、ことを特徴とする
    請求項４に記載の半導体構造の製造方法。
  6. 第１方向に沿って延在するワードラインを形成するステップであって、前記ワードラインが複数の接触部と隣接する前記接触部を接続する接続部とを含み、前記接触部が前記誘電体層の側面を取り囲んで前記誘電体層の側面に接触し、前記接触部が前記絶縁層の少なくとも一部に対向するステップは、
    前記第１支持層及び前記誘電体層を覆う初期ワードライン層を形成するステップと、
    第１方向に沿って前記第１支持層に位置する前記初期ワードライン層の一部を除去することによって、前記初期ワードライン層が、間隔を空けて設けられた複数の中間ワードライン層として形成されるステップと、
    前記誘電体層の上面における前記中間ワードライン層及び前記誘電体層の側面における前記基板から離れる前記中間ワードライン層の一部を除去し、残りの前記中間ワードライン層がワードラインとして形成されるステップと、を含むことを特徴とする
    請求項４に記載の半導体構造の製造方法。
  7. 第１方向に沿って前記第１支持層に位置する前記初期ワードライン層の一部を除去することによって、前記初期ワードライン層が、間隔を空けて設けられた複数の中間ワードライン層として形成されるステップは、
    前記初期ワードライン層を覆うマスク層を形成するステップであって、前記マスク層が前記チャネル層、前記誘電体層及び前記初期ワードライン層によって覆われる前記積層構造の間に充填され、前記マスク層が前記初期ワードライン層の上面を覆うステップと、
    前記マスク層に第１フォトレジスト層を形成するステップであって、前記第１フォトレジスト層が第１方向に沿って延在する溝を有し、前記溝の前記基板での正投影が前記積層構造の側面に位置する初期ワードライン層の前記基板での正投影と重ならないステップと、
    前記第１フォトレジスト層をマスクとし、前記マスク層をエッチングするステップと、
    エッチング後の前記マスク層をマスクとし、前記初期ワードライン層をエッチングし、前記中間ワードライン層を形成するステップと、を含むことを特徴とする
    請求項６に記載の半導体構造の製造方法。
  8. 第１方向に沿って延在するワードラインを形成するステップであって、前記ワードラインが複数の接触部と隣接する前記接触部を接続する接続部とを含み、前記接触部が前記誘電体層の側面を取り囲んで前記誘電体層の側面に接触し、前記接触部が前記絶縁層の少なくとも一部に対向するステップの後に、
    前記ワードライン、前記第１支持層及び前記誘電体層を覆う第２支持層を形成するステップであって、前記第２支持層の前記基板から離れる面が平らであるステップと、
    前記第２支持層に第２フォトレジスト層を形成するステップであって、前記第２フォトレジスト層が複数の開口を有し、前記開口が前記積層構造に正対するステップと、
    前記第２フォトレジスト層をマスクとし、前記第２支持層、前記誘電体層及び前記チャネル層をエッチングし、接触孔を形成し、前記接触孔によって前記第２導電層を露出するステップと、
    前記接触孔内に第３導電層を形成するステップであって、前記第３導電層が前記第２導電層に電気的に接続されるステップと、をさらに含む、ことを特徴とする
    請求項４に記載の半導体構造の製造方法。
  9. 前記接触孔の開口の面積が前記接触孔の底部の面積よりも大きい、
    ことを特徴とする
    請求項８に記載の半導体構造の製造方法。
  10. 前記基板に垂直する平面を断面とし、前記接触孔の断面形状が互いに接続された矩形及び台形を含み、前記矩形が前記台形の前記基板に近い側に設けられ、前記矩形の底辺が前記台形の上底と重なる、ことを特徴とする
    請求項９に記載の半導体構造の製造方法。
  11. 前記基板内に間隔を空けて設けられた複数のビットラインが設けられ、前記ビットラインが第２方向に沿って延在し、
    前記第２方向に沿って、各前記ビットラインに少なくとも１つの前記積層構造が設けられ、前記第１導電層が前記ビットラインに電気的に接続される、ことを特徴とする
    請求項１に記載の半導体構造の製造方法。
  12. 前記基板内にさらにシャロートレンチアイソレーションが設けられ、前記シャロートレンチアイソレーションが隣接する前記ビットラインの間に設けられる、ことを特徴とする
    請求項１１に記載の半導体構造の製造方法。
  13. 半導体構造であって、
    積層構造、前記積層構造の側面を覆うチャネル層、前記チャネル層の側面を覆う誘電体層及び前記誘電体層に周設されるゲートを含み、
    前記積層構造が順次積層して設けられた第１導電層、絶縁層及び第２導電層を含み、前記第１導電層及び前記第２導電層のうちの一方がソースであり、前記第１導電層及び前記第２導電層のうちの他方がドレインであり、前記ソース及び前記ドレインのうちの少なくとも１つが半金属層である、半導体構造。
  14. 前記チャネル層の材質は硫化モリブデンを含み、及び／又は前記半金属層の材質はビスマスを含むことを特徴とする
    請求項１３に記載の半導体構造。
  15. 前記半導体構造はビットライン及びワードラインをさらに含み、
    前記ビットラインが基板内に設けられ、前記積層構造が前記基板に設けられ、前記ソース及び前記ドレインのうちの１つが前記ビットラインに接続され、前記ワードラインが、ゲートと、隣接する２つの前記ゲートを接続する接続部と、を含む、ことを特徴とする
    請求項１３に記載の半導体構造。
JP2023534229A 2021-10-22 2022-01-06 半導体構造及びその製造方法 Pending JP2023553023A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202111231509.3A CN116033735A (zh) 2021-10-22 2021-10-22 半导体结构及其制作方法
CN202111231509.3 2021-10-22
PCT/CN2022/070590 WO2023065542A1 (zh) 2021-10-22 2022-01-06 半导体结构及其制作方法

Publications (1)

Publication Number Publication Date
JP2023553023A true JP2023553023A (ja) 2023-12-20

Family

ID=84104937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023534229A Pending JP2023553023A (ja) 2021-10-22 2022-01-06 半導体構造及びその製造方法

Country Status (4)

Country Link
US (1) US11508731B1 (ja)
EP (1) EP4199085A4 (ja)
JP (1) JP2023553023A (ja)
KR (1) KR20230096109A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504999B2 (en) * 2018-03-15 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Forming semiconductor structures with semimetal features

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US7262096B2 (en) 2004-01-15 2007-08-28 Powerchip Semiconductor Corp. NAND flash memory cell row and manufacturing method thereof
US9698261B2 (en) 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
CN106328654B (zh) 2015-07-08 2019-03-26 上海复旦微电子集团股份有限公司 半导体器件及其形成方法
US9842839B1 (en) * 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US11575005B2 (en) * 2018-03-30 2023-02-07 Intel Corporation Asymmetrical semiconductor nanowire field-effect transistor
US11211487B2 (en) * 2019-08-15 2021-12-28 Micron Technology, Inc. Transistors, memory structures and memory arrays containing two-dimensional materials between a source/drain region and a channel region
JP7341810B2 (ja) * 2019-09-13 2023-09-11 キオクシア株式会社 半導体記憶装置
DE102021108598A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostruktur-oxidhalbleitertransistor mit vertikalem gate-all-around (vgaa) und verfahren zu dessen herstellung
CN111969058B (zh) 2020-07-30 2022-07-01 电子科技大学中山学院 一种二硫化钼场效应晶体管及其制备方法和应用

Also Published As

Publication number Publication date
EP4199085A4 (en) 2024-05-01
KR20230096109A (ko) 2023-06-29
US11508731B1 (en) 2022-11-22
EP4199085A1 (en) 2023-06-21

Similar Documents

Publication Publication Date Title
WO2020042255A1 (zh) 半导体存储设备及其制造方法及包括存储设备的电子设备
KR102432894B1 (ko) 반도체 소자
TWI413255B (zh) 半導體元件及其製作方法
KR100785039B1 (ko) 보이드가 한정된 한 쌍의 핀들을 갖는 비휘발성 메모리소자
KR100683867B1 (ko) 반도체 소자 및 그 형성 방법
KR20090017041A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US11121135B1 (en) Structure of memory device
US20070138599A1 (en) Semiconductor device having a single sidewall fin field effect transistor and method for fabricating the same
US7629215B2 (en) Semiconductor device and method of manufacturing the same
JP2023553023A (ja) 半導体構造及びその製造方法
US20100203696A1 (en) Semiconductor device and method for manufacturing the same
US20130146966A1 (en) Semiconductor structure with enhanced cap and fabrication method thereof
KR20150044645A (ko) 다원화된 측벽 산화막 구조를 갖는 반도체 장치 및 그 제조 방법
WO2014126214A1 (ja) 半導体装置
US11563108B2 (en) Semiconductor devices
KR100763918B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
TWI718806B (zh) 記憶裝置及其製造方法
KR100684906B1 (ko) 바이폴라 트랜지스터를 갖는 반도체 소자 및 그 형성 방법
WO2023065542A1 (zh) 半导体结构及其制作方法
JP7483891B2 (ja) 半導体構造及びその製造方法
US20240162315A1 (en) Non-volatile memory device
CN113130491B (zh) 存储装置及其制造方法
CN111341783B (zh) 内存组件及其制造方法
US20230402463A1 (en) Semiconductor devices
JP2024521863A (ja) 半導体構造及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230605