JP2023528935A - メモリデバイスに対するエラー制御 - Google Patents

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Abstract

メモリデバイスに対するエラー制御のための方法、システム、及びデバイスが説明される。メモリデバイスは、エラー制御動作を含むメモリ管理動作を実施するように構成され得る。例えば、メモリデバイスは、メモリアレイのソース行と結合された第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施するように構成され得る。メモリデバイスは、データに対してエラー制御動作を実施することに基づいて、メモリアレイの対象の行と結合された第２のメモリセルにデータを書き込むことと、第１のメモリセルの第１の列アドレスに少なくとも部分的に基づいて、管理動作が完了したか否かを判定することをするように構成され得る。メモリデバイスはまた、管理動作が完了したか否かを判定することに基づいて、ソース行と結合された第３のメモリセルに対してエラー制御動作を実施するための出力信号を生成し得る。

Description

［クロスリファレンス］
本特許出願は、２０２０年６月８日に出願された“ＥＲＲＯＲ ＣＯＮＴＲＯＬ ＦＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題するＹＡＭＡＭＯＴＯ等による米国特許出願第１６／８９５，９６０号に対する優先権を主張し、その各々は、本出願の譲受人に譲渡されその各々は、参照により本明細書に明示的に組み込まれる。
［技術分野］
以下は、一般的に、１つ以上のメモリシステムに関し、より具体的には、メモリデバイスに対するエラー制御に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイス内のメモリセルを様々な状態にプログラミングすることによって蓄積される。例えば、バイナリメモリセルは、論理１又は論理０によりしばしば示される２つのサポートされた状態の内の１つにプログラミングされ得る。幾つかの例では、単一のメモリセルは、２つよりも多い状態をサポートし得、それらの内の何れか１つが蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でも、それらの蓄積された論理状態を長期間維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源から切断された場合、それらの蓄積された状態を喪失し得る。ＦｅＲＡＭは、揮発性メモリと同様の密度を実現可能であり得るが、ストレージデバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。
本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするシステムの一例を説明する。 本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするメモリダイの一例を説明する。 本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするメモリデバイス回路の一例を説明する。 本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするメモリデバイス回路の一例を説明する。 本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするタイミング図の一例を説明する。 本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするタイミング図の一例を説明する。 本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするメモリデバイスのブロック図を示す。 本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートする１つ以上の方法を説明するフローチャートを示す。
幾つかのメモリデバイスは、メモリデバイス内に蓄積されたデータを管理するために、１つ以上のメモリ管理動作を使用し得る。例えば、メモリデバイスは、メモリデバイスの消耗を分散させ、及び／又は機能的寿命を延ばすために、ウェアレベリング、行コピー動作、又はその他のタイプの動作を使用し得る。これらの動作の内の幾つかは、エラー制御の態様を含まないことがあり、このことは、メモリ管理動作中にエラーを伝播させ得、及び／又は新たなエラーをデータに誘発させ得る。これらの動作の内の幾つかは、メモリデバイスの同じセクション内でデータを転送するように構成され得、このことは、ウェアレベリング及びその他のデータの分散の可能性を制限し得る。
メモリ管理動作においてエラー制御動作を使用するためのシステム、デバイス、及び技法が説明される。幾つかの場合、行コピー動作等のメモリ管理動作は、エラー制御動作を含むように構成され得る。メモリソース行の各メモリセルがエラー制御の適用を受け、対象の行内に蓄積されているか否かを追跡するために、列アドレスカウンタが使用され得る。幾つかの場合、センスコピー動作等のメモリ管理動作は、メモリデバイスの異なるセクション間でデータを転送するように構成され得る。エラー訂正コンポーネントは、転送されている情報の転送及びエラー制御を容易にするために、ソースセクションと対象のセクションとの間でトグルするように構成され得る。
開示の機構は、図１～図２を参照して説明するように、メモリシステム及びダイの文脈でまず説明される。開示の機構は、図３～図６を参照して説明するように、メモリデバイス回路及びタイミング図の文脈で説明される。開示のこれらの及びその他の機構は、図７～図９を参照して説明するように、メモリデバイスに対するエラー制御に関連する装置図及びフローチャートによって更に図示され、それらを参照して更に説明される。
図１は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするシステム１００の一例を説明する。システム１００は、ホストデバイス１０５、メモリデバイス１１０、及びホストデバイス１０５をメモリデバイス１１０と結合する複数のチャネル１１５を含み得る。システム１００は、１つ以上のメモリデバイス１１０を含み得るが、１つ以上のメモリデバイス１１０の態様は、単一のメモリデバイス（例えば、メモリデバイス１１０）の文脈で説明され得る。
システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、車両、又はその他のシステム等の電子デバイスの一部分を含み得る。例えば、システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、又は車両コントローラ等の態様を説明し得る。メモリデバイス１１０は、システム１００の１つ以上のその他のコンポーネントに対するデータを蓄積するように動作可能なシステムのコンポーネントであり得る。
システム１００の少なくとも一部分は、ホストデバイス１０５の例であり得る。ホストデバイス１０５は、例の中でもとりわけ、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、車両コントローラ、又はその他の何らかの固定若しくは携帯型電子デバイス内等、プロセスを実行するためにメモリを使用するデバイス内のプロセッサ又はその他の回路の一例であり得る。幾つかの例では、ホストデバイス１０５は、外部メモリコントローラ１２０の機能を実装するハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせを指し得る。幾つかの例では、外部メモリコントローラ１２０は、ホスト又はホストデバイス１０５と称され得る。
メモリデバイス１１０は、システム１００により使用又は参照され得る物理メモリアドレス／空間を提供するように動作可能な独立したデバイス又はコンポーネントであり得る。幾つかの例では、メモリデバイス１１０は、１つ以上の異なるタイプのホストデバイス１０５を用いて作動するように構成可能であり得る。ホストデバイス１０５とメモリデバイス１１０との間のシグナリングは、信号を変調するための変調方式、信号を通信するための様々なピン構成、ホストデバイス１０５及びメモリデバイス１１０の物理的パッケージングのための様々な形式の要因、ホストデバイス１０５とメモリデバイス１１０との間のクロックシグナリング及び同期、タイミング規則、又はその他の要因の内の１つ以上をサポートするように動作可能であり得る。
メモリデバイス１１０は、ホストデバイス１０５のコンポーネントに対するデータを蓄積するように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、（例えば、外部メモリコントローラ１２０を通じてホストデバイス１０５によって提供されるコマンドに応答して実行する）ホストデバイス１０５に対するスレーブタイプのデバイスとして機能し得る。そうしたコマンドは、書き込み動作のための書き込みコマンド、読み出し動作のための読み出しコマンド、リフレッシュ動作のためのリフレッシュコマンド、又はその他のコマンドの内の１つ以上を含み得る。
ホストデバイス１０５は、外部メモリコントローラ１２０、プロセッサ１２５、ベーシック入力／出力システム（ＢＩＯＳ）コンポーネント１３０、又は１つ以上の周辺コンポーネント若しくは１つ以上の入力／出力コントローラ等のその他のコンポーネントの内の１つ以上を含み得る。ホストデバイスのコンポーネントは、バス１３５を使用して相互に結合され得る。
プロセッサ１２５は、システム１００の少なくとも一部分又はホストデバイス１０５の少なくとも一部分に制御又はその他の機能を提供するように動作可能であり得る。プロセッサ１２５は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はこれらのコンポーネントの組み合わせであり得る。そうした例では、プロセッサ１２５は、例の中でもとりわけ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、汎用ＧＰＵ（ＧＰＧＰＵ）、又はシステムオンチップ（ＳｏＣ）の一例であり得る。幾つかの例では、外部メモリコントローラ１２０は、プロセッサ１２５によって実装され得、又はプロセッサ１２５の一部であり得る。
ＢＩＯＳコンポーネント１３０は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、これは、システム１００又はホストデバイス１０５の様々なハードウェアコンポーネントを初期化及び実行し得る。ＢＩＯＳコンポーネント１３０はまた、プロセッサ１２５とシステム１００又はホストデバイス１０５の様々なコンポーネントとの間のデータの流れを管理し得る。ＢＩＯＳコンポーネント１３０は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又はその他の不揮発性メモリの内の１つ以上内に蓄積されたプログラム又はソフトウェアを含み得る。
メモリデバイス１１０は、デバイスメモリコントローラ１５５と、データストレージのための所望の容量又は指定された容量をサポートするための１つ以上のメモリダイ１６０（例えば、メモリチップ）とを含み得る。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、ローカルメモリコントローラ１６５－Ｎ）及びメモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、メモリアレイ１７０－Ｎ）を含み得る。メモリアレイ１７０は、メモリセルの集合（例えば、１つ以上のグリッド、１つ以上のバンク、１つ以上のタイル、１つ以上のセクション）であり得、各メモリセルは、少なくとも１ビットのデータを蓄積するように動作可能である。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリ若しくはマルチダイパッケージ、又はマルチチップメモリ若しくはマルチチップパッケージと称され得る。
デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように動作可能な回路、ロジック、又はコンポーネントを含み得る。デバイスメモリコントローラ１５５は、メモリデバイス１１０が様々な動作を実施することを可能にするハードウェア、ファームウェア、又は命令を含み得、メモリデバイス１１０のコンポーネントに関連するコマンド、データ、又は制御情報を受信、送信、又は実行するように動作可能であり得る。デバイスメモリコントローラ１５５は、外部メモリコントローラ１２０、１つ以上のメモリダイ１６０、又はプロセッサ１２５の内の１つ以上と通信するように動作可能であり得る。幾つかの例では、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５と併せて、本明細書に説明するメモリデバイス１１０の動作を制御し得る。
幾つかの例では、メモリデバイス１１０は、ホストデバイス１０５からデータ若しくはコマンド又はそれらの両方を受信し得る。例えば、メモリデバイス１１０は、メモリデバイス１１０がホストデバイス１０５に対するデータを蓄積することを指し示す書き込みコマンド、又はメモリデバイス１１０がメモリダイ１６０内に蓄積されたデータをホストデバイスに提供することを指し示す読み出しコマンドを受信し得る。
（例えば、メモリダイ１６０に対してローカルな）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように動作可能であり得る。幾つかの例では、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データ若しくはコマンド又はそれらの両方を受信する又は送信する）ように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、デバイスメモリコントローラ１５５及びローカルメモリコントローラ１６５を含まなくてもよく、又は外部メモリコントローラ１２０は、本明細書に説明する様々な機能を実施し得る。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、他のローカルメモリコントローラ１６５と、又は直接、外部メモリコントローラ１２０、若しくはプロセッサ１２５、又はそれらの組み合わせと通信するように動作可能であり得る。デバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５、又はそれらの両方内に含まれ得るコンポーネントの例は、（例えば、外部メモリコントローラ１２０から）信号を受信するための受信機、（例えば、外部メモリコントローラ１２０へ）信号を送信するための送信機、受信した信号を復号若しくは復調するためのデコーダ、送信する信号を符号化若しくは変調するためのエンコーダ、又はデバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５又はそれらの両方の説明する動作をサポートするように動作可能な様々なその他の回路若しくはコントローラを含み得る。
外部メモリコントローラ１２０は、システム１００又はホストデバイス１０５のコンポーネント（例えば、プロセッサ１２５）とメモリデバイス１１０との間の情報、データ、又はコマンドの内の１つ以上の通信を可能にするように動作可能であり得る。外部メモリコントローラ１２０は、ホストデバイス１０５のコンポーネントとメモリデバイス１１０との間で交換される通信を置換又は変換し得る。幾つかの例では、外部メモリコントローラ１２０又はシステム１００若しくはホストデバイス１０５のその他のコンポーネント、又は本明細書に説明するその機能は、プロセッサ１２５によって実装され得る。例えば、外部メモリコントローラ１２０は、プロセッサ１２５又はシステム１００若しくはホストデバイス１０５のその他のコンポーネントにより実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの何らかの組み合わせであり得る。外部メモリコントローラ１２０は、メモリデバイス１１０の外部にあるものとして描写されているが、幾つかの例では、外部メモリコントローラ１２０、又は本明細書に説明するその機能は、メモリデバイス１１０の１つ以上のコンポーネント（例えば、デバイスメモリコントローラ１５５、ローカルメモリコントローラ１６５）によって実装され得、又はその逆も然りである。
ホストデバイス１０５のコンポーネントは、１つ以上のチャネル１１５を使用してメモリデバイス１１０と情報を交換し得る。チャネル１１５は、外部メモリコントローラ１２０とメモリデバイス１１０との間の通信をサポートするように動作可能であり得る。各チャネル１１５は、ホストデバイス１０５とメモリデバイスとの間で情報を搬送する伝送媒体の例である。各チャネル１１５は、システム１００のコンポーネントと関連付けられた端子間に１つ以上の信号経路又は伝送媒体（例えば、導体）を含み得る。信号経路は、信号を搬送するように動作可能な導電経路の一例であり得る。例えば、チャネル１１５は、ホストデバイス１０５における１つ以上のピン又はパッドと、メモリデバイス１１０における１つ以上のピン又はパッドとを含む第１の端子を含み得る。ピンは、システム１００のデバイスの導電性入力又は出力ポイントの一例であり得、ピンは、チャネルの一部として機能するように動作可能であり得る。
チャネル１１５（並びに関連する信号経路及び端子）は、１つ以上のタイプの情報を通信するために専用であり得る。例えば、チャネル１１５は、１つ以上のコマンド及びアドレス（ＣＡ）チャネル１８６、１つ以上のクロック信号（ＣＫ）チャネル１８８、１つ以上のデータ（ＤＱ）チャネル１９０、１つ以上のその他のチャネル１９２、又はそれらの組み合わせを含み得る。幾つかの例では、シグナリングは、シングルデータレート（ＳＤＲ）シグナリング又はダブルデータレート（ＤＤＲ）シグナリングを使用して、チャネル１１５を介して通信され得る。ＳＤＲシグナリングでは、信号の１つの変調シンボル（例えば、信号レベル）がクロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ又は立ち下がりエッジ上に）記録され得る。ＤＤＲシグナリングでは、信号の２つの変調シンボル（例えば、信号レベル）がクロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に）記録され得る。
メモリデバイス１１０は、メモリ管理動作においてエラー制御動作を実施するように構成され得る。例えば、メモリデバイス１１０は、メモリソース行の各メモリセルがコピーされてメモリの対象の行に蓄積される行コピー動作を含むメモリ管理動作を実施するように構成され得る。行コピー動作（例えば、メモリ管理動作）は、ビットエラーがソース行から対象の行に伝搬されないように訂正するためのエラー制御動作を含み得る。行コピー動作は、ソース行の各メモリセルがコピーされ、エラー制御動作を介してエラー制御の適用を受け、対象の行内に蓄積されたか否かを追跡するための列アドレスカウンタを更に含み得る。
追加的又は代替的に、メモリデバイス１１０は、センスコピー動作等のメモリ管理動作においてエラー制御動作を実施するように構成され得る。例えば、メモリデバイス１１０は、メモリデバイス１１０の異なるセクション間（例えば、メモリアレイ１７０のセクション間、及びメモリアレイ１７０間等）でデータが転送されるセンスコピー動作を含むメモリ管理動作を実施するように構成され得る。センスコピー動作（例えば、メモリ管理動作）中、データは、メモリデバイス１１０の第１のセクション内の第１のメモリセルから第１のセンスコンポーネント中に読み出され得る。エラーコンポーネントは、エラー制御動作を実施し、第１のセンスコンポーネントから第２のセンスコンポーネントへデータを転送するために、第１のセンスコンポーネントと第２のセンスコンポーネントとの間でトグルするように構成され得る。データは、第２のセンスコンポーネントからメモリデバイスの第２のセクション内の第２のメモリセルへその後転送され得る。
図２は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするメモリダイ２００の一例を説明する。メモリダイ２００は、図１を参照して説明したメモリダイ１６０の一例であり得る。幾つかの例では、メモリダイ２００は、メモリチップ、メモリデバイス、又は電子メモリ装置と称され得る。メモリダイ２００は、異なる論理状態を蓄積するように各々プログラミング可能であり得る（例えば、２つ以上の可能な状態のセットの１つの状態にプログラミングされ得る）１つ以上のメモリセル２０５を含み得る。例えば、メモリセル２０５は、一度に１ビットの情報（例えば、論理０又は論理１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５（例えば、マルチレベルメモリセル）は、一度に複数ビットの情報（例えば、論理００、論理０１、論理１０、論理１１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５は、図１を参照して説明したメモリアレイ１７０等のアレイ内に配列され得る。
メモリセル２０５は、コンデンサ内のプログラミング可能な状態を表す状態（例えば、分極状態又は誘電体電荷）を蓄積し得る。ＦｅＲＡＭアーキテクチャでは、メモリセル２０５は、プログラミング可能な状態を表す電荷及び／又は分極を蓄積するための強誘電体材料を含むコンデンサ２４０を含み得る。メモリセル２０５は、コンデンサ２４０等の論理ストレージコンポーネントと、スイッチングコンポーネント２４５とを含み得る。コンデンサ２４０は強誘電体コンデンサの一例であり得る。コンデンサ２４０の第１のノードはスイッチングコンポーネント２４５と結合され得、コンデンサ２４０の第２のノードはプレート線２２０と結合され得る。スイッチングコンポーネント２４５は、２つのコンポーネント間の電子通信を選択的に確立又は確立解除するトランジスタ又は任意のその他のタイプのスイッチデバイスの一例であり得る。
メモリダイ２００は、グリッド状のパターン等のパターンで配列されたアクセス線（例えば、ワード線２１０、デジット線２１５、及びプレート線２２０）を含み得る。アクセス線は、メモリセル２０５と結合された導電線であり得、メモリセル２０５に対するアクセス動作を実施するために使用され得る。幾つかの例では、ワード線２１０は行線と称され得る。幾つかの例では、デジット線２１５は、列線又はビット線と称され得る。アクセス線、行線、列線、ワード線、デジット線、ビット線、若しくはプレート線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に交換可能である。メモリセル２０５は、ワード線２１０、デジット線２１５、及び／又はプレート線２２０の交点に位置付けられ得る。
ワード線２１０、デジット線２１５、及び／又はプレート線２２０等のアクセス線を活性化又は選択することによって、メモリセル２０５に対して読み出し及び書き込み等の動作が実施され得る。ワード線２１０、デジット線２１５、及びプレート線２２０をバイアスする（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加する）ことによって、それらの交点において単一のメモリセル２０５がアクセスされ得る。ワード線２１０、デジット線２１５、又はプレート線２２０を活性化又は選択することは、個別の線に電圧を印加することを含み得る。
メモリセル２０５にアクセスすることは、行デコーダ２２５、列デコーダ２３０、及びプレートドライバ２３５を通じて制御され得る。例えば、行デコーダ２２５は、ローカルメモリコントローラ２６５から行アドレスを受信し得、受信した行アドレスに基づいてワード線２１０を活性化し得る。列デコーダ２３０は、ローカルメモリコントローラ２６５から列アドレスを受信し、受信した列アドレスに基づいてデジット線２１５を活性化する。プレートドライバ２３５は、ローカルメモリコントローラ２６５からプレートアドレスを受信し得、受信したプレートアドレスに基づいてプレート線２２０を活性化する。
メモリセル２０５を選択又は選択解除することは、スイッチングコンポーネント２４５を活性化又は非活性化することによって達成され得る。コンデンサ２４０は、スイッチングコンポーネント２４５を使用してデジット線２１５と電子通信し得る。例えば、スイッチングコンポーネント２４５が非活性化された場合にコンデンサ２４０はデジット線２１５から絶縁され得、スイッチングコンポーネント２４５が活性化された場合にコンデンサ２４０はデジット線２１５と結合され得る。
センスコンポーネント２５０は、メモリセル２０５のコンデンサ２４０上に蓄積された状態（例えば、分極状態又は電荷）を判定し得、検出された状態に基づいてメモリセル２０５の論理状態を判定し得る。センスコンポーネント２５０は、メモリセル２０５の信号出力を増幅するための１つ以上のセンスアンプを含み得る。センスコンポーネント２５０は、デジット線２１５に渡ってメモリセル２０５から受信した信号をリファレンス２５５（例えば、リファレンス電圧）と比較し得る。メモリセル２０５の検出された論理状態は、センスコンポーネント２５０の出力として（例えば、入力／出力２６０に）提供され得、メモリダイ２００を含むメモリデバイス１１０の別のコンポーネントに、検出された論理状態を指し示し得る。
ローカルメモリコントローラ２６５は、様々なコンポーネント（例えば、行デコーダ２２５、列デコーダ２３０、プレートドライバ２３５、及びセンスコンポーネント２５０）を通じてメモリセル２０５の動作を制御し得る。ローカルメモリコントローラ２６５は、図１を参照して説明したローカルメモリコントローラ１６５の一例であり得る。幾つかの例では、行デコーダ２２５、列デコーダ２３０、プレートドライバ２３５、及びセンスコンポーネント２５０の内の１つ以上は、ローカルメモリコントローラ２６５と共同設置され得る。ローカルメモリコントローラ２６５は、１つ以上の異なるメモリコントローラ（例えば、ホストデバイス１０５と関連付けられた外部メモリコントローラ１２０、メモリダイ２００と関連付けられた別のコントローラ）からコマンド又はデータの内の１つ以上を受信し、コマンド若しくはデータ（又はそれらの両方）をメモリダイ２００により使用され得る情報に変換し、メモリダイ２００に対して１つ以上の動作を実施し、１つ以上の動作を実施することに基づいてメモリダイ２００からホストデバイス１０５にデータを通信するように動作可能であり得る。ローカルメモリコントローラ２６５は、対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を活性化するための行信号及び列アドレス信号を生成し得る。ローカルメモリコントローラ２６５はまた、メモリダイ２００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。一般的に、本明細書で論じる印加電圧又は電流の振幅、形状、又は継続時間は変更され得、メモリダイ２００の動作で論じる様々な動作に対して異なり得る。
ローカルメモリコントローラ２６５は、メモリダイ２００の１つ以上のメモリセル２０５に対して１つ以上のアクセス動作を実施するように動作可能であり得る。アクセス動作の例は、とりわけ、書き込み動作、読み出し動作、リフレッシュ動作、プリチャージ動作、又は活性化動作を含み得る。幾つかの例では、アクセス動作は、（例えば、ホストデバイス１０５からの）様々なアクセスコマンドに応答して、ローカルメモリコントローラ２６５によって実施され得、さもなければ調整され得る。ローカルメモリコントローラ２６５は、ここに列挙されていないその他のアクセス動作、又はメモリセル２０５にアクセスすることに直接関係しないメモリダイ２００の動作に関連するその他の動作を実施するように動作可能であり得る。
ローカルメモリコントローラ２６５は、メモリダイ２００の１つ以上のメモリセル２０５に対して書き込み動作（例えば、プログラミング動作）を実施するように動作可能であり得る。書き込み動作中、メモリダイ２００のメモリセル２０５は、所望の論理状態を蓄積するようにプログラミングされ得る。ローカルメモリコントローラ２６５は、書き込み動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６５は、対象メモリセル２０５と結合された対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を識別し得る。ローカルメモリコントローラ２６５は、対象のメモリセル２０５にアクセスするために、（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加して）対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を活性化し得る。ローカルメモリコントローラ２６５は、メモリセル２０５のコンデンサ２４０内に特定の状態（例えば、電荷）を蓄積するために、書き込み動作中に特定の信号（例えば、書き込みパルス）をデジット線２１５に印加し得る。書き込み動作の一部として使用されるパルスは、一定期間に渡る１つ以上の電圧レベルを含み得る。
ローカルメモリコントローラ２６５は、メモリダイ２００の１つ以上のメモリセル２０５に対して読み出し動作（例えば、センシング動作）を実施するように動作可能であり得る。読み出し動作中、メモリダイ２００のメモリセル２０５内に蓄積された論理状態が判定され得る。ローカルメモリコントローラ２６５は、読み出し動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６５は、対象のメモリセル２０５と結合された対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を識別し得る。ローカルメモリコントローラ２６５は、対象のメモリセル２０５にアクセスするために、（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加して）対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を活性化し得る。対象のメモリセル２０５は、アクセス線をバイアスすることに応答して、センスコンポーネント２５０へ信号を転送し得る。センスコンポーネント２５０は該信号を増幅し得る。ローカルメモリコントローラ２６５は、センスコンポーネント２５０を活性化し（例えば、センスコンポーネントをラッチし）得、それによって、メモリセル２０５から受信した信号をリファレンス２５５と比較し得る。該比較に基づいて、センスコンポーネント２５０は、メモリセル２０５上に蓄積された論理状態を判定し得る。
メモリダイ２００（例えば、ローカルメモリコントローラ２６５）は、メモリ管理動作においてエラー制御動作を実施するように構成され得る。例えば、ローカルメモリコントローラ２６５は、ソース行の各メモリセル２０５がコピーされて対象の行のメモリセル２０５に蓄積される行コピー動作を含むメモリ管理動作を実施するように構成され得る。行コピー動作（例えば、メモリ管理動作）は、ビットエラーがソース行から対象の行に伝搬されないように訂正するためのエラー制御動作を含み得る。この点に関して、ローカルメモリコントローラ２６５は、行コピー動作中に各メモリセル２０５に対してエラー制御動作を実施するエラー制御コンポーネントを含み得、又はそれと通信可能に結合され得る。行コピー動作は、ソース行の各メモリセル２０５がコピーされ、エラー制御動作を介してエラー制御の適用を受け、対象の行のメモリセル２０５内に蓄積されたか否かを追跡するための列アドレスカウンタを含み得る。
メモリダイ２００（例えば、ローカルメモリコントローラ２６５）は、追加的又は代替的に、センスコピー動作等のメモリ管理動作においてエラー制御動作を実施するように構成され得る。例えば、ローカルメモリコントローラ２６５は、メモリダイ２００の異なるセクション間、又は第１のメモリダイ２００と第２のメモリダイ２００との間でデータが転送されるセンスコピー動作を含むメモリ管理動作を実施するように構成され得る。メモリ管理動作（例えば、センスコピー動作）中、ローカルメモリコントローラ２６５は、第１のセクション内の第１のメモリセル２０５からセンスコンポーネント２５０中にデータを読み出し得る。エラーコンポーネントは、エラー制御動作を実施し、センスコンポーネント２５０から追加のセンスコンポーネント２５０へデータを転送するために、センスコンポーネント２５０と追加のセンスコンポーネント２５０（例えば、メモリダイの追加のセンスコンポーネント、又は追加のメモリダイのセンスコンポーネント２５０）との間でトグルするように構成され得る。データは、追加のセンスコンポーネント２５０からメモリデバイスの第２のセクション内の第２のメモリセル２０５へその後転送され得る。この点に関して、メモリダイ２００の第１のセクション内の第１のメモリセル２０５のデータは、コピーされ得、エラー制御動作を介してエラー制御の適用を受け、メモリダイ２００の第２のセクション内のメモリセル２０５内に蓄積され得る。追加的又は代替的に、第１のメモリダイ２００内の第１のメモリセル２０５のデータは、コピーされ得、エラー制御動作を介してエラー制御の適用を受け得、第２のメモリダイ２００内のメモリセル２０５内に蓄積され得る。
図３は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするメモリデバイス回路３００の一例を説明する。幾つかの例では、メモリデバイス回路３００は、メモリダイ２００の回路、又はその（例えば、ローカルメモリコントローラ２６５の、メモリアレイ１７０の）何らかの部分を含み得る。
幾つかのメモリデバイスは、メモリデバイス内に蓄積されたデータを管理するために、１つ以上のメモリ管理動作を使用し得る。メモリ管理動作の例は、行コピー動作、センスコピー動作、ガベージコレクション動作、ウェアレベリング動作、又はメモリデバイスの摩耗を分散する及び／又は機能的寿命を延ばすためのその他の動作を含み得る。行コピー動作中、メモリアレイのある行（ソース行等）内に蓄積されたデータは、コピーされ得、メモリアレイの別の行（例えば、対象の行）に書き込まれ得る。しかしながら、幾つかの行コピー動作は、エラー制御の態様を含まないことがあり、このことは、行コピー動作中にエラーを伝播させ得、及び／又は新たなエラーをデータに誘発させ得る。実例として、ＤＲＡＭリフレッシュ又は行コピー動作の観点では、ソース行のメモリセル内のデータは、リフレッシュ又は行コピー動作が実施された場合に１つ以上のエラーを既に含むことがある。そうした例では、幾つかの行コピー動作は、データ内の１つ以上のエラーを検出又は訂正可能ではないことがあり、それ故、誤ったメモリ状態が対象の行に伝播し得る。同様に、エラー制御動作を伴わない行コピー動作はまた、情報の転送中にデータに新たなエラーを誘発し得る。エラーの伝播及び／又は新たなエラーの誘発は、メモリ管理動作の効果を低下させ得る。
したがって、行コピー動作、センスコピー動作、ガベージコレクション動作、ウェアレベリング動作、若しくはその他の動作、又はそれらの組み合わせ等のメモリ管理動作においてエラー制御動作を使用するための技法が本明細書に説明される。幾つかの場合、行コピー動作は、ソース行によって蓄積された情報の１つ以上のエラーを識別し、対象の行のメモリセルにデータを書き込む前に、判定されたエラーを訂正するように構成されたエラー制御動作を含み得る。行コピー動作は、ソース行の各メモリセルがコピーされ、エラー制御動作が適用され、対象の行に書き込まれたか否かを追跡するための技法を更に含み得る。例えば、メモリデバイス回路３００は、ソース行の各メモリセルがコピーされ、エラー制御動作を介してエラー制御の適用を受け、対象の行のメモリセル内に蓄積されたか否かを判定するために列アドレスカウンタを追跡することによって、行コピー動作がいつ完了するかを判定する例示的な回路を説明し得る。そうした技法は、メモリデバイス１１０（例えば、メモリダイ２００）全体に渡るビットエラーの伝搬を防止する改善された行コピー動作を可能にし得、それによって改善されたウェアレベリング及びメモリ管理動作を提供し得る。メモリ管理動作中にエラー制御動作を実装するために、列カウンタ及びその他の制御ロジックが、ソース行のあらゆる列がいつ読み出されたかを識別するために使用され得る。
メモリデバイス回路３００は、行コピー動作を実施するための入力信号のセットを受信し得る。例えば、メモリデバイス回路３００は、書き込み状態信号、列選択信号、リフレッシュ信号、及びグローバルコマンドアドレス信号を受信し得る。メモリデバイス回路３００に対する入力信号は、（例えば、ＣＡチャネルを介して）ホストデバイス１０５から受信され得、（例えば、デバイスメモリコントローラ１５５又はローカルメモリコントローラ２６５から）メモリデバイス１１０によって発行されたコマンドを含み得、さもなければ該コマンドに基づき得る。メモリデバイス回路３００は、メモリデバイス回路３００の入力信号に対して論理コマンドを組み合わせて実施するように構成された論理コンポーネント（例えば、ＡＮＤゲート及び反転ゲート等）のセットを更に含み得る。
メモリデバイス回路３００は、メモリ管理動作が完了したか否かを判定するように構成され得るカウンタ３０５を含み得る。特に、カウンタ３０５は、ソース行の各列（それ故、各メモリセル２０５）がコピーされ、エラー制御動作を介してエラー制御の適用を受け、対象の行に書き込まれたか否かを追跡するために、メモリ管理動作（例えば、行コピー動作）のソース行の列アドレスを追跡（例えば、インクリメント）するように構成され得る。この点に関して、カウンタ３０５は、メモリ管理動作（例えば、行コピー動作）に関連する信号、コマンド、又はその他の指標若しくはトリガーを受信し得る。例えば、カウンタ３０５は、入力クロック（ＣＬＫ）信号、入力セット信号、及び入力リセット信号を含み得る。セット信号及びリセット信号は、行コピー動作と関連付けられた初期列アドレスをカウンタ３０５にロードし得、ＣＬＫ信号は、行コピー動作の完了まで新たな列ラッチ値を提供するために、列アドレスカウンタ３０５をインクリメントするために周期的にパルスし得る。
メモリデバイス回路３００はラッチ３１０を更に含み得る。ラッチ３１０は、最後の追加信号、活性化信号、及びリセット信号を受信するように構成された３入力ラッチの一例であり得る。活性化信号は、書き込み状態信号及び列選択信号に基づき得、次のスクラブが開始し得る次の期間の開始を指し示し得る。活性化信号は、最後の追加信号を通じてラッチに入力されている値をラッチに出力させるように構成され得る。最後の追加入力信号は、カウンタ３０５から受信され得、行コピー動作のソース行の最後の列がアドレッシングされたか否かを指し示し得る。ラッチ３１０は、行コピー動作の出力信号を生成するように構成され得る。例えば、ラッチ３１０の出力は、ソース行の次の列に対する行コピー動作をトリガーするための次のスクラブ信号を生成するために使用され得、行コピー動作が完了した場合（例えば、行コピー動作の最後の列がアドレッシングされた後）に行コピー終了信号を生成するために使用され得る。特に、最後の追加信号は、列アドレスがソース行の最後の列アドレスではない場合に第１の値を有し得、列アドレスがソース行の最後の列アドレスである場合に第２の値を有し得、それは、行動作がいつ完了するかを指し示す。この点に関して、ラッチ３１０は、最後の追加入力信号がソース行の最後の列を指し示す場合に、行コピー動作の終了を指し示す行コピー終了信号を生成し得る。
行コピー動作を開始するために、（例えば、ＣＡチャネルを介して）ホストデバイス１０５及び／又は（例えば、デバイスメモリコントローラ１５５又はローカルメモリコントローラ２６５から）メモリデバイス１１０は、行コピー動作に対するソース行及び対象の行を判定し得る。ホストデバイス１０５、デバイスメモリコントローラ１５５、及び／又はローカルメモリコントローラ２６５は、メモリダイ２００のソース行から対象の行へ情報を転送するために行コピー動作（例えば、管理動作）を開始し得る。ホストデバイス１０５、デバイスメモリコントローラ１５５、及び／又はローカルメモリコントローラ２６５は、１つ以上のコマンド信号を生成することによって行コピー動作を開始し得る。行コピー動作を開始するための１つ以上のコマンド信号は、ソース行と関連付けられた第１の行アドレスと、対象の行と関連付けられた第２の行アドレスとの指標を含み得る。１つ以上のコマンド信号は、行コピー動作が開始されるソースアドレスの第１の列を指し示す第１の列アドレスの指標を更に含み得る。
行コピー動作（例えば、管理動作）を開始するために使用される１つ以上のコマンド信号は、列選択信号、書き込み状態信号、ｔＲＣＤｄｏｎｅＲｆｓｈ信号、及びグローバルコマンドアドレス（ＣＡ）信号を含み得る。グローバルＣＡ信号は、現在アクセスされているソース行の列アドレス（例えば、第１の列アドレス）を指し示すための複数のアドレスビットを含み得る。行コピー動作は、ｔＲＣＤｄｏｎｅＲｆｓｈ信号をハイに、書き込み状態信号をローに、列選択信号をハイに生成することに基づいて開始され得る。ｔＲＣＤｄｏｎｅＲｆｓｈ信号は、ソース行データセンシングが完了したこと、及びコピーデータがソース行内にラッチされたことを指し示し得る。ｔＲＣＤｄｏｎｅＲｆｓｈ信号がローからハイに遷移した場合、ラッチ３１０のリセット状態は、ラッチ３１０の出力がローのままである間に解除され得る。ｔＲＣＤｄｏｎｅＲｆｓｈ信号は、ショットＨコンポーネント３５５の入力に供給され得る。
ショットＨコンポーネント３５５は、一般的にローでありハイにパルスするワンショットパルスジェネレータを含み得る。ショットＨコンポーネント３５５は、立ち上がりエッジ入力を検出し得、コンポーネント３２５及びコンポーネント３３０（例えば、ＡＮＤコンポーネント３２５及びＡＮＤコンポーネント３３０）に供給される出力上にハイパルスを生成し得る。コンポーネント３２５及びコンポーネント３３０は、複数のデバイス（例えば、グローバルＣＡ信号を介して指し示され得る複数のグローバルアドレスビットの各々に対する１つのデバイス）を表し得る。コンポーネント３２５におけるショットＨ３５５からのハイパルスと組み合わされた各ハイグローバルＣＡビットは、対応するセットビットに、グローバルＣＡビットの状態を表すようにカウンタ３０５からの関連する出力ビットをハイにセットさせ得る。コンポーネント３３０におけるショットＨコンポーネント３５５からのハイパルスと組み合わされた各ローグローバルＣＡビットは、対応するリセットビットに、グローバルＣＡビットの状態を表すようにカウンタ３０５からの関連する出力ビットをローにリセットさせ得る。したがって、ｔＲＣＤｄｏｎｅＲｆｓｈ信号のローからハイへの遷移は、グローバルＣＡ信号からの開始列アドレス情報を、カウンタ３０５から出力されるリファレンスコマンドアドレス信号によって指し示させ得る。リファレンスコマンドアドレス信号は、コンポーネント３３５及び列ラッチ（例えば、ラッチ３１０）に供給され得る。ソース行の第１の列はエラー制御ロジックに読み出され得、書き込み状態入力はハイになり、エラー制御ロジックから対象の行に第１の列データを書き込む。
書き込み状態信号及び列選択信号は、ＡＮＤゲート３５０又はその他の論理コンポーネントを介して組み合わされ得、ショットＬコンポーネント３２０に更に入力され得、ショットＬコンポーネント３２０は、ラッチ３１０への活性化入力において提供されるラッチ信号を出力する。ショットＬコンポーネント３２０は、本明細書に更に詳細に説明するように、通常はハイでローにパルスするパルスジェネレータを含み得る。ラッチ３１０への活性化入力におけるパルスローは、コンポーネント３３５によってリファレンスコマンドアドレス信号からデコードされるような最後の追加出力がラッチ３１０によって受け取られ、ラッチ出力に現れることを可能にし得る。コンポーネント３５０の出力は、リファレンスコマンドアドレス信号を介してラッチ３１０に入力された最後の追加がハイであった場合に行コピー終了信号を発動するために、ラッチ３１０の真の出力と更に組み合わされ得る。コンポーネント３５０の出力は、リファレンスコマンドアドレス信号を介してラッチ３１０に入力された最後の追加信号がローであった場合に次のスクラブ信号を発動するために、ラッチ３１０の補数出力と更に組み合わされ得る。次のスクラブ信号のハイが別のスクラブサイクルの開始を指し示す場合、信号書き込み状態信号はロー状態に遷移するであろう。反転した書き込み状態信号は、カウンタ３０５に入力するＣＬＫ上にハイエッジを創出するために、コンポーネント３１５において列選択信号の連続するハイ状態と組み合わされ得る。このハイＣＬＫエッジは、カウンタ３０５の出力に、リファレンスコマンドアドレス信号を介して次の列アドレスまでカウントさせ得る。
リファレンスコマンドアドレス信号は、現在アクセスされている選択されたメモリセル２０５に対する行コピー動作をトリガーする列ラッチ信号として出力され得る。列ラッチ信号は、行コピー動作のために現在アクセスされているメモリセル２０５の列アドレスの指標を含み得る。この点に関して、メモリデバイスのセンスコンポーネント２５０は、列ラッチ信号で指し示される第１の列アドレスを介して識別されるソース行の第１のメモリセル２０５のデータを読み出し得る。エラー制御コンポーネントは、列ラッチ信号に基づいて、第１のメモリセル２０５内に蓄積されたデータに対してエラー制御動作を実施するように構成され得る。エラー制御動作中、エラー制御コンポーネントは、第１の行アドレス及び第１の列アドレスと関連付けられた第１のメモリセル２０５のデータのエラーを判定し得、もしあればエラーを訂正し得る。続いて、ソース行の第１のメモリセル２０５のデータは、メモリダイ２００の対象の行と結合されたメモリセル２０５に書き込まれ得る。ソース行の第１のメモリセル２０５のデータは、エラー制御動作を実施することに基づいて、対象の行のメモリセル２０５に書き込まれ得る。
最後の追加信号は、カウンタ３０５の出力を処理することによって生成され得る。カウンタ３０５は、現在のコピー動作又は次のコピー動作に使用される列アドレスを出力し得る。コンポーネント３３５（例えば、ＡＮＤゲート）は、ソース行の最後の列がいつアクセスされているかを識別するように構成され得る。幾つかの例では、ＡＮＤゲートは、列アドレスのビットの少なくとも一部分を組み合わせるように構成され得る。列アドレスのビットが第１の値（例えば、論理“１”）である場合、ＡＮＤゲートは第１の値を出力し得、そうでない場合、ＡＮＤゲートは第２の値（例えば、論理“０”）を出力し得る。最後の列アドレスがアクセスされているか、それともアクセスされたかを判定するために使用されるコンポーネント３３５は、情報をリファレンス又は閾値と比較するために使用される任意のタイプのコンポーネントであり得る。ＡＮＤゲートは、そうしたタイプのコンポーネントの一例にすぎない。リファレンスコマンドアドレス信号は、アクセスされている列アドレス（例えば、第１の列アドレス）に基づいて行コピー動作が完了したか否かを判定するように構成されたコンポーネント３３５又はその他の論理コンポーネントに更に入力され得る。特に、コンポーネント３３５は、列アドレスがソース行と関連付けられた閾値を満たすか否かを判定するように構成され得る。ソース行と関連付けられた閾値は、ソース行の最後の列アドレスに基づき得る。例えば、第１の列アドレスを介して指し示された第１のメモリセル２０５にアクセスする場合、コンポーネント３３５は、第１の列アドレスの１つ以上のビットを値に組み合わせ、該値をソース行と関連付けられた閾値と比較するように構成され得る。
この点に関して、コンポーネント３３５は、リファレンスコマンドアドレス信号を受信し、最後の追加信号を出力するように構成され得る。最後の追加信号は、行コピー動作が完了したか否かの指標を含み得る。実例として、第１の列アドレスの１つ以上のビットを組み合わせることによって生成された値がソース行と関連付けられた閾値を満たす場合、最後の追加信号は、行コピー動作が完了したことを指し示す論理“１”の指標を含み得る。逆に、第１の列アドレスの１つ以上のビットを組み合わせることによって生成された値がソース行と関連付けられた閾値を満たさない場合、最後の追加信号は、行コピー動作が完了していないことを指し示す論理“０”の指標を含み得る。
ラッチ３１０は、行コピー動作が完了したか否かの指標を含む最後の追加信号を受信し得る。ラッチ３１０は、入力ラッチ信号を更に受信し得る。入力ラッチ信号は、デバイスメモリコントローラ１５５又はローカルメモリコントローラ２６５によって生成された列選択信号に基づいて生成され得る。特に、現在アクセスされているソース行の列アドレスの指標を含む列選択信号は、ショットＬコンポーネント３２０に入力され得、ショットＬコンポーネント３２０は活性化信号を生成する。
ラッチ３１０は、ＡＮＤゲート３４０及びＡＮＤゲート３４５に提供される信号を出力し得る。ＡＮＤゲート３４０は、ラッチ３１０からの出力信号と、書き込み状態信号及び列選択信号に基づく別の信号とを受信するように構成され得る。ラッチ３１０の出力信号が、行コピー動作が完了したこと（例えば、ソース行の最後の列がコピーされ、対象の行に書き込まれたこと）を指し示す場合、ＡＮＤゲート３４０は、行コピー動作を終了する行コピー終了信号を生成し得る。これについては、本明細書に更に詳細に論じられるであろう。ＡＮＤゲート３４５は、ラッチ３１０からの出力信号と、書き込み状態信号及び列選択信号に基づく信号とを受信するように構成され得る。ラッチ３１０の出力信号が、行コピー動作が完了していないこと（例えば、ソース行の最後の列がコピーされて対象の行に書き込まれていないこと）を指し示す場合、ＡＮＤゲート３４５は次のスクラブ信号を生成し得る。
次のスクラブ信号は、ソース行と関連付けられた異なる列アドレスに対して再度実施すために、書き込み状態信号をトリガーするように構成され得る。追加的又は代替的に、次のスクラブ信号は、ソース行と関連付けられた列アドレスカウンタ（例えば、カウンタ３０５）をインクリメントさせるように構成され得る。特に、次のスクラブ信号は、列選択信号を介して指し示される列アドレスカウンタをインクリメントするように構成され得る。この点に関して、次のスクラブ信号は、行コピー動作が完了していないと判定された場合にソースアドレスの次の列に進むために行コピー動作をトリガーするように構成され得る。例えば、第１の列アドレスがソース行と関連付けられた閾値を満たさない場合、コンポーネント３３５によって生成された最後の追加信号は、行コピー動作が完了していないことを指し示す“０”を指し示し得、次のスクラブ信号を出力するためにＡＮＤゲート３４５をトリガーする出力信号をラッチ３１０に生成させ得る。この例では、次のスクラブ信号は、書き込み状態信号を発動し、列選択信号を介して指し示された列アドレスカウンタをソース行の次の列アドレスにインクリメントするように構成され得る。実例として、次のスクラブ信号は、列アドレスカウンタをソース行の第２の列アドレスにインクリメントし得る。
書き込み状態信号のリアサート及び（列選択信号を介して指し示された）列アドレスカウンタの第２の列アドレスへのインクリメントは、ソース行アドレス及び第２の列アドレスと関連付けられたソース行の次のメモリセルに対して行コピー動作を開始させ得る。列選択信号は、ＡＮＤゲート３１５によって書き込み状態信号と組み合わされ得、ＣＬＫ信号としてカウンタ３０５に入力され得る。書き込み状態信号及び列選択信号は、ＡＮＤゲート３５０によって追加的に組み合わされ得、ＡＮＤゲート３５０は、ショットＬコンポーネント３２０及びＡＮＤゲート３４０に提供される信号を生成する。
カウンタ３０５は、ＣＬＫ信号及びセット信号に基づいて（行コピー動作の一部である現在の又は次の列に対する列アドレスを含み得る）リファレンスコマンドアドレス信号を出力し得る。リファレンスコマンドアドレス信号は、現在アクセスされているソース行のメモリセル２０５の列アドレスの指標を含み得る。例えば、第２の列アドレスカウントによって指し示されるソース行の第２のメモリセル２０５に対して行コピー動作を実施する場合、リファレンスコマンドアドレス信号は、第２の列アドレスの指標を含み得る。
メモリダイ２００のセンスコンポーネント２５０は、ソース行アドレス及び第２の列アドレスにある第２のメモリセル２０５内に蓄積されたデータを読み出し得る。エラー制御コンポーネントは、第２のメモリセル２０５内に蓄積されたデータに対してエラー制御動作を実施するように構成され得る。エラー制御動作中、エラー制御コンポーネントは、第１の行アドレス及び第２の列アドレスと関連付けられた第２のメモリセル２０５のデータにエラーが存在するか否かを判定し得、もしあればエラーを訂正し得る。続いて、ソース行の第２のメモリセル２０５のデータは、メモリダイ２００の対象の行と結合された第２のメモリセル２０５に書き込まれ得る。ソース行の第２のメモリセル２０５のデータは、エラー制御動作を実施することに基づいて対象の行のメモリセル２０５に書き込まれ得る。
リファレンスコマンドアドレス信号は、アクセスされている列アドレス（例えば、第２の列アドレス）に基づいて行コピー動作が完了したか否かを判定するように構成されたコンポーネント３３５又はその他の論理コンポーネントに更に入力され得る。コンポーネント３３５は、リファレンスコマンドアドレス信号によって指し示される列アドレスがソース行と関連付けられた閾値を満たすか否かを判定するように構成され得る。ソース行と関連付けられた閾値は、ソース行の最後の列アドレスに基づき得る。例えば、第２の列アドレスを介して指し示された第２のメモリセル２０５にアクセスする場合、コンポーネント３３５は、第２の列アドレスの１ビット以上を値に組み合わせ、ソース行と関連付けられた値と比較するように構成され得る。この点に関して、コンポーネント３３５は、リファレンスコマンドアドレス信号を受信し、最後の追加信号を出力するように構成され得る。最後の追加信号は、行コピー動作が完了したか否かを指し示すために使用され得る。実例として、第２の列アドレスの１ビット以上を組み合わせることによって生成された値が、ソース行と関連付けられた閾値を満たす場合、最後の追加信号は、行コピー動作が完了したことを指し示す“１”の指標を含み得る。逆に、第２の列アドレスの１ビット以上を組み合わせることによって生成された値が、ソース行と関連付けられた閾値を満たさない場合、最後の追加信号は、行コピー動作が完了していないことを指し示す“０”の指標を含み得る。
ラッチ３１０は、行コピー動作が完了したか否かの指標を含む最後の追加信号を受信し得る。ラッチ３１０は、列選択信号に基づき得る活性化信号を更に受信し得る。特に、現在アクセスされているソース行の列アドレスの指標を含む列選択信号は、ショットＬコンポーネント３２０に入力され得、ショットＬコンポーネント３２０は活性化信号を生成する。ラッチ３１０は、ＡＮＤゲート３４０及びＡＮＤゲート３４５に提供される出力信号を生成し得る。
ＡＮＤゲート３４５は、ラッチ３１０からの出力信号と、書き込み状態信号及び列選択信号に基づく信号とを受信するように構成され得る。ラッチ３１０の出力が行コピー動作が完了していない（例えば、ソース行の最後の列がコピーされて対象の行に書き込まれていない）ことを指し示す場合、ＡＮＤゲート３４５は次のスクラブ信号を生成し得る。例えば、第２の列アドレスがソース行の最後の列アドレスではない場合、ラッチ３１０は、ＡＮＤゲート３４５に次のスクラブ信号を生成させる出力信号を生成し得る。次のスクラブ信号は、書き込み状態信号を再びリアサートし、ソース行と関連付けられた列アドレスカウンタをインクリメントするように構成され得る。特に、次のスクラブ信号は、列選択信号を介して列アドレスカウンタをインクリメントさせるように構成され得る。この点に関して、次のスクラブ信号は、行コピー動作が完了していないと判定された場合にソース行の次の列に進むために行コピー動作をトリガーするように構成され得る。例えば、第２の列アドレスがソース行と関連付けられた閾値を満たさない場合、ＡＮＤゲート３３５によって生成された最後の追加信号は、行コピー動作が完了していないことを指し示す“０”を指し示し得、それは、次のスクラブ信号を出力するためにＡＮＤゲート３４５をトリガーする出力信号をラッチ３１０に生成させ得る。この例では、次のスクラブ信号は、書き込み状態信号を発動し、列選択信号を介して指し示される列アドレスカウンタをソース行の次の列アドレスにインクリメントするように構成され得る。実例として、次のスクラブ信号は、列アドレスカウンタをソース行の第３の列アドレスにインクリメントし得る。
ＡＮＤゲート３４０は、ラッチ３１０の出力信号と、書き込み状態信号及び列選択信号に基づく別の信号とを受信するように構成され得る。ラッチ３１０の出力信号が行コピー動作が完了した（例えば、ソース行の最後の列がコピーされ、対象の行に書き込まれた）ことを指し示す場合、ＡＮＤゲート３４０は、行コピー動作を終了する行コピー終了信号を生成し得る。例えば、第２の列アドレスがソース行と関連付けられた閾値を満たす場合、最後の追加信号は、行コピー動作が完了したことを指し示す“１”を指し示し得、これは、行コピー終了信号を出力するためにＡＮＤゲート３４０をトリガーする出力信号をラッチ３１０に生成させ得る。
行コピー終了信号は、ソース行のあらゆる列が行コピー動作によってアドレッシングされたことを指し示し得る。この点に関して、行コピー終了信号は、ソース行に対する行コピー動作の終了を指し示し得る。行コピー終了信号は、リフレッシュ信号（例えば、ｔＲＣＤ ｄｏｎｅ信号）の発動をトリガーし得る。リフレッシュ信号は、行コピー動作を終了するためにローカルメモリコントローラ１６５へ送られ得る。
行コピー動作が完了した後、対象の行はプリチャージされ得る。幾つかの場合、デバイスメモリコントローラ１５５及び／又はローカルメモリコントローラ２６５は、メモリ管理動作（例えば、行コピー動作）が完了したと判定することに基づいて対象の行をプリチャージするように構成された信号を生成し得る。
メモリデバイス回路３００に関して本明細書に説明した技法は、改善されたメモリ管理動作を可能にし得る。より具体的には、メモリデバイス回路３００は、行コピー動作がソース行から対象の行にエラーを伝播するのを防止するように構成されたエラー制御動作を含む行コピー動作を可能にし得る。追加的又は代替的に、メモリデバイス回路３００は、行コピー動作（及びエラー制御動作）がソース行の各メモリセル２０５（例えば、各列アドレス）に対して実施されることを確実にするためにソース行の列アドレスカウンタの追跡を可能にし得る。
図４は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするメモリデバイス回路４００の一例を説明する。幾つかの例では、メモリデバイス回路３００は、メモリダイ２００の回路、又はその（例えば、ローカルメモリコントローラ２６５の、メモリアレイ１７０の）何らかの部分を含み得る。
幾つかのメモリデバイスは、ウェアレベリングを実装し、メモリデバイス内に蓄積されたデータを管理するために、センスコピー動作等のメモリ管理動作を実施し得る。センスコピー動作中、第１のメモリセルからのデータがセンスコンポーネント中に読み出され得、第１のメモリセルとは異なる第２のメモリセルへ転送される。しかしながら、幾つかのセンスコピー動作はエラー制御の態様を含まないことがあり、このことは、センスコピー動作中にエラーを伝播させ得、及び／又は新たなエラーをデータに誘発させ得る。更に、幾つかのセンスコピー動作は、単一のセンスコンポーネントを通じて実施され、同じセクション内のメモリセル間でデータを転送することを可能にする。例えば、幾つかのセンスコピー動作は、メモリデバイスの第１のセクション内の第１のメモリセルからメモリデバイスの第２のセクション内の第２のメモリセルへデータを転送することが可能ではないことがある。本明細書で使用するとき、用語“セクション”は、当該技術分野で知られているメモリデバイスの任意のサブセットを指すために使用され得る。例えば、幾つかの場合、第１のセクションは、センスアンプの第２のセットに対して独立してアドレッシング可能なセンスアンプの第１のセットを指し得る。センスアンプの第２のセットは、第２のセクション内にあり得る。別の例として、第１のセクションはメモリダイ内の第１の領域を指し得、第２のセクションはメモリダイ内の第２の領域を指し得る。
メモリデバイスのセクション間でセンスコピー動作を実施するためにエラー制御動作及びセンスコンポーネントのセットを使用するための技法が本明細書に説明される。例えば、センスコピー動作は、メモリダイ２００の異なるセクション間、又は第１のメモリダイ２００と第２のメモリダイ２００との間でデータを転送するために実施され得る。幾つかの場合、センスコピー動作は、第１のメモリセルのデータを第２のメモリセルにコピーする前に、第１のメモリセル内のエラーを判定及び訂正するように構成されたエラー制御動作を含み得る。センスコピー動作（例えば、メモリ管理動作）中、ローカルメモリコントローラ２６５は、第１のセクション内の第１のメモリセル２０５からのデータをセンスコンポーネント２５０中に読み出し得る。エラーコンポーネントは、該センスコンポーネント２５０と、データに対する対象のアドレスと関連付けられた追加のセンスコンポーネント２５０（例えば、メモリダイ２００の追加のセンスコンポーネント、又は追加のメモリダイ２００のセンスコンポーネント２５０）との間でトグルするように構成され得る。エラー制御コンポーネントは、追加のセンスコンポーネント２５０へデータを転送する前に、第１のメモリセル２０５のデータのビットエラーを判定及び訂正するためにエラー制御動作を実施するように構成され得る。データは、追加のセンスコンポーネント２５０から、メモリデバイスの第２のセクション内の第２のメモリセル２０５へその後転送され得る。そうした技法は、メモリデバイス１１０（例えば、メモリダイ２００）全体を通じたビットエラーの伝播を防止する改善されたセンスコピー動作を可能にし得、それによって改善されたウェアレベリング及びメモリ管理動作を提供する。更に、本開示の技法は、メモリデバイスの２つの異なるセクション間でセンスコピー動作が実施されることを可能にし得、それによって、ウェアレベリング及びデータ管理の柔軟性を改善する。
メモリデバイス回路４００は、メモリセルの第１のセット４０５及びメモリセルの第２のセット４３５を含み得る。メモリセルの第１のセット４０５は、メモリセル４０５－ａ、４０５－ｂ、４０５－ｃ、及び４０５－ｄを含み得、メモリセルの第２のセット４３５は、メモリセル４３５－ａ、４３５－ｂ、４３５－ｃ、及び４３５－ｄを含み得る。メモリセルの第１のセット４０５は、第１のワード線４４０（例えば、ソースワード線４４０）と関連付けられ（例えば、結合され）得、メモリセルの第２のセット４３５は、第２のワード線４４５（例えば、対象のワード線４４５）と関連付けられ得る。幾つかの場合、メモリデバイス１１０の第１のセクションは、メモリセルの第１のセット４０５を含み得、メモリデバイス１１０の第２のセクションは、メモリセルの第２のセット４３５を含み得る。例えば、第１のセクションはメモリセルの第１のセット４０５を含み得、第２のセクションはメモリセルの第２のセット４３５を含み得る。幾つかの態様では、第１のセクションは第１のセクションアドレスと関連付けられ得、第２のセクションは第２のセクションアドレスと関連付けられ得る。
センスコピー動作は、メモリセルの第１のセット４０５からメモリセルの第２のセット４３５へデータを転送するように構成され得る。メモリセルの第１のセット４０５及びメモリセルの第２のセット４３５がメモリデバイス１１０の異なるセクション（例えば、メモリアレイ１７０の異なるセクション）内に配置される場合、センスコピー動作は、メモリデバイス１１０の一方のセクションからメモリデバイス１１０の他方のセクションへデータを転送するように構成され得る。メモリデバイス回路４００は、センスコピー動作を開始するための１つ以上の入力信号を受信し得る。センスコピー動作を開始するように構成された１つ以上の入力信号は、（例えば、ＣＡチャネルを介して）ホストデバイス１０５から受信され得、又は（例えば、デバイスメモリコントローラ１５５又はローカルメモリコントローラ２６５から）メモリデバイス１１０によって発行されたコマンドを含み得る、さもなければ該コマンドに基づき得る。
センスコピー動作中、第１のメモリセル４０５－ａからのデータは第１のセンスコンポーネント４１５－ａ中に読み出され得る。幾つかの場合、第１のメモリセル４０５－ａ及び／又は第１のセンスコンポーネント４１５－ａは、メモリデバイスの第１のセクション内に含まれ得る。例えば、第１のメモリセル４０５－ａ及び第１のセンスコンポーネント４１５－ａは、メモリデバイス及び／又はメモリアレイの第１のセクション内に含まれ得る。データは、第１のセクションと関連付けられた第１のデジット線４１０－ａを介して、第１のメモリセル４０５－ａから第１のセンスコンポーネント４１５－ａへ転送され得る。また、データは、第１のセクションの第１のセンスコンポーネント４１５－ａを活性化することによって、第１のメモリセル４０５－ａから第１のセンスコンポーネント４１５－ａに読み出され得る。幾つかの場合、第１のセンスコンポーネント４１５－ａは、ホストデバイス１０５、デバイスメモリコントローラ１５５、及び／又はローカルメモリコントローラ２６５によって活性化され得る。
データは、第１のセンスコンポーネント４１５－ａからエラー制御コンポーネント４２０－ａへその後転送され得る。エラー制御コンポーネント４２０－ａは、データに対してエラー制御動作を実施するように構成され得る。エラー制御コンポーネント４２０－ａは、データがエラー制御コンポーネント４２０－ａへ転送されることに基づいて、データに対してエラー制御動作を実施し得る。エラー制御動作中、エラー制御コンポーネント４２０－ａは、メモリセルの第１のセットのデータが１つ以上のエラーを含むと判定し得、もしあればエラーを訂正し得る。エラー制御コンポーネント４２０－ａは、メモリデバイス又はメモリアレイの第１のセクション又は第２のセクション内に配置され得る。例えば、幾つかの場合、エラー制御コンポーネント４２０－ａは、第１のメモリセル４０５－ａ及び第１のセンスコンポーネント４１５－ａと共に第１のセクション内に含まれ得る。別の例として、他の場合、エラー制御コンポーネント４２０－ａは、第２のセクション内に含まれ得る。他の場合、エラー制御コンポーネント４２０は、メモリデバイスの任意の部分内に位置付けられ得、特に、第１のセクション又は第２のセクションと関連付けられなくてもよい。
幾つかの場合、データは、データ線を介して、第１のセクション内の第１のセンスコンポーネント４１５－ａからエラー制御コンポーネント４２０－ａへ転送され得る。データ線は、メモリデバイス及び／又はメモリアレイ全体を通じてルーティングされ得、第１のセクションから第２のセクションまで横断し得る。この点に関して、データは、第１のセクションから第２のセクションにルーティングされるデータ線を介して、第１のセクション内の第１のセンスコンポーネント４１５－ａから第２のセクション内のエラー制御コンポーネント４２０－ａへ転送され得る。
幾つかの場合、データは、第１のセンスコンポーネント４１５－ａのセクションアドレスを第１のラッチ内にラッチすることに基づいて、第１のセンスコンポーネント４１５－ａからエラー制御コンポーネント４２０－ａへ転送され得る。例えば、第１のセクションと関連付けられた第１のセクションアドレス（例えば、第１のセクション内の第１のセンスコンポーネント４１５－ａと関連付けられた第１のセクションアドレス）は、第１のラッチ内に蓄積され得る。この例では、データは、第１のセンスコンポーネント４１５－ａと関連付けられた第１のセクションアドレスを第１のラッチ内に蓄積することに基づいて、第１のセンスコンポーネント４１５－ａからエラー制御コンポーネント４２０－ａへ転送され得る。
データは、図４に示すように、エラー制御コンポーネント４２０－ａから第２のセンスコンポーネント４２５－ａへ転送され得る。第２のセンスコンポーネント４２５－ｂは、メモリデバイス又はメモリアレイの第２のセクションと関連付けられ得る。幾つかの場合、データは、データ線を介してエラー制御コンポーネント４２０－ａから第２のセクション内の第２のセンスコンポーネント４２５－ａへ転送され得る。データ線は、メモリデバイス１１０及び／又はメモリアレイ１７０全体を通じてルーティングされ得、第１のセクションから第２のセクションまで横断し得る。
幾つかの態様では、エラー制御コンポーネント４２０－ａは、第１のセンスコンポーネント４１５－ａと第２のセンスコンポーネント４２５－ａとの間でデータを転送するために、第１のセンスコンポーネント４１５－ａと第２のセンスコンポーネント４２５－ａとの間でトグルするように構成され得る。例えば、データは、第１のセクションと関連付けられた第１のセンスコンポーネント４１５－ａを活性化することによって、第１のメモリセル４０５－ａから第１のセンスコンポーネント４１５－ａに読み出され得る。この例では、第１のセンスコンポーネント４１５－ａからエラー制御コンポーネント４２０－ａへ、及びエラー制御コンポーネント４２０－ａから第２のセクションと関連付けられた第２のセンスコンポーネント４２５－ａへデータを転送するために、第１のセンスコンポーネントの活性化が維持され得る。この点に関して、エラー制御コンポーネント４２０－ａは、第１のセンスコンポーネント４１５－ａの活性化を維持することに基づいて該２つの間でデータを転送するために第１のセンスコンポーネント４１５－ａと第２のセンスコンポーネント４１５－ｂとの間でトグルするように構成され得る。
第２のセンスコンポーネント４２５－ａは、エラー制御コンポーネント４２０－ａから第２のセンスコンポーネント４２５－ｂへデータを転送するために活性化され得る。この点に関して、データは、第２のセンスコンポーネント２５－ａを活性化することに基づいて、エラー制御コンポーネント４２０－ａから第２のセンスコンポーネント４２５－ａへ転送され得る。幾つかの場合、第２のセンスコンポーネント４２５－ａは、エラー制御コンポーネント４２０－ａによってエラー制御動作を実施することに基づいて活性化され得る。幾つかの場合、第２のセンスコンポーネント４２５－ａは、ホストデバイス１０５、デバイスメモリコントローラ１５５、及び／又はローカルメモリコントローラ２６５によって活性化され得る。
幾つかの場合、データは、第２のセンスコンポーネント４２５－ａのセクションアドレスを第２のラッチ内にラッチすることに基づいて、エラー制御コンポーネント４２０－ａから第２のセンスコンポーネント４２５－ａへ転送され得る。例えば、第２のセクションと関連付けられた第２のセクションアドレス（例えば、第２のセクション内の第２のセンスコンポーネント４２５－ａと関連付けられた第２のセクションアドレス）は、第２のラッチ内に蓄積され得る。この例では、データは、第２のセンスコンポーネント４２５－ａと関連付けられた第２のセクションアドレスを第２のラッチ内に蓄積することに基づいて、エラー制御コンポーネント４２０－ａから第２のセンスコンポーネント４２５－ａへ転送され得る。
データは、第２のセンスコンポーネント４２５－ａからメモリセル４３５－ａへ転送され得る。メモリセル４３５－ａは、メモリデバイス１１０又はメモリアレイ１７０の第２のセクションと関連付けられ（例えば、その中に配置され）得る。幾つかの場合、データは、第２のセクションと関連付けられた第２のデジット線４３０－ａを介して、第２のセンスコンポーネント４２５－ａからメモリセル４３５－ａへ転送され得る。
メモリセル４０５－ｂ、４０５－ｃ、及び４０５－ｄ内に蓄積されたデータは、同様に、センスコピー動作全体を通じてメモリセル４３５－ｂ、４３５－ｃ、及び４３５－ｄへ転送され得る。この点に関して、メモリセル４０５－ａからメモリセル４３５－ａへのデータを転送することと関連付けられる任意の説明は、メモリセル４０５－ｂ、４０５－ｃ、及び４０５－ｄとメモリセル４３５－ｂ、４３５－ｃ、及び４３５－ｄとの間のデータの転送に適用されると更に理解され得る。例えば、メモリセル４０５－ｂのデータは、デジット線４１０－ｂ、センスコンポーネント４１５－ｂ、エラー制御コンポーネント４２０－ｂ、センスコンポーネント４２５－ｂ、及びデジット線４３０－ｂを介してメモリセル４３５－ｂへ転送され得る。
センスコンポーネント４１５－ａ、４１５－ｂ、４１５－ｃ、及び４１５－ｂ、センスコンポーネント４２５－ａ、４２５－ｂ、４２５－ｃ、及び４２５－ｄ、並びにエラー制御コンポーネント４２０－ａ、４２０－ｂ、４２０－ｃ、及び４２０－ｄは別個のコンポーネントを含むものとして示され、説明されているが、これは、本明細書で別段の注記がない限り、本開示の限定とみなされるべきではない。この点に関して、２つ以上のコンポーネントは単一のコンポーネントに組み合わされ得る。例えば、幾つかの場合、エラー制御コンポーネント４２０－ａ、４２０－ｂ、４２０－ｃ、及び４２０－ｄは、メモリセルの第１のセット４０５及びメモリセルの第２のセット４３５の各個別のメモリセル間でデータを転送するためのエラー制御動作を実施するように構成された単一のエラー制御コンポーネントを含み得る。同様に、幾つかの場合、センスコンポーネント４１５－ａ、４１５－ｂ、４１５－ｃ、及び４１５－ｂは、第１のセクションと関連付けられた単一のセンスコンポーネントを含み得、センスコンポーネント４２５－ａ、４２５－ｂ、４２５－ｃ、及び４２５－ｄは、第２のセクションと関連付けられた単一のセンスコンポーネントを含み得る。
図５は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするタイミング図５００の一例を説明する。タイミング図５００は、センスコピー動作と関連付けられ得る電圧源の連続的な無効化及び有効化の一例を説明する。また、タイミング図５００は、メモリダイ２００のコンポーネント又は動作と関連付けられ得る電圧源の連続的な無効化及び有効化の一例を説明する。一例では、タイミング図５００の電圧は、図４を参照して説明したメモリデバイス回路４００と関連付けられ得る。しかしながら、説明する技法は、メモリダイ２００のその他のコンポーネント、構成、及び電圧源の数に適用可能である。
第１のセクション内のソース行のメモリセル２０５（例えば、メモリセル４０５）を対象のセクション内の対象の行のメモリセル２０５（例えば、メモリセル４３５）にコピーするためのセンスコピー動作を実施する際に、メモリダイ２００は、ソース行アドレス信号を生成することによって、ソース行と関連付けられたソース行アドレスを活性化し得る。ソース行アドレスが有効になった（例えば、活性化された）後、ソース行と関連付けられたソースワード線は、ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号を生成することによって活性化され得る。ソース行アドレス信号及びＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号は、センスコピー動作中にコピーされるソース行のメモリセルにメモリダイ２００がアクセスすることを可能するように構成され得る。
メモリセル２０５のソース行アドレス及びワード線が両方とも活性化された（例えば、ソース行アドレス信号及びＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号が両方とも活性化された）後、メモリダイ２００は、ＳｅｎｓｅＡｍｐＥｎａｂｌｅを生成することによってソース行と関連付けられたセンスコンポーネント（例えば、センスコンポーネント４１５）を活性化し得る。現在アクセスされているソース行のメモリセル２０５内のデータを読み出す（例えば、センシングする）ために、ソース行が活性化された後のある時点で、ソース行と関連付けられたセンスコンポーネント（例えば、センスコンポーネント４１５）が活性化され得る。続いて、メモリダイ２００は、ＳｏｕｒｃｅＳｅｎｓｅＡｍｐＬａｔ信号を生成することによってソース行をラッチし得る。
センスコンポーネント（例えば、センスコンポーネント４１５）内に維持されたデータから前後にスクラビングが実施され得るように、センスコンポーネントの活性化が維持され（例えば、ＳｅｎｓｅＡｍｐＥｎａｂｌｅ信号が活性化されたままであり）得る。比較すると、ソース行がラッチされ、ソース行内のメモリセル２０５のデータがセンスコンポーネント中に読み出されると、ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号はローになり得、それによってソースワード線の活性化が解除される。この点に関して、メモリダイ２００がソース行アドレスを非活性化し、対象の行アドレスを活性化することを可能にするために、ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号はローにパルスされ得る。対象の行アドレスが活性化された後、ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号は再び活性化され得る。また、対象の行アドレス及びワード線の両方が活性化された後、メモリダイ２００は、対象の行と関連付けられたセンスコンポーネント（例えば、センスコンポーネント４２５）を活性化及びラッチするために、ＴａｒｇｅｔＳｅｎｓｅＡｍｐＬａｔ信号を生成し得る。
メモリダイ２００は、ソースセンスコンポーネント４１５と対象のセンスコンポーネント４２５との間でエラー制御コンポーネント４２０を用いて前後にスクラビングする（例えば、トグルする）ために、ＳｅｎｓｅＡｍｐＥｎａｂｌｅ信号及びＴａｒｇｅｔＳｅｎｓｅＡｍｐＬａｔ信号によって説明されるように、ソースセンスコンポーネント（例えば、センスコンポーネント４１５）及び対象のセンスコンポーネント（例えば、センスコンポーネント４２５）の活性化を維持し得る。この点に関して、エラー制御コンポーネントは、ソースセンスコンポーネントから対象のセンスコンポーネントへデータを転送するために、ソースセンスコンポーネントと対象のセンスコンポーネントとの間でトグルし得る。
図６は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするタイミング図６００の一例を説明する。タイミング図６００は、センスコピー動作と関連付けられ得る電圧源の連続的な無効化及び有効化の一例を説明する。また、タイミング図６００は、メモリダイ（例えば、メモリダイ２００）のコンポーネント又は動作と関連付けられ得る電圧源の連続的な無効化及び有効化の一例を説明する。一例では、タイミング図６００の電圧は、図４を参照して説明したメモリデバイス回路４００及び図５を参照して説明したタイミング図５００と関連付けられ得る。しかしながら、説明する技法は、メモリダイのその他のコンポーネント、構成、及び電圧源の数に適用可能である。
センスコピー動作を実施する場合、メモリダイは、ソース行のワード線（例えば、ソースワード線４４０）を活性化することを生成し得る。ソース行のワード線が活性化された後しばらくして、メモリダイ２００は、第１の行と関連付けられたセンスコンポーネント（例えば、センスコンポーネント４１５）を活性化し得る。ソース行内の１つ以上のメモリセル２０５（例えば、メモリセル４０５）のエラー制御コンポーネント（例えば、エラー制御コンポーネント４２０）への最初の読み出しは、ソースワード線及びソースセンスコンポーネントの両方が活性化された時に実施され得る。
その後、ソースワード線の活性化が解除され得、メモリダイは対象のワード線（例えば、対象のワード線４４５）を活性化し得る。メモリダイは、対象のセンスコンポーネント（例えば、センスコンポーネント４２５）を更に活性化し得る。メモリダイは、ソースセンスコンポーネントと対象のセンスコンポーネントとの間でエラー制御コンポーネント（例えば、エラー制御コンポーネント４２０）を用いて前後にスクラビングするために、ソースセンスコンポーネント（例えば、センスコンポーネント４１５）の活性化及び対象のセンスコンポーネント（例えば、対象のセンスコンポーネント４２５）の活性化を維持し得る。この点に関して、エラー制御コンポーネントは、ソースセンスコンポーネントから対象のセンスコンポーネントへデータを転送するために、ソースセンスコンポーネントと対象のセンスコンポーネントとの間でトグルし得る。スクラビング期間中、メモリダイは、データがスクラビング期間全体を通じてエラー制御コンポーネントから対象のセンスコンポーネントへ転送され得るように、対象のワード線（例えば、対象のワード線４４５）の活性化を維持し得る。したがって、スクラビング期間内の太字部分は、追加的又は代替的に、データを対象のセンスコンポーネントへ転送し、対象のセンスコンポーネントから対象のメモリセルにデータを書き込む書き込みパルスを説明し得る。
図７は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートするメモリデバイス７０５のブロック図７００を示す。メモリデバイス７０５は、図１～図６を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス７０５は、エラー制御コンポーネント７１０、動作マネージャ７１５、コマンドアドレスマネージャ７２０、及びプリチャージコンポーネント７２５を含み得る。これらのコンポーネントの各々は、（例えば、１つ以上のバスを介して）相互に直接的又は間接的に通信し得る。
エラー制御コンポーネント７１０は、管理動作を開始することに基づいて、メモリデバイスのソース行と結合された第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施し得、第１のメモリセルは、ソース行の第１の列アドレス及び第１の行アドレスに位置する。幾つかの例では、エラー制御コンポーネント７１０は、エラー制御コンポーネントへデータを転送することに基づいて、エラー制御コンポーネントを用いてデータに対してエラー制御動作を実施し得る。幾つかの例では、エラー制御コンポーネント７１０は、第１のメモリセルのデータを読み出し得る。幾つかの例では、エラー制御コンポーネント７１０は、第１のメモリセルのデータのエラーを判定し得る。幾つかの例では、エラー制御コンポーネント７１０は、エラーを判定することに基づいてエラーを訂正し得る。
幾つかの例では、エラー制御コンポーネント７１０は、第２のメモリセルへデータを転送することに基づいて第１のセンスコンポーネントと第２のセンスコンポーネントとの間でデータのセットを転送するために第１のセクションの第１のセンスコンポーネントと第２のセクションの第２のセンスコンポーネントとの間でエラー制御コンポーネントによってトグルし得る。幾つかの例では、エラー制御コンポーネント７１０は、第１のセンスコンポーネントからエラー制御コンポーネントへデータを転送した後、第１のセンスコンポーネントの活性化を維持し得、第１のセクションの第１のセンスコンポーネントと第２のセクションの第２のセンスコンポーネントとの間でトグルすることは、第１のセンスコンポーネントの活性化を維持することに基づく。幾つかの例では、エラー制御コンポーネント７１０は、エラー制御コンポーネントからメモリデバイスの第２のセクションと関連付けられた第２のセンスコンポーネントへデータを転送し得る。幾つかの場合、第１のセクションは第１のメモリセルを含む。幾つかの場合、第２のセクションは第２のメモリセルを含む。
動作マネージャ７１５は、メモリデバイスのソース行から対象の行へ情報を転送するための管理動作を開始し得る。幾つかの例では、動作マネージャ７１５は、データに対してエラー制御動作を実施することに基づいて、メモリデバイスの対象の行と結合された第２のメモリセルにデータを書き込み得る。
幾つかの例では、動作マネージャ７１５は、第１のメモリセルの第１の列アドレスに基づいて、管理動作が完了したか否かを判定し得る。幾つかの例では、動作マネージャ７１５は、管理動作が完了したか否かを判定することに基づいて、ソース行と結合された第３のメモリセルに対してエラー制御動作を実施するための出力信号を生成し得る。幾つかの例では、動作マネージャ７１５は、メモリデバイスの第１のセクションから第２のセクションへ情報を転送するための管理動作の一部として、第１のメモリセルのデータを第１のセンスコンポーネント中に読み出し得る。幾つかの例では、動作マネージャ７１５は、書き込み状態信号と、コマンドアドレスカウンタに対する指標を含むグローバルコマンドアドレス信号とを生成し得る。
幾つかの例では、動作マネージャ７１５は、第１のセクションの第１のセンスコンポーネントを活性化し得、データを読み出すことは、第１のセンスコンポーネントを活性化することに基づく。幾つかの例では、動作マネージャ７１５は、エラー制御動作を実施することに基づいて、第２のセクションの第２のセンスコンポーネントを活性化し得、エラー制御コンポーネントから第２のセンスコンポーネントへデータを転送することは、第２のセンスコンポーネントを活性化することに基づく。幾つかの例では、動作マネージャ７１５は、メモリデバイスの第１のセクションと関連付けられた第１のデジット線を介して、第１のメモリセルから第１のセンスコンポーネントへデータを転送し得る。
コマンドアドレスマネージャ７２０は、第１の列アドレスがソース行と関連付けられた閾値を満たすか否かを判定し得る。幾つかの例では、コマンドアドレスマネージャ７２０は、第１の列アドレスの１ビット以上を値に組み合わせ得る。幾つかの例では、コマンドアドレスマネージャ７２０は、該値をソース行と関連付けられた閾値と比較し得、第１の列アドレスが閾値を満たすか否かを判定することは、該値を閾値と比較することに基づく。幾つかの例では、コマンドアドレスマネージャ７２０は、出力信号を生成することに基づいて、ソース行と関連付けられた列アドレスカウンタをインクリメントし得る。幾つかの例では、コマンドアドレスマネージャ７２０は、列アドレスカウンタをインクリメントすることに基づいて、第３のメモリセルの第２の列アドレスを識別し得る。幾つかの例では、コマンドアドレスマネージャ７２０は、第３のメモリセルと関連付けられた第３の列アドレスに基づいて、管理動作が完了したと判定し得る。幾つかの例では、コマンドアドレスマネージャ７２０は、第３の列アドレスがソース行と関連付けられた閾値を満たすと判定し得る。
プリチャージコンポーネント７２５は、管理動作が完了したと判定することに基づいて、対象の行をプリチャージし得る。
図８は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートする１つ以上の方法８００を説明するフローチャートを示す。方法８００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図７を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。
８０５において、メモリデバイスは、メモリデバイスのソース行から対象の行へ情報を転送するための管理動作を開始し得る。８０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８０５の動作の態様は、図７を参照して説明したように動作マネージャによって実施され得る。
８１０において、メモリデバイスは、管理動作を開始することに基づいて、メモリデバイスのソース行と結合された第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施し得、第１のメモリセルは、ソース行の第１の列アドレス及び第１の行アドレスに位置する。８１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１０の動作の態様は、図７を参照して説明したようなエラー制御コンポーネントによって実施され得る。
８１５において、メモリデバイスは、データに対してエラー制御動作を実施することに基づいて、メモリデバイスの対象の行と結合された第２のメモリセルにデータを書き込み得る。８１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１５の動作の態様は、図７を参照して説明したような動作マネージャによって実施され得る。
８２０において、メモリデバイスは、第１のメモリセルの第１の列アドレスに基づいて、管理動作が完了したか否かを判定し得る。８２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８２０の動作の態様は、図７を参照して説明したような動作マネージャによって実施され得る。
８２５において、メモリデバイスは、管理動作が完了したか否かを判定することに基づいて、ソース行と結合された第３のメモリセルに対してエラー制御動作を実施するための出力信号を生成し得る。８２５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８２５の動作の態様は、図７を参照して説明したような動作マネージャによって実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法８００等の１つ以上の方法を実施し得る。装置は、メモリデバイスのソース行から対象の行へ情報を転送するための管理動作を開始することと、管理動作を開始することに基づいて、メモリデバイスのソース行と結合された第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施することであって、第１のメモリセルは、ソース行の第１の列アドレス及び第１の行アドレスに位置することと、データに対してエラー制御動作を実施することに基づいて、メモリデバイスの対象の行と結合された第２のメモリセルにデータを書き込むことと、第１のメモリセルの第１の列アドレスに基づいて、管理動作が完了したか否かを判定することと、管理動作が完了したか否かを判定することに基づいて、ソース行と結合された第３のメモリセルに対してエラー制御動作を実施するための出力信号を生成することのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書に説明する方法８００及び装置の幾つかの例では、管理動作が完了し得るか否かを判定することは、第１の列アドレスがソース行と関連付けられた閾値を満たすか否かを判定することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法８００及び装置の幾つかの例は、第１の列アドレスの１ビット以上を値に組み合わせることと、該値をソース行と関連付けられた閾値と比較することであって、第１の列アドレスが閾値を満たすか否かを判定することは、該値を閾値と比較することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法８００及び装置の幾つかの例では、第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施することは、第１のメモリセルのデータを読み出すことと、第１のメモリセルのデータのエラーを判定することと、エラーを判定することに基づいてエラーを訂正することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法８００及び装置の幾つかの例は、出力信号を生成することに基づいて、ソース行と関連付けられた列アドレスカウンタをインクリメントすることと、列アドレスカウンタをインクリメントすることに基づいて、第３のメモリセルの第２の列アドレスを識別することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法８００及び装置の幾つかの例は、第３のメモリセルと関連付けられた第３の列アドレスに基づいて、管理動作が完了し得ると判定することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法８００及び装置の幾つかの例では、管理動作が完了し得ると判定することは、第３の列アドレスがソース行と関連付けられた閾値を満たすと判定することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法８００及び装置の幾つかの例は、管理動作が完了し得ると判定することに基づいて対象の行をプリチャージすることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法８００及び装置の幾つかの例では、ソース行から対象の行へ情報を転送するための管理動作を開始することは、書き込み状態信号と、コマンドアドレスカウンタに対する指標を含むグローバルコマンドアドレス信号とを生成することのための動作、機構、手段、又は命令を含み得る。
図９は、本明細書に開示するような例に従ったメモリデバイスに対するエラー制御をサポートする１つ以上の方法９００を説明するフローチャートを示す。方法９００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図７を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。
９０５において、メモリデバイスは、メモリデバイスの第１のセクションから第２のセクションへ情報を転送するための管理動作の一部として、第１のメモリセルのデータを第１のセンスコンポーネント中に読み出し得る。９０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９０５の動作の態様は、図７を参照して説明したような動作マネージャによって実施され得る。
９１０において、メモリデバイスは、第１のセンスコンポーネントからエラー制御コンポーネントへデータを転送し得る。９１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９１０の動作の態様は、図７を参照して説明したようなセンスコンポーネントマネージャによって実施され得る。
９１５において、メモリデバイスは、エラー制御コンポーネントへデータを転送することに基づいて、エラー制御コンポーネントを用いてデータに対してエラー制御動作を実施し得る。９１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９１５の動作の態様は、図７を参照して説明したようなエラー制御コンポーネントによって実施され得る。
９２０において、メモリデバイスは、エラー制御コンポーネントから、メモリデバイスの第２のセクションと関連付けられた第２のセンスコンポーネントへデータを転送し得る。９２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９２０の動作の態様は、図７を参照して説明したようなエラー制御コンポーネントによって実施され得る。
９２５において、メモリデバイスは、第２のセンスコンポーネントから、メモリデバイスの第２のセクションと関連付けられた第２のメモリセルへデータを転送し得る。９２５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９２５の動作の態様は、図７を参照して説明したようなセンスコンポーネントマネージャによって実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法９００等の１つ以上の方法を実施し得る。装置は、メモリデバイスの第１のセクションから第２のセクションへ情報を転送するための管理動作の一部として、第１のメモリセルのデータを第１のセンスコンポーネント中に読み出すことと、第１のセンスコンポーネントからエラー制御コンポーネントへデータを転送することと、エラー制御コンポーネントへデータを転送することに基づいて、エラー制御コンポーネントを用いてデータに対してエラー制御動作を実施することと、エラー制御コンポーネントから、メモリデバイスの第２のセクションと関連付けられた第２のセンスコンポーネントへデータを転送することと、第２のセンスコンポーネントから、メモリデバイスの第２のセクションと関連付けられた第２のメモリセルへデータを転送することのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、第２のメモリセルへデータを転送することに基づいて第１のセンスコンポーネントと第２のセンスコンポーネントとの間でデータのセットを転送するために第１のセクションの第１のセンスコンポーネントと第２のセクションの第２のセンスコンポーネントとの間でエラー制御コンポーネントによってトグルすることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、第１のセンスコンポーネントからエラー制御コンポーネントへデータを転送した後、第１のセンスコンポーネントの活性化を維持することであって、第１のセクションの第１のセンスコンポーネントと第２のセクションの第２のセンスコンポーネントとの間でトグルすることは、第１のセンスコンポーネントの活性化を維持することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、第１のセクションの第１のセンスコンポーネントを活性化することであって、データを読み出すことは、第１のセンスコンポーネントを活性化することに基づき得ることと、エラー制御動作を実施することに基づいて、第２のセクションの第２のセンスコンポーネントを活性化することであって、エラー制御コンポーネントから第２のセンスコンポーネントへデータを転送することは、第２のセンスコンポーネントを活性化することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例では、第１のセクションは第１のメモリセルを含み、第２のセクションは第２のメモリセルを含む。本明細書に説明する方法９００及び装置の幾つかの例では、第１のセクションは第１のセンスコンポーネントを含み、第２のセクションは第２のセンスコンポーネントを含む。
本明細書に説明する方法９００及び装置の幾つかの例は、第１のセンスコンポーネントから、メモリデバイスの第１のセクションと関連付けられたエラー制御コンポーネントへデータを転送することと、エラー制御コンポーネントから、メモリデバイスの第２のセクションと関連付けられた第２のセンスコンポーネントへデータを転送することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、メモリデバイスの第１のセクションと関連付けられた第１のデジット線を介して第１のメモリセルから第１のセンスコンポーネントへデータを転送することと、メモリデバイスの第２のセクションと関連付けられた第２のデジット線を介して第２のセンスコンポーネントから第２のメモリセルへデータを転送することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、第１のセンスコンポーネントと関連付けられた第１のセクションアドレスを第１のラッチ内に蓄積することであって、第１のセンスコンポーネントからエラー制御コンポーネントへデータを転送することは、第１のセクションアドレスを第１のラッチ内に蓄積することに基づき得ることと、第２のセンスコンポーネントと関連付けられた第２のセクションアドレスを第２のラッチ内に蓄積することであって、エラー制御コンポーネントから第２のセンスコンポーネントへデータを転送することは、第２のセクションアドレスを第２のラッチ内に蓄積することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法は可能な実装であること、動作及びステップは再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、２つ以上の方法からの部分は組み合わされ得る。
装置が説明される。装置は、第１のセクション及び第２のセクションを含むメモリアレイと、メモリアレイと関連付けられ、管理動作を開始することに基づいて、メモリアレイのソース行と結合ざれた第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施することであって、第１のメモリセルは、ソース行の第１の列アドレス及び第１の行アドレスに位置することと、データに対してエラー制御動作を実施することに基づいて、メモリアレイの対象の行と結合された第２のメモリセルにデータを書き込むことと、第１のメモリセルの第１の列アドレスに基づいて、管理動作が完了したか否かを判定することと、管理動作が完了したか否かを判定することに基づいて、ソース行と結合された第３のメモリセルに対してエラー制御動作を実施するための出力信号を生成することを装置にさせるように構成された制御コンポーネントとを含み得る。
幾つかの例は、第１の列アドレスがソース行と関連付けられた閾値を満たすか否かを判定することであって、管理動作が完了し得るか否かを判定することは、第１の列アドレスがソース行と関連付けられた閾値を満たすか否かを判定することに基づき得ることを更に含み得る。
幾つかの例は、第１の列アドレスの１ビット以上を値に組み合わせることと、該値をソース行と関連付けられた閾値と比較することであって、第１の列アドレスが閾値を満たすか否かを判定することは、該値を閾値と比較することに基づき得ることを更に含み得る。
幾つかの例は、第１のメモリセルのデータを読み出すことと、第１のメモリセルのデータのエラーを判定することと、エラーを判定することに基づいてエラーを訂正することであって、第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施することは、第１のメモリセルのデータを読み出すことと、第１のメモリセルのデータのエラーを判定することと、エラーを訂正することに基づき得ることを更に含み得る。
装置が説明される。装置は、第１のセクション及び第２のセクションを含むメモリアレイと、メモリアレイと関連付けられ、第１のセンスコンポーネントからエラー制御コンポーネントへデータを転送することと、エラー制御コンポーネントへデータを転送することに基づいて、エラー制御コンポーネントを用いてデータに対してエラー制御動作を実施することと、エラー制御コンポーネントから、メモリデバイスの第２のセクションと関連付けられた第２のセンスコンポーネントへデータを転送することと、第２のセンスコンポーネントから、メモリデバイスの第２のセクションと関連付けられた第２のメモリセルへデータを転送することを装置にさせるように構成された制御コンポーネントとを含み得る。
幾つかの例は、第２のメモリセルへデータを転送することに基づいて第１のセンスコンポーネントと第２のセンスコンポーネントとの間でデータのセットを転送するために第１のセクションの第１のセンスコンポーネントと第２のセクションの第２のセンスコンポーネントとの間でエラー制御コンポーネントによってトグルすることを更に含み得る。
幾つかの例は、第１のセンスコンポーネントからエラー制御コンポーネントへデータを転送した後、第１のセンスコンポーネントの活性化を維持することであって、第１のセクションの第１のセンスコンポーネントと第２のセクションの第２のセンスコンポーネントとの間でトグルすることは、第１のセンスコンポーネントの活性化を維持することに基づき得ることを更に含み得る。
本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。
用語“電子通信する”、“導電的に接触する”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。
用語“結合する”は、信号が導電経路を越えてコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を越えてコンポーネント間で通信することができるコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を越えて、他のコンポーネント間を信号が流れることを可能にする変化を開始する。
用語“絶縁される”は、信号がコンポーネント間を現在流れることが可能ではないコンポーネント間の関係を指す。コンポーネント間に開回路がある場合、コンポーネントは相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁される。コントローラが２つのコンポーネントを絶縁する場合、コントローラは、信号の流れを以前は許していた導電経路を使用して信号がコンポーネント間を流れることを防止する変更に影響を与える。
本明細書で使用するとき、用語“実質的に”は、修飾された特徴（例えば、用語、実質的によって修飾された動詞又は形容詞）が絶対的である必要はないが、特徴の利点を達成するのに十分に近いことを意味する。
本明細書で使用するとき、用語“電極”は、導電体を指し得、幾つかの例では、メモリセル又はメモリアレイの他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上で形成され得る。幾つかの場合、該基板は半導体ウエハである。他の場合、該基板は、シリコンオンガラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＳ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技法の理解を提供するための具体的詳細を含む。これらの技法は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。
本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
本明細書の開示と関連して説明する様々な説明ブロック及びコンポーネントは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上に説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同じ方法で解釈されるであろう。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含むコンピュータストレージ媒体及び通信媒体の両方を含む。非一時的ストレージ媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスされ得る任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、ディスク（ｄｉｓｋ）及びディスク（ｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、ディスク（ｄｉｓｃ）がレーザでデータを光学的に再生する一方で、ディスク（ｄｉｓｋ）はデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致する。

Claims (25)

  1. メモリデバイスのソース行から対象の行へ情報を転送するための管理動作を開始することと、
    前記管理動作を開始することに少なくとも部分的に基づいて、前記メモリデバイスの前記ソース行と結合された第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施することであって、前記第１のメモリセルは、前記ソース行の第１の列アドレス及び第１の行アドレスに位置することと、
    前記データに対して前記エラー制御動作を実施することに少なくとも部分的に基づいて、前記メモリデバイスの前記対象の行と結合された第２のメモリセルに前記データを書き込むことと、
    前記第１のメモリセルの前記第１の列アドレスに少なくとも部分的に基づいて、前記管理動作が完了したか否かを判定することと、
    前記管理動作が完了したか否かを判定することに少なくとも部分的に基づいて、前記ソース行と結合された第３のメモリセルに対して前記エラー制御動作を実施するための出力信号を生成すること
    を含む方法。
  2. 前記管理動作が完了したか否かを判定することは、
    前記第１の列アドレスが前記ソース行と関連付けられた閾値を満たすか否かを判定すること
    を含む、請求項１に記載の方法。
  3. 前記第１の列アドレスの１ビット以上を値に組み合わせることと、
    前記値を前記ソース行と関連付けられた前記閾値と比較することであって、前記第１の列アドレスが前記閾値を満たすか否かを判定することは、前記値を前記閾値と比較することに少なくとも部分的に基づくこと
    を更に含む、請求項２に記載の方法。
  4. 前記第１のメモリセル内に蓄積された前記データに対して前記エラー制御動作を実施することは、
    前記第１のメモリセルの前記データを読み出すことと、
    前記第１のメモリセルの前記データのエラーを判定することと、
    前記エラーを判定することに少なくとも部分的に基づいて前記エラーを訂正すること
    を含む、請求項１に記載の方法。
  5. 前記出力信号を生成することに少なくとも部分的に基づいて、前記ソース行と関連付けられた列アドレスカウンタをインクリメントすることと、
    前記列アドレスカウンタをインクリメントすることに少なくとも部分的に基づいて、前記第３のメモリセルの第２の列アドレスを識別すること
    を更に含む、請求項１に記載の方法。
  6. 前記第３のメモリセルと関連付けられた第３の列アドレスに少なくとも部分的に基づいて、前記管理動作が完了したと判定すること
    を更に含む、請求項１に記載の方法。
  7. 前記管理動作が完了したと判定することは、
    前記第３の列アドレスが前記ソース行と関連付けられた閾値を満たすと判定すること
    を含む、請求項６に記載の方法。
  8. 前記管理動作が完了したと判定することに少なくとも部分的に基づいて、前記対象の行をプリチャージすること
    を更に含む、請求項６に記載の方法。
  9. 前記ソース行から前記対象の行へ前記情報を転送するための前記管理動作を開始することは、
    書き込み状態信号と、コマンドアドレスカウンタに対する指標を含むグローバルコマンドアドレス信号とを生成すること
    を含む、請求項１に記載の方法。
  10. メモリデバイスの第１のセクションから第２のセクションへ情報を転送するための管理動作の一部として、第１のメモリセルのデータを第１のセンスコンポーネント中に読み出すことと、
    前記第１のセンスコンポーネントからエラー制御コンポーネントへ前記データを転送することと、
    前記エラー制御コンポーネントへ前記データを転送することに少なくとも部分的に基づいて、前記エラー制御コンポーネントを用いて前記データに対してエラー制御動作を実施することと、
    前記エラー制御コンポーネントから前記メモリデバイスの前記第２のセクションと関連付けられた第２のセンスコンポーネントへ前記データを転送することと、
    前記第２のセンスコンポーネントから前記メモリデバイスの前記第２のセクションと関連付けられた第２のメモリセルへ前記データを転送すること
    を含む方法。
  11. 前記第２のメモリセルへ前記データを転送することに少なくとも部分的に基づいて前記第１のセンスコンポーネントと前記第２のセンスコンポーネントとの間で複数のデータを転送するために前記第１のセクションの前記第１のセンスコンポーネントと前記第２のセクションの前記第２のセンスコンポーネントとの間で前記エラー制御コンポーネントによってトグルすること
    を更に含む、請求項１０に記載の方法。
  12. 前記第１のセンスコンポーネントから前記エラー制御コンポーネントへ前記データを転送した後、前記第１のセンスコンポーネントの活性化を維持することであって、前記第１のセクションの前記第１のセンスコンポーネントと前記第２のセクションの前記第２のセンスコンポーネントとの間でトグルすることは、前記第１のセンスコンポーネントの前記活性化を維持することに少なくとも部分的に基づくこと
    を更に含む、請求項１１に記載の方法。
  13. 前記第１のセクションの前記第１のセンスコンポーネントを活性化することであって、前記データを読み出すことは、前記第１のセンスコンポーネントを活性化することに少なくとも部分的に基づくことと、
    前記エラー制御動作を実施することに少なくとも部分的に基づいて、前記第２のセクションの前記第２のセンスコンポーネントを活性化することであって、前記エラー制御コンポーネントから前記第２のセンスコンポーネントへ前記データを転送することは、前記第２のセンスコンポーネントを活性化することに少なくとも部分的に基づくこと
    を更に含む、請求項１０に記載の方法。
  14. 前記第１のセクションは前記第１のメモリセルを含み、
    前記第２のセクションは前記第２のメモリセルを含む、
    請求項１０に記載の方法。
  15. 前記第１のセクションは前記第１のセンスコンポーネントを含み、
    前記第２のセクションは前記第２のセンスコンポーネントを含む、
    請求項１４に記載の方法。
  16. 前記第１のセンスコンポーネントから前記メモリデバイスの前記第１のセクションと関連付けられた前記エラー制御コンポーネントへ前記データを転送することと、
    前記エラー制御コンポーネントから前記メモリデバイスの前記第２のセクションと関連付けられた前記第２のセンスコンポーネントへ前記データを転送すること
    を更に含む、請求項１０に記載の方法。
  17. 前記メモリデバイスの前記第１のセクションと関連付けられた第１のデジット線を介して、前記第１のメモリセルから前記第１のセンスコンポーネントへ前記データを転送することと、
    前記メモリデバイスの前記第２のセクションと関連付けられた第２のデジット線を介して、前記第２のセンスコンポーネントから前記第２のメモリセルへ前記データを転送すること
    を更に含む、請求項１０に記載の方法。
  18. 前記第１のセンスコンポーネントと関連付けられた第１のセクションアドレスを第１のラッチ内に蓄積することであって、前記第１のセンスコンポーネントから前記エラー制御コンポーネントへ前記データを転送することは、前記第１のセクションアドレスを前記第１のラッチ内に蓄積することに少なくとも部分的に基づくことと、
    前記第２のセンスコンポーネントと関連付けられた第２のセクションアドレスを第２のラッチ内に蓄積することであって、前記エラー制御コンポーネントから前記第２のセンスコンポーネントへ前記データを転送することは、前記第２のセクションアドレスを前記第２のラッチ内に蓄積することに少なくとも部分的に基づくこと
    を更に含む、請求項１０に記載の方法。
  19. 第１のセクション及び第２のセクションを含むメモリアレイと、
    前記メモリアレイと関連付けられ、
    前記メモリアレイのソース行から対象の行へ情報を転送するための管理動作を開始することと、
    前記管理動作を開始することに少なくとも部分的に基づいて、前記メモリアレイの前記ソース行と結合された第１のメモリセル内に蓄積されたデータに対してエラー制御動作を実施することであって、前記第１のメモリセルは、前記ソース行の第１の列アドレス及び第１の行アドレスに位置することと、
    前記データに対して前記エラー制御動作を実施することに少なくとも部分的に基づいて、前記メモリアレイの前記対象の行と結合された第２のメモリセルへ前記データを書き込むことと、
    前記第１のメモリセルの前記第１の列アドレスに少なくとも部分的に基づいて、前記管理動作が完了したか否かを判定することと、
    前記管理動作が完了したか否かを判定することに少なくとも部分的に基づいて、前記ソース行と結合された第３のメモリセルに対して前記エラー制御動作を実施するための出力信号を生成すること
    を装置にさせるように構成された制御コンポーネントと
    を含む装置。
  20. 前記制御コンポーネントは、
    前記第１の列アドレスが前記ソース行と関連付けられた閾値を満たすか否かを判定することであって、前記管理動作が完了したか否かを判定することは、前記第１の列アドレスが前記ソース行と関連付けられた前記閾値を満たすか否かを判定することに少なくとも部分的に基づくこと
    を前記装置にさせるように更に構成される、請求項１９に記載の装置。
  21. 前記メモリアレイと関連付けられた前記制御コンポーネントは、
    前記第１の列アドレスの１ビット以上を値に組み合わせることと、
    前記値を前記ソース行と関連付けられた前記閾値と比較することであって、前記第１の列アドレスが前記閾値を満たすか否かを判定することは、前記値を前記閾値と比較することに少なくとも部分的に基づくこと
    を前記装置にさせるように更に構成される、請求項２０に記載の装置。
  22. 前記制御コンポーネントは、
    前記第１のメモリセルの前記データを読み出すことと、
    前記第１のメモリセルの前記データのエラーを判定することと、
    前記エラーを判定することに少なくとも部分的に基づいて前記エラーを訂正することであって、前記第１のメモリセル内に蓄積された前記データに対して前記エラー制御動作を実施することは、前記第１のメモリセルの前記データを読み出すことと、前記第１のメモリセルの前記データの前記エラーを判定することと、前記エラーを訂正することに少なくとも部分的に基づくこと
    を前記装置にさせるように更に構成される、請求項１９に記載の装置。
  23. 第１のセクション及び第２のセクションを含むメモリアレイと、
    前記メモリアレイと関連付けられ、
    メモリデバイスの前記第１のセクションから前記第２のセクションへ情報を転送するための管理動作の一部として、第１のメモリセルのデータを第１のセンスコンポーネント中に読み出すことと、
    前記第１のセンスコンポーネントからエラー制御コンポーネントへ前記データを転送することと、
    前記エラー制御コンポーネントへ前記データを転送することに少なくとも部分的に基づいて、前記エラー制御コンポーネントを用いて前記データに対してエラー制御動作を実施することと、
    前記エラー制御コンポーネントから前記メモリデバイスの前記第２のセクションと関連付けられた第２のセンスコンポーネントへ前記データを転送することと、
    前記第２のセンスコンポーネントから前記メモリデバイスの前記第２のセクションと関連付けられた第２のメモリセルへ前記データを転送すること
    を装置にさせるように構成された制御コンポーネントと
    を含む装置。
  24. 前記メモリデバイスと関連付けられた前記制御コンポーネントは、
    前記第２のメモリセルへ前記データを転送することに少なくとも部分的に基づいて前記第１のセンスコンポーネントと前記第２のセンスコンポーネントとの間で複数のデータを転送するために前記第１のセクションの前記第１のセンスコンポーネントと前記第２のセクションの前記第２のセンスコンポーネントとの間で前記エラー制御コンポーネントによってトグルすること
    を前記装置にさせるように更に構成される、請求項２３に記載の装置。
  25. 前記メモリデバイスと関連付けられた前記制御コンポーネントは、
    前記第１のセンスコンポーネントから前記エラー制御コンポーネントへ前記データを転送した後、前記第１のセンスコンポーネントの活性化を維持することであって、前記第１のセクションの前記第１のセンスコンポーネントと前記第２のセクションの前記第２のセンスコンポーネントとの間でトグルすることは、前記第１のセンスコンポーネントの前記活性化を維持することに少なくとも部分的に基づくこと
    を前記装置にさせるように更に構成される、請求項２４に記載の装置。
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