JP2023521712A - 読み出しリフレッシュ動作 - Google Patents

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Abstract

読み出しリフレッシュ動作のための方法、システム、及びデバイスが説明される。メモリデバイスは、メモリセルの複数のサブブロックを含み得る。各サブブロックは、大量のアクセス動作（例えば、読み出し動作、書き込み動作）を受け得る。一定期間に渡って任意の１つのサブブロックに対して実施されたアクセス動作の量に基づいて、サブブロックのメモリセルに対して読み出しリフレッシュ動作が実施され得る。読み出しリフレッシュ動作は、サブブロックのメモリセルに蓄積されたデータをリフレッシュ及び／又は復元し得、メモリデバイスが（例えば、ホストデバイスから）オペレーションコードを受信することに基づいて開始され得る。

Description

［クロスリファレンス］
本特許出願は、２０２０年４月７日に出願された“ＲＥＡＤ ＲＥＦＲＥＳＨ ＯＰＥＲＡＴＩＯＮ”と題するＰＥＬＬＩＺＺＥＲ等による米国特許出願第１６／８４２，５２４号に対する優先権を主張し、該出願は、本出願の譲受人に譲渡され、参照により本明細書に明示的に組み込まれる。
以下は、一般的に、１つ以上のメモリシステムに関し、より具体的には、読み出しリフレッシュ動作に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイス内のメモリセルを様々な状態にプログラミングすることによって蓄積される。例えば、バイナリメモリセルは、論理１又は論理０でしばしば示される２つのサポートされた状態の内の１つにプログラミングされ得る。幾つかの例では、単一のメモリセルは、２つよりも多い状態をサポートし得、それらの内の何れか１つが蓄積され得る。蓄積された情報にアクセスするために、コンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、コンポーネントは、メモリデバイス内に状態を書き込み得、プログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、自己選択メモリ、及びカルコゲナイドメモリ技術等を含む様々なタイプのメモリデバイス及びメモリセルが存在する。メモリセルは、揮発性又は不揮発性であり得る。
本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするシステムの一例を説明する。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするメモリダイの一例を説明する。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするメモリセルの一例を説明する。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートする例示的なタイミング図を説明する。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートする例示的なタイミング図を説明する。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートする例示的なタイミング図を説明する。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートする例示的なタイミング図を説明する。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするメモリシステムの一例を説明する。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするメモリデバイスのブロック図を示す。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートする１つ以上の方法を説明するフローチャートを示す。
メモリデバイスは、１つ以上のサブブロック（例えば、メモリセルのサブブロック）に細分化された複数のメモリセルを含み得る。任意の１つのサブブロック内のメモリセルは、一定期間に渡ってアクセスされ（例えば、読み出され、書き込まれ）得る。幾つかの例では、メモリセルは、書き込まれることなく相対的に大量に読み出され得、エラーが発生する可能性を増加させ得る。メモリセルを定期的にリフレッシュすることは、そうしたエラーの可能性を低減又は最小限にし得る。
従来のメモリシステムでは、メモリデバイスは、アクセス動作（例えば、読み出し動作）と関連付けられたオペレーションコード（例えば、オペコード）及びリフレッシュ動作と関連付けられたオペレーションコードを受信し得る。メモリデバイスは、受信したオペコードをキューに入れ得、それらのオペコードを実施し得る。複数の態様を発生させる単一のオペコードを受信する場合と比較して、異なる動作に対して異なるオペレーションコードを受信することは、システム全体のレイテンシを増加させ得、複数のオペレーションコードが受信される（及び続いて復号される）ことに起因して、システムの複雑さを増加させ得る。したがって、サブブロックのメモリセルを読み出してリフレッシュするように構成された単一のオペレーションコードを受信するように構成されたシステムは有益であり得る。
サブブロックのメモリセルを読み出してリフレッシュするための単一のオペレーションコードを受信して開始するように構成されたメモリデバイスが本明細書に説明される。幾つかの例では、コントローラ又はメモリデバイスは、サブブロックに対して実施されたアクセス動作の量を追跡及び蓄積するためのカウンタ及び／又はカウンタテーブルを含み得る。所定の期間の後、サブブロックの各々は、大量のアクセス動作を受けていることがある。任意の１つのサブブロックに対して実施されたアクセス動作の量に基づいて、読み出しリフレッシュ動作が実施され得る。読み出しリフレッシュ動作中、個別のメモリセルの論理状態が判定され得、プログラミングされた状態に応じて、メモリセルがリフレッシュされ得る。メモリセルのプログラミングされた状態をリフレッシュすることは、メモリセルに蓄積されたデータを補強し得、エラーが発生する可能性を低減し得る。更に、読み出しリフレッシュ動作は、メモリデバイスが単一のオペレーションコードを受信することに基づいて開始され得、このことは、システム全体のレイテンシを短縮し得、唯一のオペレーションコードが復号され得るため、システムの複雑さが軽減され得る。幾つかの場合、第１のカウンタ及び／又はカウンタテーブルは、一定期間に渡ってサブブロックに対して実施された読み出し動作の量を追跡及び蓄積し得る。幾つかの場合、第２のカウンタ及び／又はカウンタテーブルは、サブブロックに対して実施された書き込み動作の量を追跡及び蓄積し得、これは、読み出しリフレッシュ動作が実施されるべきか否かを判定するために、読み出し動作と共に使用され得る。
開示の機構は、図１～図３を参照して説明するようにメモリシステム、ダイ、及びアレイの文脈でまず説明される。開示の機構は、図４Ａ～図７を参照して説明するようにタイミング図及びメモリシステムの文脈で説明される。開示のこれらの及びその他の機構は、図８～図１０を参照して説明するように読み出しリフレッシュ動作に関連する装置図及びフローチャートを参照して更に例証及び説明される。
図１は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするシステム１００の一例を説明する。システム１００は、ホストデバイス１０５、メモリデバイス１１０、及びホストデバイス１０５をメモリデバイス１１０と結合する複数のチャネル１１５を含み得る。システム１００は、１つ以上のメモリデバイスを含み得るが、１つ以上のメモリデバイス１１０の態様は、単一のメモリデバイス（例えば、メモリデバイス１１０）の文脈で説明され得る。
システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、車両、又はその他のシステム等の電子デバイスの一部分を含み得る。例えば、システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、又は車両コントローラ等の態様を説明し得る。メモリデバイス１１０は、システム１００の１つ以上のその他のコンポーネントに対するデータを蓄積するように動作可能なシステムのコンポーネントであり得る。
システム１００の少なくとも一部分は、ホストデバイス１０５の例であり得る。ホストデバイス１０５は、例の中でもとりわけ、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、車両コントローラ、又はその他の何らかのその他の固定若しくは携帯型電子デバイス内等、プロセスを実行するためにメモリを使用するデバイス内のプロセッサ又はその他の回路の一例であり得る。幾つかの例では、ホストデバイス１０５は、外部メモリコントローラ１２０の機能を実装するハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせを指し得る。幾つかの例では、外部メモリコントローラ１２０は、ホスト又はホストデバイス１０５と称され得る。幾つかの例では、ホストデバイス１０５は、本明細書で論じるように読み出しリフレッシュ動作を開始し得る。例えば、ホストデバイス１０５は、一定期間に渡ってメモリセルの個々のサブブロックに対して実施されたアクセス動作の量に関する情報を受信（例えば、定期的に受信）し得る。実施されたアクセス動作の量に基づいて、ホストデバイス１０５は、読み出しリフレッシュ動作を開始するように構成されたオペレーションコードを生成して送信し得る。
メモリデバイス１１０は、システム１００により使用又は参照され得る物理メモリアドレス／空間を提供するように動作可能な独立したデバイス又はコンポーネントであり得る。幾つかの例では、メモリデバイス１１０は、１つ以上の異なるタイプのホストデバイス１０５と共に作動するように構成可能であり得る。ホストデバイス１０５とメモリデバイス１１０との間のシグナリングは、信号を変調するための変調方式、信号を通信するための様々なピン構成、ホストデバイス１０５及びメモリデバイス１１０の物理的パッケージングのための様々な形式の要因、ホストデバイス１０５とメモリデバイス１１０との間のクロックシグナリング及び同期、タイミング規則、又はその他の要因の内の１つ以上をサポートするように動作可能であり得る。
メモリデバイス１１０は、ホストデバイス１０５のコンポーネントに対するデータを蓄積するように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、（例えば、外部メモリコントローラ１２０を通じてホストデバイス１０５によって提供されたコマンドに応答して実行する）ホストデバイス１０５に対するスレーブタイプのデバイスとして機能し得る。そうしたコマンドは、書き込み動作のための書き込みコマンド、読み出し動作のための読み出しコマンド、リフレッシュ動作のためのリフレッシュコマンド、又はその他のコマンドの内の１つ以上を含み得る。
ホストデバイス１０５は、外部メモリコントローラ１２０、プロセッサ１２５、ベーシック入力／出力システム（ＢＩＯＳ）コンポーネント１３０、又は１つ以上の周辺コンポーネント若しくは１つ以上の入力／出力コントローラ等のその他のコンポーネントの内の１つ以上を含み得る。ホストデバイスのコンポーネントは、バス１３５を使用して相互に結合され得る。
プロセッサ１２５は、システム１００の少なくとも一部分又はホストデバイス１０５の少なくとも一部分に制御又はその他の機能を提供するように動作可能であり得る。プロセッサ１２５は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はこれらのコンポーネントの組み合わせであり得る。そうした例では、プロセッサ１２５は、例の中でもとりわけ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、汎用ＧＰＵ（ＧＰＧＰＵ）、又はシステムオンチップ（ＳｏＣ）の一例であり得る。幾つかの例では、外部メモリコントローラ１２０は、プロセッサ１２５によって実装され得、又はプロセッサ１２５の一部であり得る。
ＢＩＯＳコンポーネント１３０は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、これは、システム１００又はホストデバイス１０５の様々なハードウェアコンポーネントを初期化及び実行し得る。ＢＩＯＳコンポーネント１３０はまた、プロセッサ１２５とシステム１００又はホストデバイス１０５の様々なコンポーネントとの間のデータの流れを管理し得る。ＢＩＯＳコンポーネント１３０は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又はその他の不揮発性メモリの内の１つ以上内に蓄積されたプログラム又はソフトウェアを含み得る。
メモリデバイス１１０は、デバイスメモリコントローラ１５５と、データストレージのための所望の容量又は指定された容量をサポートするための１つ以上のメモリダイ１６０（例えば、メモリチップ）とを含み得る。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、ローカルメモリコントローラ１６５－Ｎ）及びメモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、メモリアレイ１７０－Ｎ）を含み得る。メモリアレイ１７０は、メモリセルの集合（例えば、１つ以上のグリッド、１つ以上のバンク、１つ以上のタイル、１つ以上のセクション）であり得、各メモリセルは、少なくとも１ビットのデータを蓄積するように動作可能である。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリ若しくはマルチダイパッケージ、又はマルチチップメモリ若しくはマルチチップパッケージと称され得る。幾つかの例では、各メモリダイ１６０は、メモリセルの１つ以上のサブブロックを含み得る。各サブブロックは、メモリダイ１６０のメモリセルの総量のサブセットを含み得る。
メモリダイ１６０は、メモリセルの２次元（２Ｄ）アレイの一例であり得、又はメモリセルの３次元（３Ｄ）アレイの一例であり得る。２Ｄメモリダイ１６０は、単一のメモリアレイ１７０を含み得る。３Ｄメモリダイ１６０は、２つ以上のメモリアレイ１７０を含み得、これらは、相互の上に積み重ねられ得、又は（例えば、基板に対して）相互に隣接して位置付けられ得る。幾つかの例では、３Ｄメモリダイ１６０内のメモリアレイ１７０は、デッキ、レベル、レイヤ、又はダイと称され得る。３Ｄメモリダイ１６０は、任意の量（例えば、２つの高さ、３つの高さ、４つの高さ、５つの高さ、６つの高さ、７つの高さ、８つの高さ）の積み重ねられたメモリアレイ１７０を含み得る。幾つかの３Ｄメモリダイ１６０では、幾つかのデッキが行線又は列線の内の１つ以上を共有し得るように、異なるデッキは、少なくとも１つの共通のアクセス線を共有し得る。
デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように動作可能な回路、ロジック、又はコンポーネントを含み得る。デバイスメモリコントローラ１５５は、メモリデバイス１１０が様々な動作を実施することに可能にするハードウェア、ファームウェア、又は命令を含み得、メモリデバイス１１０のコンポーネントに関連するコマンド、データ、又は制御情報を受信、送信、又は実行するように動作可能であり得る。デバイスメモリコントローラ１５５は、外部メモリコントローラ１２０、１つ以上のメモリダイ１６０、又はプロセッサ１２５の内の１つ以上と通信するように動作可能であり得る。幾つかの例では、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５と併せて、本明細書に説明するメモリデバイス１１０の動作を制御し得る。
幾つかの例では、メモリデバイス１１０は、ホストデバイス１０５からデータ若しくはコマンド又はそれらの両方を受信し得る。例えば、メモリデバイス１１０は、メモリデバイス１１０がホストデバイス１０５に対するデータを蓄積することを指し示す書き込みコマンド、又はメモリデバイス１１０がメモリダイ１６０内に蓄積されたデータをホストデバイスに提供することを指し示す読み出しコマンドを受信し得る。
（例えば、メモリダイ１６０に対してローカルな）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように動作可能であり得る。幾つかの例では、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データ若しくはコマンド又はそれらの両方を受信する又は送信する）ように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、デバイスメモリコントローラ１５５及びローカルメモリコントローラ１６５を含まなくてもよく、又は外部メモリコントローラ１２０は、本明細書に説明する様々な機能を実施し得る。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、他のローカルメモリコントローラ１６５と、若しくは直接、外部メモリコントローラ１２０、若しくはプロセッサ１２５、又はそれらの組み合わせと通信するように動作可能であり得る。デバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５、又はそれらの両方内に含まれ得るコンポーネントの例は、（例えば、外部メモリコントローラ１２０から）信号を受信するための受信機、（例えば、外部メモリコントローラ１２０へ）信号を送信するための送信機、受信した信号を復号又は復調するためのデコーダ、送信される信号を符号化又は変調するためのエンコーダ、又はデバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５又はそれらの両方の説明する動作をサポートするように動作可能な様々なその他の回路若しくはコントローラを含み得る。
外部メモリコントローラ１２０は、システム１００又はホストデバイス１０５のコンポーネント（例えば、プロセッサ１２５）とメモリデバイス１１０との間の情報、データ、又はコマンドの内の１つ以上の通信を可能にするように動作可能であり得る。外部メモリコントローラ１２０は、ホストデバイス１０５及びメモリデバイス１１０のコンポーネント間で交換される通信を置換又は変換し得る。幾つかの例では、外部メモリコントローラ１２０又はシステム１００若しくはホストデバイス１０５のその他のコンポーネント、又は本明細書に説明するその機能は、プロセッサ１２５によって実装され得る。例えば、外部メモリコントローラ１２０は、プロセッサ１２５又はシステム１００若しくはホストデバイス１０５のその他のコンポーネントにより実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの何らかの組み合わせであり得る。外部メモリコントローラ１２０は、メモリデバイス１１０の外部にあるものとして描写されているが、幾つかの例では、外部メモリコントローラ１２０、又は本明細書に説明するその機能は、メモリデバイス１１０の１つ以上のコンポーネント（例えば、デバイスメモリコントローラ１５５、ローカルメモリコントローラ１６５）によって実装され得、又はその逆も然りである。
ホストデバイス１０５のコンポーネントは、１つ以上のチャネル１１５を使用してメモリデバイス１１０と情報を交換し得る。チャネル１１５は、外部メモリコントローラ１２０とメモリデバイス１１０との間の通信をサポートするように動作可能であり得る。各チャネル１１５は、ホストデバイス１０５とメモリデバイスとの間で情報を搬送する伝送媒体の例であり得る。各チャネル１１５は、システム１００のコンポーネントと関連付けられた端子間に１つ以上の信号経路又は伝送媒体（例えば、導体）を含み得る。信号経路は、信号を搬送するように動作可能な導電経路の一例であり得る。例えば、チャネル１１５は、ホストデバイス１０５における１つ以上のピン又はパッドと、メモリデバイス１１０における１つ以上のピン又はパッドとを含む第１の端子を含み得る。ピンは、システム１００のデバイスの導電性入力又は出力ポイントの一例であり得、ピンは、チャネルの一部として機能するように動作可能であり得る。
チャネル１１５（並びに関連する信号経路及び端末）は、１つ以上のタイプの情報を通信するのに専用であり得る。例えば、チャネル１１５は、１つ以上のコマンド及びアドレス（ＣＡ）チャネル１８６、１つ以上のクロック信号（ＣＫ）チャネル１８８、１つ以上のデータ（ＤＱ）チャネル１９０、１つ以上のその他のチャネル１９２、又はそれらの組み合わせを含み得る。幾つかの例では、シグナリングは、シングルデータレート（ＳＤＲ）シグナリング又はダブルデータレート（ＤＤＲ）シグナリングを使用して、チャネル１１５を介して通信され得る。ＳＤＲシグナリングでは、信号の１つの変調シンボル（例えば、信号レベル）は、クロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ又は立ち下がりエッジ上に）記録され得る。ＤＤＲシグナリングでは、信号の２つの変調シンボル（例えば、信号レベル）は、クロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に）記録され得る。
幾つかの例では、メモリデバイス１１０のメモリセルに対して実施されたアクセス動作の量が追跡され得る（例えば、読み出し動作の追跡、書き込み動作の追跡、リフレッシュ動作の追跡、又はそれらの任意の組み合わせ）。例えば、メモリダイ１６０のサブブロックに対してアクセス動作が実施される度に、関連するカウンタがインクリメントされ（例えば、ローカルメモリコントローラ１６５及び／又はデバイスメモリコントローラ１５５によってインクリメントされ）得る。カウンタによって追跡される値は、メモリデバイス１１０によって管理されるテーブルに蓄積され得（及び定期的にホストデバイス１０５に提供され得）、又はホストデバイス１０５によって追跡され得る。サブブロックが一定期間に渡って相対的に少量のアクセス動作を経験することに基づいて、ホストデバイス１０５は、特定のサブブロックに対して読み出しリフレッシュ動作を実行するためのオペレーションコードを生成し得る。オペレーションコードはメモリデバイス１１０に発行され得、特定のサブブロックのメモリセルに蓄積されたデータはリフレッシュ及び／又は復元され得る。メモリデバイス１１０のサブブロックに対して読み出しリフレッシュ動作を実施することは、相対的に少量の書き込み動作が実施されることに起因してプログラミングされた論理状態が遷移することに起因するデータの損失及び／又は破損を防止（例えば軽減）し得、システム全体のレイテンシ及びメモリデバイス１１０のメディア管理の複雑さを低減し得る。
図２は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするメモリダイ２００の一例を説明する。メモリダイ２００は、図１を参照して説明したメモリダイ１６０の一例であり得る。幾つかの例では、メモリダイ２００は、メモリチップ、メモリデバイス、又は電子メモリ装置と称され得る。メモリダイ２００は、異なる論理状態（例えば、２つ以上の可能な状態のセットのプログラミングされた状態）を蓄積するように各々プログラミング可能であり得る１つ以上のメモリセル２０５を含み得る。例えば、メモリセル２０５は、一度に１ビットの情報（例えば、論理０又は論理１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５（例えば、マルチレベルメモリセル２０５）は、一度に複数ビットの情報（例えば、論理００、論理０１、論理１０、論理１１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５は、図１を参照して説明したメモリアレイ１７０等のアレイ内に配置され得る。
メモリセル２０５は、構成可能な材料を使用して論理状態を蓄積し得、それは、とりわけ、メモリ素子、メモリストレージ素子、材料素子、材料メモリ素子、材料部分、又は極性書き込み材料部分と称され得る。メモリセル２０５の構成可能な材料は、図３を参照してより詳細に説明するようなカルコゲナイドベースのストレージコンポーネントを指し得る。例えば、カルコゲナイドストレージ素子は、相変化メモリ（ＰＣＭ）セル、閾値化メモリセル、又は自己選択メモリセル内で使用され得る。
メモリダイ２００は、グリッド状のパターン等のパターンで配置されたアクセス線（例えば、行線２１０及び列線２１５）を含み得る。アクセス線は、１つ以上の導電性材料で形成され得る。幾つかの例では、行線２１０はワード線と称され得る。幾つかの例では、列線２１５は、デジット線又はビット線と称され得る。アクセス線、行線、列線、ワード線、デジット線、若しくはビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に交換可能である。メモリセル２０５は、行線２１０と列線２１５との交点に位置付けられ得る。
読み出し及び書き込み等の動作は、行線２１０又は列線２１５の内の１つ以上等のアクセス線を活性化又は選択することによってメモリセル２０５に対して実施され得る。行線２１０及び列線２１５をバイアスすること（例えば、行線２１０又は列線２１５に電圧を印加すること）によって、それらの交点において単一のメモリセル２０５がアクセスされ得る。２次元又は２次元構成の何れかにおける行線２１０と列線２１５との交点は、メモリセル２０５のアドレスと称され得る。アクセス線は、メモリセル２０５と結合された導電線であり得、メモリセル２０５に対してアクセス動作を実施するために使用され得る。
メモリセル２０５にアクセスすることは、行デコーダ２２０又は列デコーダ２２５を通じて制御され得る。例えば、行デコーダ２２０は、ローカルメモリコントローラ２６０から行アドレスを受信し得、受信した行アドレスに基づいて行線２１０を活性化し得る。列デコーダ２２５は、ローカルメモリコントローラ２６０から列アドレスを受信し得、受信した列アドレスに基づいて列線２１５を活性化し得る。
センスコンポーネント２３０は、メモリセル２０５の状態（例えば、材料状態、抵抗、閾値状態）を検出し、蓄積された状態に基づいてメモリセル２０５の論理状態を判定するように動作可能であり得る。センスコンポーネント２３０は、メモリセル２０５にアクセスすることからもたらされる信号を増幅、さもなければ置換するための１つ以上のセンスアンプを含み得る。センスコンポーネント２３０は、メモリセル２０５から検出された信号をリファレンス２３５（例えば、リファレンス電圧）と比較し得る。メモリセル２０５の検出された論理状態は、センスコンポーネント２３０の出力として（例えば、入力／出力２４０に）提供され得、メモリダイ２００を含むメモリデバイスの別のコンポーネントに、検出された論理状態を指し示し得る。
ローカルメモリコントローラ２６０は、様々なコンポーネント（例えば、行デコーダ２２０、列デコーダ２２５、センスコンポーネント２３０）を通じたメモリセル２０５のアクセスを制御し得る。ローカルメモリコントローラ２６０は、図１を参照して説明したローカルメモリコントローラ１６５の一例であり得る。幾つかの例では、行デコーダ２２０、列デコーダ２２５、及びセンスコンポーネント２３０の内の１つ以上は、ローカルメモリコントローラ２６０と共同設置され得る。ローカルメモリコントローラ２６０は、１つ以上の異なるメモリコントローラ（例えば、ホストデバイス１０５と関連付けられた外部メモリコントローラ１２０、メモリダイ２００と関連付けられた別のコントローラ）からコマンド又はデータの内の１つ以上を受信し、コマンド若しくはデータ（又はそれらの両方）をメモリダイ２００により使用され得る情報に変換し、メモリダイ２００に対して１つ以上の動作を実施し、１つ以上の動作を実施することに基づいてメモリダイ２００からホストデバイス１０５にデータを通信するように動作可能であり得る。ローカルメモリコントローラ２６０は、対象の行線２１０及び対象の列線２１５を活性化するための行信号及び列アドレス信号を生成し得る。ローカルメモリコントローラ２６０はまた、メモリダイ２００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。一般的に、本明細書で論じる印加電圧又は電流の振幅、形状、又は継続時間は変更され得、メモリダイ２００の動作で論じる様々な動作に対して異なり得る。
ローカルメモリコントローラ２６０は、メモリダイ２００の１つ以上のメモリセル２０５に対して１つ以上のアクセス動作を実施するように動作可能であり得る。アクセス動作の例は、とりわけ、書き込み動作、読み出し動作、リフレッシュ動作、プリチャージ動作、又は活性化動作を含み得る。幾つかの例では、アクセス動作は、（例えば、ホストデバイス１０５からの）様々なアクセスコマンドに応答して、ローカルメモリコントローラ２６０によって実施され得、さもなければ調整され得る。ローカルメモリコントローラ２６０は、ここに列挙されていないその他のアクセス動作、又はメモリセル２０５にアクセスすることに直接関係しないメモリダイ２００の動作に関連するその他の動作を実施するように動作可能であり得る。
ローカルメモリコントローラ２６０は、メモリダイ２００の１つ以上のメモリセル２０５に対して書き込み動作（例えば、プログラミング動作）を実施するように動作可能であり得る。書き込み動作中、メモリダイ２００のメモリセル２０５は、所望の論理状態を蓄積するようにプログラミングされ得る。ローカルメモリコントローラ２６０は、書き込み動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６０は、対象のメモリセル２０５と結合された対象の行線２１０及び対象の列線２１５（例えば、対象のメモリセル２０５のアドレス）を識別し得る。ローカルメモリコントローラ２６０は、対象のメモリセル２０５にアクセスするために、（例えば、行線２１０又は列線２１５に電圧を印加して）対象の行線２１０及び対象の列線２１５を活性化し得る。ローカルメモリコントローラ２６０は、メモリセル２０５のストレージ素子内に特定の状態を蓄積するために、書き込み動作中に特定の信号（例えば、書き込みパルス）を列線２１５に印加し得る。書き込み動作の一部として使用されるパルスは、継続時間に渡る１つ以上の電圧レベルを含み得る。
ローカルメモリコントローラ２６０は、メモリダイ２００の１つ以上のメモリセル２０５に対して読み出し動作（例えば、センシング動作）を実施するように動作可能であり得る。読み出し動作中、メモリダイ２００のメモリセル２０５内に蓄積された論理状態が判定され得る。ローカルメモリコントローラ２６０は、読み出し動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６０は、対象のメモリセル２０５と結合された対象の行線２１０及び対象の列線２１５（例えば、対象のメモリセル２０５のアドレス）を識別し得る。ローカルメモリコントローラ２６０は、対象のメモリセル２０５にアクセスするために、（例えば、行線２１０又は列線２１５に電圧を印加して）対象の行線２１０及び対象の列線２１５を活性化し得る。センスコンポーネント２３０は、行線２１０に印加されたパルス、列線に印加されたパルス、及び／又はメモリセル２０５の抵抗若しくは閾値特性に基づくメモリセル２０５から受信した信号を検出し得る。センスコンポーネント２３０は信号を増幅し得る。ローカルメモリコントローラ２６０は、センスコンポーネント２３０を活性化し（例えば、センスコンポーネントをラッチし）得、それによって、メモリセル２０５から受信した信号をリファレンス２３５と比較し得る。該比較に基づいて、センスコンポーネント２３０は、メモリセル２０５上に蓄積された論理状態を判定し得る。読み出し動作の一部として使用されるパルスは、継続時間に渡る１つ以上の電圧レベルを含み得る。
幾つかの例では、メモリセル２０５は、メモリセルのサブブロックの一部であり得る。メモリセル２０５に対して実施されたアクセス動作の量が追跡され（例えば、ローカルメモリコントローラ２４５によって追跡され）得る。メモリセル２０５に対してアクセス動作が実施される度に、ローカルメモリコントローラ２４５はカウンタをインクリメントし得、カウンタによって追跡された値はテーブル（図示せず）に蓄積され得る。定期的に、蓄積された値はホストデバイスへ送信され得る。メモリセルのサブブロックが一定期間に渡って相対的に少量のアクセス動作を経験することに基づいて、ホストデバイスは、メモリセルの特定のサブブロックに対して読み出しリフレッシュ動作を実施するためのオペレーションコードを生成し得る。オペレーションコードはローカルメモリコントローラ２４５に発行され得、ローカルメモリコントローラ２４５はオペレーションコードを復号し得、読み出しリフレッシュ動作を開始し得る。読み出しリフレッシュ動作中、メモリセル２０５に蓄積されたデータは、リフレッシュ及び／又は復元され得る。メモリセル２０５に対して読み出しリフレッシュ動作を実施することは、相対的に少量の書き込み動作が実施されることに起因してプログラミングされた論理状態が遷移することに起因するデータの損失及び／又は破損を防止（例えば軽減）し得、システム全体のレイテンシ及びメモリダイ２００のメディア管理の複雑さを低減し得る。
図３は、本明細書に開示するような例に従ったメモリアレイ３００の一例を説明する。メモリアレイ３００は、図１及び図２を参照して説明したメモリアレイ又はメモリダイの部分の一例であり得る。メモリアレイ３００は、基板（図示せず）の上方に位置付けられたメモリセルの第１のデッキ３０５と、第１のアレイ又はデッキ３０５の上にあるメモリセルの第２のデッキ３１０とを含み得る。メモリアレイ３００の例は２つのデッキ３０５、３１０を含むが、メモリアレイ３００は、任意の量（例えば、２つ以上）のデッキを含み得る。
メモリアレイ３００はまた、行線２１０－ａ、行線２１０－ｂ、行線２１０－ｃ、行線２１０－ｄ、列線２１５－ａ、及び列線２１５－ｂを含み得、これらは、図２を参照して説明したような行線２１０及び列線２１５の例であり得る。第１のデッキ３０５及び第２のデッキ３１０の１つ以上のメモリセルは、アクセス線間のピラー内に１つ以上のカルコゲナイド材料を含み得る。例えば、アクセス線間の単一のスタックは、第１の電極、第１のカルコゲナイド材料（例えば、セレクタコンポーネント）、第２の電極、第２のカルコゲナイド材料（例えば、ストレージ素子）、又は第３の電極の内の１つ以上を含み得る。描写した機構の可視性及び明瞭さを高めるために、図３に含まれる幾つかの素子が数表示でラベルが付され、その他の対応する素子はラベルが付されていないが、それらは、同じであり、又は同様であると理解されるであろう。
第１のデッキ３０５の１つ以上のメモリセルは、電極３２５－ａ、ストレージ素子３２０－ａ、又は電極３２５－ｂの内の１つ以上を含み得る。第２のデッキ３１０の１つ以上のメモリセルは、電極３２５－ｃ、ストレージ素子３２０－ｂ、及び電極３２５－ｄを含み得る。ストレージ素子３２０は、相変化ストレージ素子、閾値化ストレージ素子、又は自己選択ストレージ素子等のカルコゲナイド材料の例であり得る。第１のデッキ３０５及び第２のデッキ３１０のメモリセルは、幾つかの例では、１つ以上のデッキ３０５及び１つ以上のデッキ３１０の対応するメモリセルが共通の列線２１５又は行線２１０を共有し得るように、共通の導電線を有し得る。例えば、第２のデッキ３１０の第１の電極３２５－ｃ及び第１のデッキ３０５の第２の電極３２５－ｂは、列線２１５－ａが垂直方向に隣接するメモリセルによって共有され得るように、列線２１５－ａと結合され得る。
幾つかの例では、ストレージ素子３２０の材料は、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、若しくはインジウム（ＩＮ）、又はそれらの様々な組み合わせを含むカルコゲナイド材料又はその他の合金を含み得る。幾つかの例では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲナイド材料は、ＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金はシリコン（Ｓｉ）をも含み得、そうしたカルコゲナイド材料はＳｉＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金は、シリコン（Ｓｉ）若しくはインジウム（Ｉｎ）又はそれらの組み合わせを含み得、そうしたカルコゲナイド材料は、夫々、ＳｉＳＡＧ合金若しくはＩｎＳＡＧ合金、又はそれらの組み合わせと称され得る。幾つかの例では、カルコゲナイドガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の追加の元素を、各々原子又は分子の形態で含み得る。
幾つかの例では、ストレージ素子３２０は自己選択メモリセルの一例であり得る。そうした例では、ストレージ素子３２０内に使用される材料は、合金（上に挙げた合金等）に基づき得、メモリセルの通常動作中に異なる物理的状態への変化を受けるように動作し得る。例えば、自己選択メモリセルは、高閾値電圧状態及び低閾値電圧状態を有し得る。高閾値電圧状態は、第１の論理状態（例えば、ＲＥＳＥＴ状態）に対応し得、低閾値電圧状態は、第２の論理状態（例えば、ＳＥＴ状態）に対応し得る。メモリセルが書き込まれた場合、その論理状態は、正確に検出（例えば、センシング）され得るように補強され得る。しかしながら、メモリセルが一定期間に渡って相対的に僅かな書き込みしか経験しない場合、その状態は、ゆっくりとシフトし得る。例えば、メモリセルが高閾値電圧状態（例えば、ＲＥＳＥＴ状態）にプログラミングされ、一定期間に渡って相対的に僅かな回数書き込まれる場合、メモリセルは低閾値電圧に向かって、ゆっくりとシフトし得る。書き込み動作なしで、又は相対的に僅かな書き込み動作で一定期間に渡って大量の読み出しが実施された場合、閾値電圧のシフトによってデータのエラーが誘発され得る。したがって、幾つかのメモリセルの状態を補強し、閾値電圧のシフトを緩和するために、本明細書に説明するような読み出しリフレッシュコマンドを定期的に発行することが望ましいことがある。
閾値化メモリセル又は自己選択メモリセル等の幾つかの例では、メモリセルによってサポートされる論理状態のセットの幾つか又は全ては、カルコゲナイド材料のアモルファス状態と関連付けられ得る（例えば、単一の状態にある材料は、異なる論理状態を蓄積するように動作可能であり得る）。
メモリアレイ３００のアーキテクチャは、幾つかの例では、メモリセルが行線２１０と列線２１５との間のトポロジカルなクロスポイントで形成されるクロスポイントアーキテクチャと称され得る。そうしたクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して製造コストが低く、相対的に高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、３端子セレクタ素子を有するアーキテクチャ等の６Ｆ２のメモリセル面積を有するその他のアーキテクチャと比較して、４Ｆ２のメモリセル面積を有し得、Ｆは最小の機構サイズである。例えば、ＤＲＡＭは、３端子デバイスであるトランジスタをメモリセル毎のセレクタ素子として使用し得、クロスポイントアーキテクチャと比較してより大きなメモリセル面積を有し得る。
図３は２つのメモリデッキを示すが、他の構成が可能である。幾つかの例では、メモリセルの単一のメモリデッキが基板の上方に構築され得、これは２次元メモリと称され得る。幾つかの例では、メモリセルの２つ以上のデッキが、３次元クロスポイントアーキテクチャにおいて同様の方法で構成され得る。更に、幾つかの場合、図３に示した、又は図３を参照して説明した素子は、示した又は説明したように相互に電気的に結合され得るが、物理的に再配置され得る（例えば、ストレージ素子３２０及び場合によっては選択素子又は電極３２５は、行線２１０と列線２１５との間で電気的に直列であり得るが、ピラー又はスタック構成である必要はない）。
図４Ａは、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするタイミング図４００－ａの一例を説明する。タイミング図４００－ａは、メモリアレイに対して実施される１つ以上のアクセス動作を説明し得る。メモリアレイは、１つ以上のサブブロックを含み得、各サブブロックは複数のメモリセルを含み得る。したがって、タイミング図４００－ａは、メモリセルの任意の１つのサブブロックのメモリセルに対して実施されるアクセス動作を説明し得る。幾つかの例では、タイミング図４００－ａは、アクセスフェーズ４０５の態様及び読み出しリフレッシュ動作４１０の態様を説明し得る。読み出しリフレッシュ動作４１０は、第１の論理状態（例えば、ＲＥＳＥＴ状態）にプログラミングされたメモリセルのタイミングの態様を説明し得る。
幾つかの例では、カルコゲナイド材料を含むメモリセルに対してのアクセス動作は、閾値化イベントを含む複数のイベントを含むものとして説明され得る。メモリセルに渡ってバイアスが一定期間印加された場合、カルコゲナイド材料を含むメモリセルは閾値化イベントを受け得る。閾値化イベントは、メモリセルに流れる電流量の急速な増加を含み得、“スナップバック”イベントは、メモリセルに渡るバイアスの急速な減少によって特徴付けられ得る。閾値化イベントは、メモリセルのストレージノード、メモリセルのセレクタノード、又はそれらの両方で発生し得る。一旦閾値化されると、メモリセルは相対的に大量の電流を伝導し得る。
ｔ１の間、１つ以上のメモリセルのアクセスフェーズ４０５が発生し得る。アクセスフェーズ４０５中、データは、サブブロックの１つ以上のメモリセルから読み出され、又はそれに書き込まれ得る。サブブロックのメモリセルにアクセスするために、アクセスバイアスがメモリセルに印加され得る。本明細書で使用するとき、メモリセルに印加されるバイアスは、メモリセルに渡って印加される電圧差を指す。メモリセルの内容を読み出すために、メモリセルに渡って読み出しアクセスバイアスが印加され得る。メモリセルのもたらされる電流－電圧挙動は、その蓄積された状態を指し示し得る。例えば、メモリセルは、メモリセルがＲＥＳＥＴ状態にあること（例えば、メモリセルが第１の論理値を蓄積すること）を指し示し得るスナップバックイベントを経験しないことがある。追加的又は代替的に、メモリセルは、メモリセルがＳＥＴ状態にあること（例えば、メモリセルが第２の論理値を蓄積すること）を指し示し得るスナップバックイベントを経験し得る。
サブブロックの１つ以上のメモリセルにデータを書き込むために、メモリセルに渡って書き込みアクセスバイアスが印加され得る。例えば、ＲＥＳＥＴ状態をプログラミングするために、第１の極性を有する書き込みアクセスバイアスがメモリセルに印加され得る。ＲＥＳＥＴ状態をプログラミングする場合、メモリセルは、メモリセルにある一定の電流（例えば、ＲＥＳＥＴ電流）が流れることに起因して発生し得る低閾値から高閾値への遷移を経験し得る。他の例では、ＳＥＴ状態をプログラミングするために、第２の極性（例えば、異なる極性、反対の極性）を有する書き込みアクセスバイアスがメモリセルに印加され得る。ＳＥＴ状態をプログラミングする場合、メモリセルは、メモリセルに電流（例えば、ＳＥＴ電流）が流れることに起因して発生し得る高閾値から低閾値への遷移を経験し得る。
幾つかの例では、アクセスフェーズ４０５は、ｔ１よりも長い（又は短い）継続時間の間続き得る。例えば、アクセスフェーズ４０５はＮ個のアクセス動作を含み得、Ｎは正の整数である。データの破損を最小限にするために、メモリセルのサブブロックに対して読み出しリフレッシュ動作を実施することは有益であり得る。例えば、（例えば、図７を参照して論じるような）カウンタは、メモリデバイスの１つ以上のサブブロックに対して実施されたアクセス動作の数を追跡し得る。幾つかの場合、メモリデバイスのサブブロック毎に個々のカウンタが使用され得る。カウンタは、読み出しリフレッシュ動作を定期的に実施することを可能にし得る、一定期間に渡ってサブブロックに対して実施された書き込み動作の量、一定期間に渡ってサブブロックに対して実施された読み出し動作の量、又は一定期間に渡って実施された書き込み動作と読み出し動作の比率を監視するために使用され得る。
相対的に僅かな書き込み動作又はリフレッシュ動作を伴う一定期間に渡ってメモリサブブロックが読み出し動作を経験した場合、サブブロックの１つ以上のメモリセルの状態は、ゆっくりとドリフトし得る。例えば、サブブロックに対して実施される各読み出し動作は、アモルファス状態（例えば、ＲＥＳＥＴ状態）にプログラミングされたメモリセルを結晶状態（例えば、ＳＥＴ状態）に向かって遷移させ得る。すなわち、読み出し動作は、ＲＥＳＥＴ状態にプログラミングされたメモリセルをゆっくりと結晶化させ得、このことは、時間の経過と共にデータにエラーを誘発し得る。したがって、時間の経過と共に、サブブロックに対して実施された読み出し動作の量、書き込み動作の量、リフレッシュ動作の量、それらの異なる量の比率、又はそれらの任意の組み合わせを（カウンタを使用して）監視することが望ましいことがある。一定期間に渡ってメモリセルに対して相対的に僅かな書き込み動作が実施された場合、及び／又はその同じ期間に渡ってメモリセルに対して相対的に大量の読み出し動作が実施された場合、サブブロックはドリフトの影響をより受けやすくなり（例えば、ＲＥＳＥＴ状態がＳＥＴ状態にゆっくりと遷移する影響をより受けやすくなり）得る。したがって、（例えば、様々な継続時間の後の）カウンタの値に基づいて、個別のサブブロックに対して読み出しリフレッシュ動作を開始するためにオペレーションコード（例えば、オペコード）が（例えば、ホストデバイスから）受信され得る。したがって、図４に示すようなアクセスフェーズ４０５から読み出しリフレッシュ動作４１０への遷移は、読み出しリフレッシュ動作が開始されることに基づいて発生し得る。
ｔ２の間、読み出しリフレッシュ動作４１０が発生する。読み出しリフレッシュ動作４１０中、その論理状態を判定するために、メモリセルに読み出しパルス（例えば、第１の電圧）が印加され得る、図４Ａに示すように、メモリセルは、読み出しパルスが印加された場合にスナップバックイベントを経験しないことがある。むしろ、読み出しパルスを印加することは、メモリセル４１５に渡るバイアスが増加しなくなり得る。変化しないバイアスは、メモリセルがＲＥＳＥＴ状態にプログラムされたことを指し示し得、図５及び図６を参照して説明するように読み出しリフレッシュ動作が実施され得る。こうした方法で読み出しリフレッシュ動作を実施することは、相対的に少量の書き込み動作が実施されることに起因してプログラムされた論理状態が遷移することに起因するデータの損失及び／又は破損を防止（例えば、軽減）し得、メモリデバイスと関連付けられる全体的なレイテンシを短縮し得、メモリセルをリフレッシュするために使用される回路の複雑さを軽減し得る。幾つかの例では、ｔ３の間、１つ以上のメモリセルの第２のアクセスフェーズ（例えば、後続のアクセスフェーズ）が発生し得る。
図４Ｂは、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするタイミング図４００－ｂの一例を説明する。タイミング図４００－ｂは、図４Ａを参照して説明したアクセス動作等、メモリアレイに対して実施される１つ以上のアクセス動作を説明し得る。メモリアレイは、１つ以上のサブブロックを含み得、各サブブロックは複数のメモリセルを含み得る。したがって、タイミング図４００－ｂは、メモリセルの任意の１つのサブブロックのメモリセルに対して実施されるアクセス動作を説明し得る。幾つかの例では、タイミング図４００－ｂは、アクセスフェーズ４０５－ａの態様及び読み出しリフレッシュ動作４１０－ａの態様を説明し得る。読み出しリフレッシュ動作４１０－ａは、第１の論理状態（例えば、ＳＥＴ状態）にプログラミングされたメモリセルのタイミングの態様を説明し得る。
図４Ａを参照して論じたように、アクセスフェーズ４０５－ａは、ｔ１の間に発生し得る。アクセスフェーズ４０５－ａ中、サブブロックの１つ以上のメモリセルは、アクセスバイアスを印加することによって読み出され得、又は書き込まれ得る。メモリセルの内容を読み出すために、メモリセルに渡って読み出しアクセスバイアスが印加され得、メモリセルのもたらされる電流－電圧挙動は、その蓄積された状態を指し示し得る。サブブロックの１つ以上のメモリセルにデータを書き込むために、セルをＳＥＴ状態又はＲＥＳＥＴ状態にプログラミングするために、メモリセルに渡って書き込みアクセスバイアスが印加され得る。
幾つかの例では、アクセスフェーズ４０５－ａは、ｔ１よりも長い（又は短い）継続時間続き得る。例えば、アクセスフェーズ４０５－ａは、Ｎ個のアクセス動作を含み得、Ｎは正の整数である。本明細書に論じるように、データの破損を最小限にするために、メモリセルのサブブロックに対して読み出しリフレッシュ動作を実施することは有益であり得る。例えば、（例えば、図７を参照して論じるような）カウンタは、メモリデバイスの各サブブロックに対して実施されたアクセス動作の数を追跡し得る。サブブロックが継続時間中に相対的に大量の読み出し動作を受信した場合、ＲＥＳＥＴ状態にプログラミングされたメモリセルは、ＳＥＴ状態に遷移（例えば、ドリフト）し得、データに望ましくないエラーを誘発し得る。したがって、カウンタは、時間の経過と共に、任意のサブブロックに対して実施された読み出し動作の量を追跡し得る。サブブロックに対して実施された読み出し動作の量が閾値を超える場合、メモリセルの内の幾つかをリフレッシュすることが望ましいことがある。特に、プログラミングされた状態がＳＥＴ状態に遷移することを防止する（例えば軽減する）ために、ＲＥＳＥＴ状態にプログラミングされたメモリセルをリフレッシュすることが望ましいことがある。
サブブロックのメモリセルをリフレッシュするために、カウンタは、相対的に少量のアクセス動作がサブブロックに対して一定期間実施されたことを伝達し得、個別のサブブロックに対して読み出しリフレッシュ動作を開始するために、（例えば、ホストデバイスから）オペレーションコード（例えば、オペコード）が受信され得る。したがって、図４Ｂに示すようなアクセスフェーズ４０５－ａから読み出しリフレッシュ動作４１０－ａへの遷移は、読み出しリフレッシュ動作が開始されることに基づいて発生し得る。
ｔ２の間、読み出しリフレッシュ動作４１０－ａが発生し得る。読み出しリフレッシュ動作４１０－ａ中、その論理状態を判定するために、メモリセルに読み出しパルスが印加され得る。図４Ｂに示すように、読み出しパルスが印加された場合、メモリセルはスナップバックイベントを経験し得る。スナップバックイベントは、メモリセルに渡るバイアス４２０の増加によって特徴付けられ得る。スナップバックイベントの発生は、メモリセルがＳＥＴ状態にプログラミングされていることを指し示し得る。そうした例では、メモリセルは、ＲＥＳＥＴ状態にプログラミングされ得、その後、ＳＥＴ状態にプログラミング（例えば、再プログラミング）され得る。メモリセルをＳＥＴ状態に再プログラミングすることは、セルに蓄積されたデータを補強し得、データの破損及び／又はデータの損失を最小限にし得る。幾つかの例では、ｔ３の間、１つ以上のメモリセルの第２のアクセスフェーズ（例えば、後続のアクセスフェーズ）が発生し得る。
書き込まれるよりも頻繁に読み出されるメモリセルでは、読み出しリフレッシュ動作は、読み出し動作の有益な代替手段となり得る。メモリセルをＲＥＳＥＴ状態にリフレッシュするために１つ以上のダミーの書き込み動作を実施することは、時間がかかり得、電力がメモリデバイスの効率を低下させ得る。幾つかの場合、（異なるオペコード有する）異なる読み出しリフレッシュ動作が実装され得る。例えば、第１の読み出しリフレッシュ動作は、一定期間中の読み出し動作の第１の閾値が満たされた場合に、読み出し動作の一部として“ソフト”リフレッシュを実施し得る。別の例では、第２の読み出しリフレッシュ動作は、一定期間中の（例えば、第１の閾値よりも大きい）読み出し動作の第２の閾値が満たされた場合に、読み出し動作の一部として“フル”リフレッシュを実施し得る。
図５は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするタイミング図５００の一例を説明する。タイミング図５００は、メモリアレイに対して実施される１つ以上のアクセス動作を説明し得る。メモリアレイは、１つ以上のサブブロックを含み得、各サブブロックは複数のメモリセルを含み得る。したがって、タイミング図５００は、メモリセルの任意の１つのサブブロックのメモリセルに対して実施されるアクセス動作を説明し得る。幾つかの例では、タイミング図５００は、アクセスフェーズ５０５の態様及び読み出しリフレッシュ動作５１０の態様を説明し得る。読み出しリフレッシュ動作５１０は、第１の論理状態（例えば、ＲＥＳＥＴ状態）にプログラミングされたメモリセルに対して実施されるソフト読み出しリフレッシュ動作５１０の一例であり得る。
ｔ１の間、アクセスフェーズ５０５が発生し得る。サブブロックの１つ以上のメモリセルは、アクセスフェーズ５０５中にアクセスバイアスを印加することによって、読み出され得、又は書き込まれ得る。メモリセルの内容を読み出すために、メモリセルに渡って読み出しアクセスバイアスが印加され得、メモリセルのもたらされる電流－電圧挙動は、その蓄積された状態を指し示し得る。サブブロックの１つ以上のメモリセルにデータを書き込むために、セルをＳＥＴ状態又はＲＥＳＥＴ状態にプログラミングするために、メモリセルに渡って書き込みアクセスバイアスが印加され得る。
ｔ２の間、読み出しリフレッシュ動作５１０が発生し得る。読み出しリフレッシュ動作５１０は、関連するサブブロックに対して実施されたアクセス動作の量に基づいて開始され得る。図７を参照して説明するように、メモリデバイスは、メモリアレイの各サブブロックに対して実施されたアクセス動作の数を追跡する（例えば、カウントする）ように構成されたカウンタを含み得る。特定の継続時間（例えば、１時間）の後、一定量のアクセス動作を受けていない各サブブロックは、読み出しリフレッシュ動作に供され得る。例えば、閾値量未満のアクセス動作を経験した任意のサブブロックは、各メモリセルの内容を読み出してリフレッシュするために、読み出しリフレッシュ動作を受け得る。読み出しリフレッシュ動作を実施することは、相対的に少量の書き込み動作が実施されることに起因してプログラミングされた論理状態が遷移することに起因するデータの損失及び／又は破損を防止（例えば、軽減）し得、メモリデバイスと関連付けられる全体的なレイテンシを短縮し得、メモリセルをリフレッシュするために使用される回路の複雑さを軽減し得る。
幾つかの例では、個別のサブブロックに対して実施されたアクセス動作の量は、実施される異なる読み出しリフレッシュ動作をトリガーし得る。例えば、読み出しリフレッシュ動作の量が第１の閾値を下回る（ただし、第２の閾値を上回る）場合、第１のタイプの読み出しリフレッシュ動作が実施され得る。追加的又は代替的に、読み出しリフレッシュ動作の量が第２の閾値を下回る場合、第２のタイプの読み出しリフレッシュ動作が実施され得る。第１のタイプの読み出しリフレッシュ動作は、ソフト読み出しリフレッシュ動作と称され得、図５を参照して説明され得る。
読み出しリフレッシュ動作５１０を開始するために、関連するメモリデバイスは、ホストデバイスからオペコードを受信し得る。読み出しリフレッシュ動作５１０中、その論理状態を判定するために、メモリセルに読み出しパルスが印加され得る。図５に示すように、メモリセルは、読み出しパルスが印加された場合にスナップバックイベントを経験しないことがある。むしろ、読み出しパルスを印加することは、メモリセルに渡るバイアス５１５が増加しなくなり得、メモリセルがＲＥＳＥＴ状態にプログラムされていることを指し示し得る。
メモリセルがＲＥＳＥＴ状態にプログラミングされていると判定された場合、メモリセルの電圧分布が望ましくないほど高いか否かを判定することが望ましいことがある。ＲＥＳＥＴ状態にプログラミングされたメモリセルの電圧分布が増加した場合、データの破損の可能性が増加する。したがって、そうした実例では、メモリセルの電圧分布を判定し、及び／又はメモリセルを再プログラミング（例えば、リフレッシュ）することが有益であり得る。したがって、メモリセルがＲＥＳＥＴ状態にプログラミングされていると判定された場合、メモリセルに渡るバイアス５２０を減少させ得る第２のパルス（例えば、読み出し電圧とは異なる第２の電圧）がメモリセルに印加され得る。
メモリセルに第２のパルスを印加することは、メモリセルにスナップバックイベントを経験させ得る。スナップバックイベントは、メモリセルに渡るバイアス５３０の増加によって特徴付けられ得る。そうした実例では、スナップバックイベントの発生は、メモリセルの電圧分布が望ましくないほど高いことを指し示し得る。したがって、スナップバックイベントが発生した場合、プログラミングパルス５３５（例えば、読み出し電圧及び第２の電圧とは異なる第３の電圧）がメモリセルに印加され得る。プログラミングパルス５３５は、メモリセルをＲＥＳＥＴ状態にプログラミング（例えば、再プログラミング）し得、それは、メモリセルの電圧分布を減少させ（例えば、正常化させ）得る。すなわち、メモリセルを再プログラミングすることは、メモリセルと関連付けられたデータの破損及び／又はデータの損失の可能性を低減し得る。
幾つかの例では、印加電圧５２５間の差は構成可能であり得る。例えば、印加電圧５２５間の差は、設計上の選択の問題であり得る。幾つかの例では、相対的に低い又は相対的に高い電圧分布を有するメモリセルをリフレッシュ（例えば、リセット）することが望ましいことがある。印加電圧５２５間の差を調整することは、メモリセルがその電圧分布に基づいてスナップバックイベントを経験する（又は経験しない）ことになり得、メモリセルがリフレッシュされる、又はリフレッシュされないことになり得る。
他の例（図示せず）では、その論理状態を判定するために、メモリセルに読み出しパルスが印加され得る。読み出しパルスが印加された場合、メモリセルはスナップバックイベントを経験し得、これは、メモリセルがＳＥＴ状態にプログラミングされていることを指し示し得る。メモリセルがＳＥＴ状態にプログラムされていると判定された場合、メモリセルはリフレッシュ（例えば、再プログラミング）されなくてもよい。代わりに、ソフト読み出しリフレッシュ動作５１０中、ＳＥＴ状態にプログラミングされたメモリセルは、リフレッシュされなくてもよく、同じプログラミングされたＳＥＴ状態のままであり得る。
ソフト読み出しリフレッシュ動作５１０を実施することは、（例えば、図６を参照して説明するようなフル読み出しリフレッシュ動作６１０と比較して）設計上の選択の問題であり得、メモリデバイスによって受信されたオペコードに固有であり得る。ソフト読み出しリフレッシュ動作５１０中、メモリセルがＳＥＴ状態にプログラミングされていると判定された場合、メモリセルはリフレッシュ（例えば、再プログラミング）されなくてもよい。メモリセルがＲＥＳＥＴ状態にプログラミングされていると判定された場合、ＲＥＳＥＴ状態がメモリセルにプログラミング（例えば、再プログラミング）され得る。
メモリセルをＲＥＳＥＴ状態に単純に再プログラミングすることは、フル読み出しリフレッシュ動作よりも少ない時間と電力とを消費し得る。しかしながら、ソフト読出しリフレッシュ動作５１０は、メモリセルのＲＥＳＥＴ状態をフル読出しリフレッシュ動作ほど強力に補強しないことがあり、したがって、ソフト読み出しリフレッシュ動作は、より頻繁に実行される必要があり得る。ソフト読み出しリフレッシュ動作５１０は、フル読み出しリフレッシュ動作よりも頻繁に実施される必要があり得るため、カウンタの値が判定される継続時間、及びソフト読み出しリフレッシュ動作５１０をトリガーし得る書き込み動作の量は、フル読み出しリフレッシュ動作に対するものとは異なり得る。
読み出しリフレッシュ動作５１０が実施された（又はＳＥＴ状態にプログラミングされたメモリセルに対して実施されなかった）後、関連するサブブロックはアクセスフェーズ（アクセスフェーズ５０５等）を再開し得る。例えば、ｔ３の間、１つ以上のメモリセルの第２アクセスフェーズ（例えば、後続のアクセスフェーズ）が発生し得る。サブブロックと関連付けられたカウンタはリセットされ得、サブブロックに対して後続の読み出しリフレッシュ動作が実施されるか否かの判定が後で（例えば、ｔ３の間又はその後に）行われ得る。
図６は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするタイミング図６００の一例を説明する。タイミング図６００は、メモリアレイに対して実施される１つ以上のアクセス動作を説明し得る。メモリアレイは、１つ以上のサブブロックを含み得、各サブブロックは複数のメモリセルを含み得る。したがって、タイミング図６００は、メモリセルの任意の１つのサブブロックのメモリセルに対して実施されるアクセス動作を説明し得る。幾つかの例では、タイミング図６００は、アクセスフェーズ６０５の態様及び読み出しリフレッシュ動作６１０の態様を説明し得る。読み出しリフレッシュ動作６１０は、第１の論理状態（例えば、ＲＥＳＥＴ状態）にプログラミングされたメモリセルに対して実施されるフル読み出しリフレッシュ動作６１０の一例であり得る。
アクセスフェーズ６０５がｔ１の間に発生し得る。アクセスフェーズ６０５中、サブブロックの１つ以上のメモリセルは、アクセスバイアスを印加することによって読み出され得、又は書き込まれ得る。メモリセルの内容を読み出すために、メモリセルに渡って読み出しアクセスバイアスが印加され得、メモリセルのもたらされる電流－電圧挙動は、その蓄積された状態を指し示し得る。サブブロックの１つ以上のメモリセルにデータを書き込むために、セルをＳＥＴ状態又はＲＥＳＥＴ状態にプログラミングするために、メモリセルに渡って書き込みアクセスバイアスが印加され得る。
ｔ２の間、読み出しリフレッシュ動作６１０が発生する。読み出しリフレッシュ動作６１０は、関連するサブブロックに対して実施されたアクセス動作の量に基づいて開始され得る。図７を参照して説明するように、メモリデバイスは、メモリアレイの各サブブロックに対して実施されたアクセス動作の数を追跡する（例えば、カウントする）ように構成されたカウンタを含み得る。特定の継続時間（例えば、１時間）の後、一定量のアクセス動作を受けていない各サブブロックは、読み出しリフレッシュ動作に供され得る。例えば、閾値量未満のアクセス動作を経験した任意のサブブロックは、各メモリセルの内容を読み出してリフレッシュするために、読み出しリフレッシュ動作を受け得る。
サブブロックが（例えば、継続時間中に）読み出し動作に比べて相対的に少量のアクセス動作を受けた場合、ＲＥＳＥＴ状態にプログラミングされたメモリセルは、ＳＥＴ状態に遷移（例えば、ドリフト）し得、それは、データへの望ましくないエラーを誘発し得る。したがって、カウンタは、時間の経過と共に、任意のサブブロックに対して実施された書き込み動作の量を追跡し得る。サブブロックに対して実施された書き込み動作の量が望ましくないほど少ない場合、メモリセルの内の幾つかをリフレッシュすることが望ましいことがある。特に、プログラミングされた状態がＳＥＴ状態に遷移することを防止する（例えば軽減する）ために、ＲＥＳＥＴ状態にプログラミングされたメモリセルをリフレッシュすることが望ましいことがある。
幾つかの例では、各サブブロックに対して実施されたアクセス動作の量が判定される継続時間は、構成可能であり得、設計上の選択の問題であり得る。幾つかの読み出しリフレッシュ動作（例えば、ソフト読み出しリフレッシュ動作）を他のもの（例えば、フル読み出しリフレッシュ動作）よりも頻繁に実施することが望ましいことがあるため、実施されたアクセス動作の量は、より多い頻度（例えば、５（５）分、１０（１０）分、３０（３０）分、４５（４５）分、６０（６０）分等）で判定され得る。他の例では、幾つかの読み出しリフレッシュ動作（例えば、フル読み出しリフレッシュ動作）を他のもの（例えば、ソフト読み出しリフレッシュ動作）よりも少ない頻度で実施することが望ましいことがあり、したがって、実施されたアクセス動作の量は、より少ない頻度（例えば、１（１）時間、２（２）時間、３（３）時間等）で判定され得る。読み出しリフレッシュ動作を実施することは、相対的に少量の書き込み動作が実施されることに起因してプログラムされた論理状態が遷移することに起因するデータの損失及び／又は破損を防止（例えば、軽減）し得、メモリデバイスと関連付けられる全体的なレイテンシを短縮し得、メモリセルをリフレッシュするために使用される回路の複雑さを軽減し得る。
幾つかの例では、個別のサブブロックに対して実施されたアクセス動作の量は、実施される異なる読み出しリフレッシュ動作をトリガーし得る。例えば、読み出しリフレッシュ動作の量が第１の閾値を下回る（ただし、第２の閾値を上回る）場合、第１のタイプの読み出しリフレッシュ動作が実施され得る。追加的又は代替的に、読み出しリフレッシュ動作の量が第２の閾値を下回る場合、第２のタイプの読み出しリフレッシュ動作が実施され得る。第２のタイプの読み出しリフレッシュ動作は、フル読み出しリフレッシュ動作と称され得、図６を参照して以下に説明され得る。
フル読み出しリフレッシュ動作６１０を実施することは、（例えば、図５を参照して説明したようなソフト読み出しリフレッシュ動作５１０と比較して）設計上の選択の問題であり得、デバイスよって受信されるオペコードに固有であり得る。フル読み出しリフレッシュ動作６１０中、メモリセルがＳＥＴ状態にプログラミングされていると判定された場合、メモリセルはリフレッシュ（例えば、再プログラミング）されなくてもよい。メモリセルがＲＥＳＥＴ状態にプログラミングされていると判定された場合、メモリセルはＳＥＴ状態にプログラミング（例えば、一時的にプログラミング）され得、その後ＲＥＳＥＴ状態に戻され得る。
メモリセルをＳＥＴ状態にプログラミングし、その後メモリセルをＲＥＳＥＴ状態に再プログラミングすることは、ソフト読み出しリフレッシュ動作よりも多くの時間と電力とを消費し得る。しかしながら、フル読み出しリフレッシュ動作６１０は、ソフト読み出しリフレッシュ動作よりも強力にメモリセルのＲＥＳＥＴ状態を補強し得、したがって、フル読み出しリフレッシュ動作はより少ない頻度で実施される必要があり得る。フル読み出しリフレッシュ動作６１０は、ソフト読み出しリフレッシュ動作よりもより少ない頻繁で実施される必要があり得るため、カウンタの値が判定される継続時間、及びフル読み出しリフレッシュ動作６１０をトリガーし得る書き込み動作の量は、ソフト読み出しリフレッシュ動作に対するものとは異なり得る。
読み出しリフレッシュ動作６１０を開始するために、関連するメモリデバイスは、ホストデバイスから１つ以上のオペコードを受信し得る。読み出しリフレッシュ動作６１０中、その論理状態が判定するために、メモリセルに第１のパルス（例えば、バイアス６１５）が印加され得る。図６に示すように、メモリセルは、第１のパルスが印加された場合にスナップバックイベントを経験しないことがある。むしろ、第１のパルスを印加することは、メモリセルに渡るバイアスが増加しなくなり得、それは、メモリセルがＲＥＳＥＴ状態にプログラミングされていることを指し示し得る。
読み出しパルスが印加された場合にスナップバックイベントが発生しなかったと判定された場合、異なる極性（例えば、反対の極性）で印加された第２のパルス（例えば、バイアス６２０）を使用してメモリセルを読み出すことは有益であり得る。したがって、メモリセル（及びＲＥＳＥＴ状態にプログラミングされていると判定された他のメモリセル）に第２のパルスが印加され得る。第２の読み出しパルスを印加することは、異なる極性（例えば、反対の極性）で印加されてもよく、メモリセルに渡るバイアスを増加させ得る。第２のパルスは第１のパルスと反対の極性であり得、それは、幾つかの場合、メモリセルと関連付けられたドリフトクロックをリセットし得る。幾つかの例では、第２の読み出しパルスは、セル妨害を最小限にするために、読み出しパルス（及びアクセスフェーズ６０５中に印加された読み出しパルス）よりも大きな大きさで印加され得る。第２の読み出しパルスを印加することは、メモリセル（及びＲＥＳＥＴ状態にプログラミングされた他のメモリセル）にスナップバックイベントを経験させ得る。スナップバックイベントは、メモリセルに渡るバイアスの減少によって特徴付けられ得る。
メモリセルがＲＥＳＥＴ状態にプログラミングされていると判定された場合、メモリセルは一時的にＳＥＴ状態にプログラミングされ得る。メモリセルをＳＥＴ状態にプログラミングするために、第３のパルス（例えば、バイアス６３０）がメモリセル（及びスナップバックイベントを経験した他のメモリ）に印加され得る。第３のパルスは、第２のパルスとは異なる極性（例えば、反対の極性）で印加され得る。幾つかの例では、第３のパルスは、第１のパルスと同じ極性で印加され得る。メモリセルをＳＥＴ状態にプログラミングするために第３のパルスを印加することは、メモリセルに渡るバイアス６３０を減少させ得る。幾つかの場合、バイアス６３０は、メモリセルをＳＥＴ状態にプログラミングし得、それは、一定の継続時間の読み出し動作の蓄積から発生した状態からメモリセルをリフレッシュし得る。
メモリセルをＳＥＴ状態にプログラミングした後、フル読み出しリフレッシュ動作６１０を完了するために、メモリセルをＲＥＳＥＴ状態にプログラミング（再プログラミング）することが望ましいことがある。したがって、メモリセルをＳＥＴ状態にプログラミングした後、メモリセルに渡るバイアスを増加させ得る第４のパルス（例えば、バイアス６３５）がメモリセルに印加され得る。第４のパルスは、メモリセルをＲＥＳＥＴ状態にプログラミング（例えば、再プログラミング）し得、それは、メモリセルの電圧分布を減少させ（例えば、正常化させ）得る。すなわち、メモリセルを再プログラミングすることは、メモリセルと関連付けられるデータの破損及び／又はデータの損失の可能性を低減し得る。
他の例では、その論理状態を判定するために、メモリセルに読み出しパルスが印加され得る。読み出しパルスが印加された場合、メモリセルはスナップバックイベントを経験し得、これは、メモリセルがＳＥＴ状態にプログラミングされていることを指し示し得る。メモリセルがＳＥＴ状態にプログラムされていると判定された場合、メモリセルはリフレッシュ（例えば、再プログラミング）されなくてもよい。代わりに、フル読み出しリフレッシュ動作６１０中、ＳＥＴ状態にプログラミングされたメモリセルは、リフレッシュされなくてもよく、同じプログラミングされたＳＥＴ状態のままであり得る。
他の例では、その論理状態を判定するために、メモリセルに読み出しパルスが印加され得る。読み出しパルスが印加された場合、メモリセルはスナップバックイベントを経験し得、これは、メモリセルがＳＥＴ状態にプログラミングされていることを指し示し得る。メモリセルがＳＥＴ状態にプログラミングされていると判定された場合、メモリセルをＲＥＳＥＴ状態にプログラミングするためにプログラミングパルス（例えば、第１のプログラミングパルス）が印加され得、続いてメモリセルをＳＥＴ状態にプログラミング（例えば、再プログラミング）するためにプログラミングパルス（例えば、第２のプログラミングパルス）が印加され得る。ＳＥＴ状態にプログラミングされたメモリセルをリフレッシュすることは、メモリセルと関連付けられるデータの破損及び／又はデータの損失の可能性を低減し得る。
読み出しリフレッシュ動作６１０が実施された（又はＳＥＴ状態にプログラムされたメモリセルに対して実施されなかった）後、関連するサブブロックはアクセスフェーズ（アクセスフェーズ６０５等）を再開し得る。例えば、ｔ３の間、１つ以上のメモリセルの第２のアクセスフェーズ（例えば、後続のアクセスフェーズ）が発生し得る。サブブロックと関連付けられたカウンタはリセットされ得、サブブロックに対して後続の読み出しリフレッシュ動作が実施されるか否かの判定が後で（例えば、ｔ３の間又はその後に）行われ得る。
図７は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするメモリシステム７００の一例を説明する。メモリシステム７００は、複数のメモリセルを含むメモリデバイス７０５を含み得る。メモリセルは、サブブロック７１０（例えば、メモリセルのサブブロック）に細分化され得る。例えば、メモリデバイス７０５は、サブブロック７１０－ａ～７１０－ｐに細分化された大量のメモリセルを含み得る。メモリデバイス７０５は、サブブロック７１０に対して実施されたアクセス動作の量（例えば、書き込み動作の量）を追跡するように構成されたカウンタ７１５を含み得、又はそれと結合され得る。カウンタ７１５は、一定期間に渡って各サブブロック７１０に対して実施されたアクセス動作の量を追跡する（例えば、蓄積する）ように構成されたテーブル７２０を含み得、又はそれと結合され得る。任意の１つのサブブロック７１０に対して実施されたアクセス動作の量に基づいて、関連するサブブロック７１０に対して読み出しリフレッシュ動作が実施され得る。
カウンタ７１５は、一定期間に渡ってメモリデバイス７０５のサブブロック７１０に対して実施されたアクセス動作の数を追跡するように構成され得る。例えば、カウンタ７１５は、サブブロック７１０－ａ～７１０－ｐの各々に対して実施されたアクセス動作を追跡し得る。サブブロック７１０のメモリセルがアクセスされる（例えば、書き込まれる）度に、カウンタ７１５は、個別のサブブロックと関連付けられた値をインクリメントし得る。更に、事前定義された期間に、カウンタ７１５は、アクセス動作の追跡数をテーブル７２０に蓄積し得る。例えば、カウンタ７１５は、各サブブロック７１０のアクセス動作の追跡数をテーブル７２０に１秒（１ｓ）毎に転送し得る。カウンタ７１５が各サブブロック７１０のアクセス動作の追跡数をテーブル７２０に蓄積する時間は構成可能であり得る。幾つかの例では、該時間は、図５及び図６を参照して論じたように、メモリデバイス７０５がソフト読み出しリフレッシュコマンド、フル読み出しリフレッシュコマンド、又はその両方を受信するように構成されたか否かに基づいてセットされ得る。
テーブル７２０に蓄積された各サブブロック７１０のアクセス動作の追跡数は、任意の１つのサブブロック７１０に対して読み出しリフレッシュ動作を実施すると判定する場合に使用され得る。本明細書で論じるように、アクセス動作の数が一定期間に渡って相対的に少ないことに基づいて、サブブロック７１０に対して読み出しリフレッシュ動作が実施され得る。例えば、テーブル７２０の内容は、毎時間、デバイス（例えば、メモリコントローラ又はホストデバイス）に提供され得る。ある一定のサブブロック７１０が以前の１時間中に閾値数のアクセス動作（例えば、書き込み動作）を経験しなかった場合、読み出しリフレッシュ動作を実施するためのオペレーションコードが（例えば、メモリコントローラ又はホストデバイスから）メモリデバイス７０５へ送信され得る。テーブル７２０の内容がデバイスに提供される時間は構成可能であり得る。
幾つかの例では、（例えば、図５を参照して説明したような）ソフト読み出しリフレッシュ動作を実施するための閾値は、（例えば、図６を参照して説明したような）フル読み出しリフレッシュ動作を実施するための閾値とは異なり得る。例えば、フル読出しリフレッシュ動作を実施するための閾値は、ソフト読出しリフレッシュ動作を実施するための閾値よりも小さくてもよい。したがって、アクセス動作の第１の閾値数（例えば、相対的に小さい閾値）を満たさない任意のサブブロック７１０に対してフル読み出しリフレッシュ動作が実施され得、アクセス動作の第１の閾値数を超えるが、アクセス動作の第２の閾値（例えば、第１の閾値よりも相対的に大きい閾値）を満たさない任意のサブブロック７１０に対してソフト読み出しリフレッシュ動作が実施され得る。幾つかの例では、メモリデバイス７０５へ送信されるオペレーションコードは、何れの読み出しリフレッシュ動作が実施されるかを指し示し得、テーブル７２０に蓄積されたアクセス動作の数に基づき得る。
カウンタ７１５が追跡され得、テーブル７２０は、ＳＥＴ状態及びＲＥＳＥＴ状態と関連付けられたアクセス動作の数を独立して蓄積し得る。例えば、データの破損及び／又はデータの損失を最小限にするために、ＳＥＴセルよりも頻繁にＲＥＳＥＴセルに対して読み出しリフレッシュ動作を実施することが望ましいことがある。したがって、ＲＥＳＥＴ動作と関連付けられたテーブル７２０内のエントリは、ＳＥＴ動作と関連付けられたテーブル７２０内のエントリよりも頻繁にデバイス（例えば、メモリコントローラ又はホストデバイス）に提供され得る。ＳＥＴ状態及びＲＥＳＥＴ状態に対するソフト読み出しリフレッシュ動作及びフル読み出しリフレッシュ動作を実施するための閾値は、独立して構成可能であり得る。
サブブロック７１０に対してフル読み出しリフレッシュ動作が実施された場合、テーブル７２０内の関連するエントリはリセットされ得る。例えば、サブブロック７１０－ｈに対してフル読み出しリフレッシュ動作が実施され得る。読み出しリフレッシュ動作を実施すると、サブブロック７１０－ｈと関連付けられたテーブルのエントリはリセット（例えば、ゼロ（０）にリセット）され得る。追加的又は代替的に、サブブロック７１０に対してソフト読み出しリフレッシュ動作が実施された場合、テーブル７２０内の関連するエントリはリセット又は削減され得る。例えば、サブブロック７１０－ｊに対してソフト読み出しリフレッシュ動作が実施され得る。読み出しリフレッシュ動作を実施すると、サブブロック７１０－ｊと関連付けられたテーブルのエントリはリセット（例えば、ゼロ（０）にリセット）され得、又はより小さい値（例えば、事前設定された値）に削減され得る。
例として、メモリデバイス７０５のサブブロック７１０に対して複数のアクセス動作が実施され得る。個別のサブブロック７１０に対して書き込み動作が実施される度に、カウンタ７１５は、アクセスされたサブブロックと関連付けられた値をインクリメントし得る。１秒（１ｓ）毎に、カウンタ７１５の内容がテーブルに蓄積され得る。１時間（１ｈｒ）のアクセス動作の後、テーブル７２０の内容はホストデバイスへ送信され得る。テーブルの内容は、例えば、サブブロック７１０－ｈ、７１０－ｊ、及び７１０－ｐが相対的に少量の書き込み動作を経験したことを示し得る。例えば、サブブロック７１０－ｈは１００（１００）回の書き込み動作を経験し得、サブブロック７１０－ｊは１０００（１０００）回の書き込み動作を経験し得、サブブロック７１０－ｐは１００００（１００００）回の書き込み動作を経験し得る。その他のサブブロック（幾つかの場合、その他の全てのサブブロック）は、１時間の間に相対的に正常な量の書き込み動作（例えば、サブブロック７１０毎に１５Ｅ３の書き込み動作）を経験し得る。
この例では、フル読み出しリフレッシュ動作を実施するための閾値は、２０００（２０００）回の書き込み動作未満であり得、ソフト読み出しリフレッシュ動作を実施するための閾値は、２０００（２０００）回の書き込み動作を超えるが、２００００（２００００）回未満の書き込み動作であり得る。したがって、メモリデバイス７０５によって受信されたオペレーションコードに基づいて、サブブロック７１０－ｈ及びサブブロック７１０－ｊに対してフル読み出しリフレッシュ動作が実施され得る。フル読み出しリフレッシュ動作を実施した後、テーブル７２０内の関連するエントリは、ゼロ（０）にリセットされ得る。
追加的又は代替的に、メモリデバイス７０５によって受信されたオペレーションコードに基づいて、サブブロック７１０－ｐに対してソフト読み出しリフレッシュ動作が実施され得る。このオペレーションコードは、サブブロック７１０－ｈ及びサブブロック７１０－ｊに対して読み出しリフレッシュを実施するために受信されたオペレーションコードとは異なり得る。ソフト読み出しリフレッシュ動作を実施した後、テーブル７２０内の関連するエントリは５０００（５０００）に削減され得る。メモリデバイス７０５に対して実施されているアクセス動作は再開され得、後続の１時間（１ｈｒ）後に、テーブル７２０の内容はホストデバイスへ送信され得る。こうした方法で読み出しリフレッシュ動作を実施することは、メモリデバイス７０５のサブブロック７１０のデータの破損及び／又はデータの損失を最小限にし得る。
図８は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするメモリデバイス８０５のブロック図８００を示す。メモリデバイス８０５は、図４～図７を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス８０５は、判定コンポーネント８１０、開始コンポーネント８１５、読み出しコンポーネント８２０、リフレッシュコンポーネント８２５、印加コンポーネント８３０、検出コンポーネント８３５、書き込みコンポーネント８４０、閾値化コンポーネント８４５、受信コンポーネント８５０、インクリメントコンポーネント８５５、識別コンポーネント８６０、実施コンポーネント、及びリセットコンポーネント８７０を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接的又は間接的に通信し得る。
判定コンポーネント８１０は、メモリアレイのサブブロックに対して実施されたアクセス動作の量を判定し得、サブブロックは、カルコゲナイドストレージ素子を含むメモリセルのセットを含む。幾つかの例では、判定コンポーネント８１０は、サブブロックに対して実施されたアクセス動作の量に基づいて、サブブロックのセットのサブブロックに対して、第１の閾値と関連付けられた第１の読み出しリフレッシュ動作又は第２の閾値と関連付けられた第２の読み出しリフレッシュ動作を実施すると判定し得る。幾つかの例では、判定コンポーネント８１０は、第１の電圧を印加することに基づいて、少なくとも１つのメモリセルと関連付けられたスナップバックイベントが発生するか否かを判定し得る。
開始コンポーネント８１５は、サブブロックに対して実施されたアクセス動作の量を判定することに基づいて、サブブロックに対して読み出しリフレッシュ動作を開始し得る。
読み出しコンポーネント８２０は、読み出しリフレッシュ動作の一部として、読み出しリフレッシュ動作を開始することに基づいてサブブロックの少なくとも１つのメモリセルの論理状態を読み出し得る。幾つかの例では、読み出しコンポーネント８２０は、サブブロックの少なくとも１つのメモリセルから第１の論理状態を読み出し得る。幾つかの例では、第１の論理状態を読み出すことは、第１の大きさ及び第１の極性を有する第１の電圧をサブブロックの少なくとも１つのメモリセルに印加することを含む。幾つかの例では、第１の論理状態を読み出すことは、第１の極性を有する第３の電圧をサブブロックの少なくとも１つのメモリセルに印加することを含む。幾つかの場合、読み出しリフレッシュ動作は、サブブロックの少なくとも１つのメモリセルの論理状態を読み出すための単一の動作を含む。
リフレッシュコンポーネント８２５は、読み出しリフレッシュ動作の一部として、論理状態に基づいてサブブロックの少なくとも１つのメモリセルをリフレッシュし得る。幾つかの例では、リフレッシュコンポーネント８２５は、第１の電圧を印加した後にスナップバックイベントを検出することに基づいて、サブブロックの少なくとも１つのメモリセルをリフレッシュすることを控え得る。
印加コンポーネント８３０は、少なくとも１つのメモリセルの論理状態を読み出すことに基づいて、第１の大きさを有する第１の電圧を少なくとも１つのメモリセルに印加し得る。幾つかの例では、印加コンポーネント８３０は、第１の電圧を印加した後にスナップバックイベントが発生しないことに基づいて、第１の電圧の第１の大きさよりも大きい第２の大きさを有する第２の電圧をサブブロックの少なくとも１つのメモリセルに印加し得る。幾つかの例では、印加コンポーネント８３０は、第２の電圧を印加することと関連付けられたスナップバックイベントを検出することに基づいて、第３の大きさと、第１の電圧及び第２の電圧の第２の極性とは異なる第１の極性とを有する第３の電圧を少なくとも１つのメモリセルに印加し得る。
幾つかの例では、印加コンポーネント８３０は、少なくとも１つのメモリセルの論理状態を読み出すことに基づいて、第１の大きさを有する第１の電圧を少なくとも１つのメモリセルに印加し得る。幾つかの例では、印加コンポーネント８３０は、少なくとも１つのメモリセルの論理状態を読み出すことに基づいて、第１の大きさを有する第１の電圧を少なくとも１つのメモリセルに印加し得る。幾つかの例では、印加コンポーネント８３０は、少なくとも１つのメモリセルの論理状態を読み出すことに基づいて、少なくとも１つのメモリセルが第２の論理状態を蓄積するか否かを判定するために、第１の大きさ及び第１の極性を有する第１の電圧を少なくとも１つのメモリセルに印加し得る。
幾つかの例では、印加コンポーネント８３０は、第１の電圧を印加した後にスナップバックイベントが発生しないことに基づいて少なくとも１つのメモリセルを第１の論理状態に向けて閾値化するために、第２の大きさ及び第２の極性を有する第２の電圧を少なくとも１つのメモリセルに印加し得る。幾つかの例では、印加コンポーネント８３０は、第２の電圧を印加することに基づいて第２の論理状態を少なくとも１つのメモリセルに書き込むために、第３の大きさ及び第１の極性を有する第３の電圧をサブブロックの少なくとも１つのメモリセルに印加し得る。幾つかの例では、印加コンポーネント８３０は、第４の電圧を印加することに基づいて論理状態を少なくとも１つのメモリセルに書き込むために、第４の大きさ及び第２の極性を有する第４の電圧をサブブロックの少なくとも１つのメモリセルに印加し得る。幾つかの例では、印加コンポーネント８３０は、第１の電圧をサブブロックの少なくとも１つのメモリセルに印加し得る。
検出コンポーネント８３５は、第２の電圧を印加することに基づいて、少なくとも１つのメモリセルと関連付けられたスナップバックイベントが発生することを検出し得、サブブロックの少なくとも１つのメモリセルをリフレッシュすることは、スナップバックイベントを検出することに基づく。幾つかの例では、検出コンポーネント８３５は、第１の電圧を印加することに基づいて、少なくとも１つのメモリセルと関連付けられたスナップバックイベントが発生したことを検出し得る。
書き込みコンポーネント８４０は、第２の電圧を印加することと関連付けられたスナップイベントを検出することに基づいて、第１の電圧及び第２の電圧とは異なる極性を有する第３の電圧を使用して、論理状態をサブブロックの少なくとも１つのメモリセルに再書き込みし得る。幾つかの例では、書き込みコンポーネント８４０は、サブブロックの少なくとも１つのメモリセルから論理状態を読み出すことに基づいて、該論理状態とは異なる第２の論理状態をサブブロックの少なくとも１つのメモリセルに書き込み得る。
幾つかの例では、書き込みコンポーネント８４０は、第２の論理状態をサブブロックの少なくとも１つのメモリセルに書き込むことに基づいて、論理状態をサブブロックの少なくとも１つのメモリセルに書き込み得る。幾つかの例では、書き込みコンポーネント８４０は、少なくとも１つのメモリセルから第１の論理状態を読み出した後に、第１の論理状態を少なくとも１つのメモリセルに書き込み得る。幾つかの例では、第１の論理状態を書き込むことは、第２の大きさと、第１の極性とは異なる第２の極性とを有する第２の電圧をサブブロックの少なくとも１つのメモリセルに印加することを含む。
幾つかの例では、第２の論理状態を書き込むことは、第１の極性とは異なる第２の極性を有する第４の電圧をサブブロックの少なくとも１つのメモリセルに印加することを含む。幾つかの例では、第１の論理状態を書き込むことは、第１の極性を有する第５の電圧をサブブロックの少なくとも１つのメモリセルに印加することを含む。幾つかの例では、書き込みコンポーネント８４０は、第２の論理状態をサブブロックの少なくとも１つのメモリセルに書き込む前に、第１の論理状態をサブブロックの少なくとも１つのメモリセルに書き込み得る。
閾値化コンポーネント８４５は、第１の電圧を印加した後にスナップバックイベントが発生しないことに基づいて、サブブロックの少なくとも１つのメモリセルを第１の論理状態に向けて閾値化し得、第２の論理状態を書き込むことは、サブブロックの少なくとも１つのメモリセルを閾値化することに基づく。
受信コンポーネント８５０は、サブブロックに対して実施されたアクセス動作の量に基づいて、読み出しリフレッシュ動作を開始するためのオペレーションコードを受信し得る。幾つかの例では、受信コンポーネント８５０は、第１の継続時間に渡ってサブブロックに対して実施されたアクセス動作の第１の量が第１の閾値を満たすことに基づいて、第１のタイプの読み出しリフレッシュ動作を実施するための第１のオペレーションコードをホストデバイスから受信し得る。
幾つかの例では、受信コンポーネント８５０は、第２の継続時間に渡ってサブブロックに対して実施されたアクセス動作の第２の量が第２の閾値を満たすことに基づいて、第２のタイプの読み出しリフレッシュ動作を実行するための第２のオペレーションコードをホストデバイスから受信し得る。幾つかの例では、受信コンポーネント８５０は、第１の読み出しリフレッシュ動作を開始するように構成された第１のオペレーションコードを受信し得る。幾つかの例では、受信コンポーネント８５０は、サブブロックに対して実施されたアクセス動作の量に基づいて第２の読み出しリフレッシュ動作を開始するように構成された第２のオペレーションコードを受信し得る。
インクリメントコンポーネント８５５は、アクセス動作がサブブロックに対して実施されることに基づいてカウンタをインクリメントし得、読み出しリフレッシュ動作は、カウンタの値が閾値を超えないことに少なくとも部分的に基づいて実施される。幾つかの例では、インクリメントコンポーネント８５５は、アクセス動作を実行することに基づいて、サブブロックのセットの少なくとも１つと関連付けられたカウンタテーブルに蓄積された値をインクリメントし得、カウンタテーブルは、メモリアレイの各サブブロックに対して実施されたアクセス動作の量を追跡するように構成される。
識別コンポーネント８６０は、メモリアレイのサブブロックのセットの各々に対して実施されたアクセス動作の量を識別し得、各サブブロックは、カルコゲナイドストレージ素子を含むメモリセルのセットを含む。幾つかの例では、識別コンポーネント８６０は、カウンタテーブルの値に基づいて、周期的な比率でメモリアレイのサブブロックのセットの各々に対して実施されたアクセス動作の量を識別し得る。幾つかの例では、識別コンポーネント８６０は、メモリアレイのサブブロックのセットの少なくとも１つに対してアクセス動作を実施することに基づいて、カウンタテーブルの最小値を識別し得る。
実施コンポーネント８６５は、サブブロックに対して実施されたアクセス動作の量が第１の閾値を満たし、第２の閾値を満たさないことに基づいて、サブブロックに対して第１の読み出しリフレッシュ動作を実施し得る。幾つかの例では、実施コンポーネント８６５は、メモリアレイのサブブロックのセットの少なくとも１つに対してアクセス動作を実施し得る。幾つかの例では、実施コンポーネント８６５は、カウンタテーブルの最小値と関連付けられたサブブロックに対して第１の読み出しリフレッシュ動作を実施し得る。幾つかの場合、サブブロックに対して第２の読み出しリフレッシュ動作を実施することは、サブブロックに対して実施されたアクセス動作の量が第１の閾値よりも小さい第２の閾値を満たさないことに基づき得る。第２の読み出しリフレッシュ動作は、サブブロックの少なくとも１つのメモリセルから第１の論理状態を読み出すことと、第１の論理状態を読み出した後に第２の論理状態をサブブロックの少なくとも１つのメモリセルに書き込むことと、第１の論理状態を読み出した後に第１の論理状態をサブブロックの少なくとも１つのメモリセルに書き込むことを含み得る。
リセットコンポーネント８７０は、関連するサブブロックに対して第１の読み出しリフレッシュ動作又は第２の読み出しリフレッシュ動作を実施することに基づいて、カウンタテーブルの個別の値をリセットし得る。
図９は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートする１つ以上の方法９００を説明するフローチャートを示す。方法９００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図８を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。
９０５において、メモリデバイスは、メモリアレイのサブブロックに対して実施されたアクセス動作の量を判定し得、サブブロックは、カルコゲナイドストレージ素子を含むメモリセルのセットを含む。９０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９０５の動作の態様は、図８を参照して説明したような判定コンポーネントによって実施され得る。
９１０において、メモリデバイスは、サブブロックに対して実施されたアクセス動作の量を判定することに基づいて、サブブロックに対して読み出しリフレッシュ動作を開始し得る。９１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９１０の動作の態様は、図８を参照して説明したような開始コンポーネントによって実施され得る。
９１５において、メモリデバイスは、読み出しリフレッシュ動作の一部として、読み出しリフレッシュ動作を開始することに基づいてサブブロックの少なくとも１つのメモリセルの論理状態を読み出し得る。９１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９１５の動作の態様は、図８を参照して説明したような読み出しコンポーネントによって実施され得る。
９２０において、メモリデバイスは、読み出しリフレッシュ動作の一部として、該論理状態に基づいてサブブロックの少なくとも１つのメモリセルをリフレッシュし得る。９２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９２０の動作の態様は、図８を参照して説明したようなリフレッシュコンポーネントによって実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法９００等の１つ以上の方法を実施し得る。装置は、メモリアレイのサブブロックに対して実施されるアクセス動作の量を判定することであって、サブブロックは、カルコゲナイドストレージ素子を含むメモリセルのセットを含むことと、サブブロックに対して実施されたアクセス動作の量を判定することに基づいて、サブブロックに対して読み出しリフレッシュ動作を開始することと、読み出しリフレッシュ動作の一部として、読み出しリフレッシュ動作を開始することに基づいてサブブロックの少なくとも１つのメモリセルの論理状態を読み出すことと、読み出しリフレッシュ動作の一部として、該論理状態に基づいてサブブロックの少なくとも１つのメモリセルをリフレッシュすることのための機構、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、少なくとも１つのメモリセルの論理状態を読み出すことに基づいて、第１の大きさを有する第１の電圧を少なくとも１つのメモリセルに印加することと、第１の電圧を印加した後にスナップバックイベントが発生しないことに基づいて、第１の電圧の第１の大きさよりも大きい第２の大きさを有する第２の電圧をサブブロックの少なくとも１つのメモリセルに印加することと、第２の電圧を印加することに基づいて、少なくとも１つのメモリセルと関連付けられたスナップバックイベントが発生したことを検出することであって、サブブロックの少なくとも１つのメモリセルをリフレッシュすることは、スナップバックイベントを検出することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例では、サブブロックの少なくとも１つのメモリセルをリフレッシュすることは、第２の電圧を印加することと関連付けられたスナップバックイベントを検出することに基づいて、第１の電圧及び第２の電圧とは異なる極性を有する第３の電圧を使用して、論理状態をサブブロックの少なくとも１つのメモリセルに再書き込みすることのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法９００及び装置の幾つかの例では、サブブロックの少なくとも１つのメモリセルをリフレッシュすることは、第２の電圧を印加することと関連付けられたスナップバックイベントを検出することに基づいて、第３の大きさと、第１の電圧及び第２の電圧の第２の極性とは異なる第１の極性とを有する第３の電圧を印加することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、少なくとも１つのメモリセルの論理状態を読み出すことに基づいて、第１の大きさを有する第１の電圧を少なくとも１つのメモリセルに印加することと、第１の電圧を印加することに基づいて、少なくとも１つのメモリセルと関連付けられたスナップバックイベントが発生することを検出することと、第１の電圧を印加した後にスナップバックイベントを検出することに基づいて、サブブロックの少なくとも１つのメモリセルをリフレッシュすることを控えることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、サブブロックの少なくとも１つのメモリセルから論理状態を読み出すことに基づいて、該論理状態とは異なる第２の論理状態をサブブロックの少なくとも１つのメモリセルに書き込むことと、第２の論理状態をサブブロックの少なくとも１つのメモリセルに書き込むことに基づいて、該論理状態をサブブロックの少なくとも１つのメモリセルに書き込むことのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、少なくとも１つのメモリセルの論理状態を読み出すことに基づいて、第１の大きさを有する第１の電圧を少なくとも１つのメモリセルに印加することと、第１の電圧を印加した後にスナップバックイベントが発生しないことに基づいてサブブロックの少なくとも１つのメモリセルを閾値化することとであって、第２の論理状態を書き込むことは、サブブロックの少なくとも１つのメモリセルを閾値化することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例では、サブブロックの少なくとも１つのメモリセルを閾値化することは、少なくとも１つのメモリセルの論理状態を読み出すことに基づいて、少なくとも１つのメモリセルが第２の論理状態を蓄積するか否かを判定するために、第１の大きさ及び第１の電圧を有する第１の電圧を少なくとも１つのメモリセルに印加することと、第１の電圧を印加した後にスナップバックイベントが発生しないことに基づいて、少なくとも１つのメモリセルを第１の論理状態に向けて閾値化するために、第２の大きさ及び第２の極性を有する第２の電圧を少なくとも１つのメモリセルに印加することと、第２の電圧を印加することに基づいて、第２の論理状態を少なくとも１つのメモリセルに書き込むために、第３の大きさ及び第１の極性を有する第３の電圧をサブブロックの少なくとも１つのメモリセルに印加することと、第４の電圧を印加することに基づいて論理状態を少なくとも１つのメモリセルに書き込むために、第４の大きさ及び第２の極性を有する第４の電圧をサブブロックの少なくとも１つのメモリセルに印加することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法９００及び装置の幾つかの例では、サブブロックの少なくとも１つのメモリセルの論理状態を読み出すことは、第１の電圧をサブブロックの少なくとも１つのメモリセルに印加することと、第１の電圧を印加することに基づいて、少なくとも１つのメモリセルと関連付けられたスナップバックイベントが発生するか否かを判定することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、サブブロックに対して実施されたアクセス動作の量に基づいて読み出しリフレッシュ動作を開始するためのオペレーションコードを受信することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例では、読み出しリフレッシュ動作は、サブブロックの少なくとも１つのメモリセルの論理状態を読み出すための単一の動作を含む。
本明細書に説明する方法９００及び装置の幾つかの例は、第１の継続時間に渡ってサブブロックに対して実施されたアクセス動作の第１の量が第１の閾値を満たすことに基づいて、第１のタイプの読み出しリフレッシュ動作を実施するための第１のオペレーションコードをホストデバイスから受信することと、第２の継続時間に渡ってサブブロックに対して実施されたアクセス動作の第２の量が第２の閾値を満たすことに基づいて、第２のタイプの読み出しリフレッシュ動作を実施するための第２のオペレーションコードをホストデバイスから受信することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、アクセス動作がサブブロックに対して実施されることに基づいてカウンタをインクリメントすることであって、読み出しリフレッシュ動作は、カウンタの値が閾値を超えないことに少なくとも部分的に基づいて実施され得ることのための動作、機構、手段、又は命令を更に含み得る。
図１０は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートする１つ以上の方法１０００を説明するフローチャートを示す。方法１０００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図８を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。
１００５において、メモリデバイスは、メモリアレイのサブブロックのセットの各々に対して実施されたアクセス動作の量を識別し得、各サブブロックは、カルコゲナイドストレージ素子を含むメモリセルのセットを含む。１００５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１００５の動作の態様は、図８を参照して説明したような識別コンポーネントによって実施され得る。
１０１０において、メモリデバイスは、サブブロックに対して実施されたアクセス動作の量に基づいて、サブブロックのセットのサブブロックに対して、第１の閾値と関連付けられた第１の読み出しリフレッシュ動作又は第２の閾値と関連付けられた第２の読み出しリフレッシュ動作を実施すると判定し得る。１０１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１０１０の動作の態様は、図８を参照して説明したような判定コンポーネントによって実施され得る。
１０１５において、メモリデバイスは、サブブロックに対して実施されたアクセス動作の量が第１の閾値を満たし、第２の閾値を満たさないことに基づいて、サブブロックに対して第１の読み出しリフレッシュ動作を実施し得る。１０１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１０１５の動作の態様は、図８を参照して説明したような実施コンポーネントによって実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法１０００等の１つ以上の方法を実施し得る。装置は、メモリアレイのサブブロックのセットの各々に対して実施されたアクセス動作の量を識別することであって、各サブブロックは、カルコゲナイドストレージ素子を含むメモリセルのセットを含むことと、サブブロックに対して実施されたアクセス動作の量に基づいて、サブブロックのセットのサブブロックに対して、第１の閾値と関連付けられた第１の読み出しリフレッシュ動作又は第２の閾値と関連付けられた第２の読み出しリフレッシュ動作を実施すると判定することと、サブブロックに対して実施されたアクセス動作の量が第１の閾値を満たし、第２の閾値を満たさないことに基づいて、サブブロックに対して第１の読み出しリフレッシュ動作を実施することのための機構、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例では、第１の読み出しリフレッシュ動作は、サブブロックの少なくとも１つのメモリセルから第１の論理状態を読み出すことと、少なくとも１つのメモリセルから第１の論理状態を読み出した後に、第１の論理状態を少なくとも１つのメモリセルに書き込むことのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例では、第１の論理状態を読み出すことは、第１の大きさ及び第１の極性を有する第１の電圧をサブブロックの少なくとも１つのメモリセルに印加することのための動作、機構、手段、又は命令を含み得、第１の論理状態を書き込むことは、第２の大きさと、第１の極性とは異なり得る第２の極性とを有する第２の電圧をサブブロックの少なくとも１つのメモリセルに印加することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、サブブロックに対して実施されたアクセス動作の量が、第２の読み出しリフレッシュ動作が含む、第１の閾値よりも小さくてもよい第２の閾値を満たさないことに基づいて、サブブロックに対して第２の読み出しリフレッシュ動作を実施することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例では、第１の論理状態を読み出すことは、第１の極性を有する第３の電圧をサブブロックの少なくとも１つのメモリセルに印加することのための動作、機構、手段、又は命令を含み得、第２の論理状態を書き込むことは、第１の極性とは異なり得る第２の極性を有する第４の電圧をサブブロックの少なくとも１つのメモリセルに印加することのための動作、機構、手段、又は命令を含み得、第１の論理状態を書き込むことは、第１の極性を有する第５の電圧をサブブロックの少なくとも１つのメモリセルに印加することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、第１の論理状態をサブブロックの少なくとも１つのメモリセルに書き込むことは、第２の論理状態をサブブロックの少なくとも１つのメモリセルに書き込む前に発生することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、第１の読み出しリフレッシュ動作を開始するように構成された第１のオペレーションコードを受信することと、サブブロックに対して実施されたアクセス動作の量に基づいて第２の読み出しリフレッシュ動作を開始するように構成された第２のオペレーションコードを受信することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、メモリアレイのサブブロックのセットの少なくとも１つに対してアクセス動作を実施することと、アクセス動作を実施することに基づいて、サブブロックのセットの少なくとも１つと関連付けられたカウンタテーブルに蓄積された値をインクリメントすることであって、カウンタテーブルは、メモリアレイの各サブブロックに対して実施されたアクセス動作の量を追跡するように構成され得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、カウンタテーブルの値に基づいて、周期的な比率でメモリアレイのサブブロックのセットの各々に対して実施されたアクセス動作の量を識別することと、関連するサブブロックに対して第１の読み出しリフレッシュ動作又は第２の読み出しリフレッシュ動作を実施することに基づいて、カウンタテーブルの個別の値をリセットすることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、メモリアレイのサブブロックのセットの少なくとも１つに対してアクセス動作を実施することに基づいてカウンタテーブルの最小値を識別することと、カウンタテーブルの最小値と関連付けられたサブブロックに対して第１の読み出しリフレッシュ動作を実施することのための動作、機構、手段、又は命令を更に含み得る。
上に説明した方法は、可能な実装を説明していること、動作及びステップは、再配置され得、さもなければ修正され得ること、並びに他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの部分は組み合わされ得る。
装置が説明される。装置は、サブブロックのセットを含むメモリアレイであって、各サブブロックは、カルコゲナイドストレージ素子を各々含むメモリセルのセットを含む、メモリアレイと、メモリアレイと結合されたコントローラであって、サブブロックに対して実施されたアクセス動作の量を判定することに基づいて、サブブロックに対して読み出しリフレッシュ動作を開始することと、読み出しリフレッシュ動作の一部として、読み出しリフレッシュ動作を開始することに基づいて、サブブロックの少なくとも１つのメモリセルの論理状態を読み出すことと、読み出しリフレッシュ動作の一部として、論理状態に基づいてサブブロックの少なくとも１つのメモリセルをリフレッシュすることをするように動作可能であるコントローラとを含み得る。
幾つかの例は、第１の大きさ及び第１の極性を有する第１の電圧をサブブロックの少なくとも１つのメモリセルに印加することを開始することによって、サブブロックの少なくとも１つのメモリセルから第１の論理状態を読み出すことと、第２の大きさと、第１の極性とは異なり得る第２の極性とを有する第２の電圧をサブブロックの少なくとも１つのメモリセルに印加することを開始することによって、少なくとも１つのメモリセルから第１の論理状態を読み出した後に第１の論理状態を少なくとも１つのメモリセルに書き込むことを更に含み得る。
本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。
用語“電子通信する”、“導電的に接触する”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。
用語“結合する”は、信号が導電経路を越えてコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を越えてコンポーネント間で通信することが可能であるコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を越えて、他のコンポーネント間を信号が流れること可能にする変化を開始する。
用語“絶縁される”は、信号がコンポーネント間を現在流れることが可能ではないコンポーネント間の関係を指す。コンポーネント間に開回路がある場合、コンポーネントは相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁される。コントローラが２つのコンポーネントを絶縁する場合、コントローラは、信号の流れを以前は許していた導電経路を使用して信号がコンポーネント間を流れることを防止する変更に影響を与える。
本明細書で使用する用語“レイヤ”又は“レベル”は、（例えば、基板に対して）幾何学的構造体の階層又はシートを指す。各レイヤ又はレベルは、３つの次元（例えば、高さ、幅、及び深さ）を有し得、表面の少なくとも一部分を覆い得る。例えば、レイヤ又はレベルは、２つの次元が第３よりも大きい３次元構造体、例えば、薄膜であり得る。レイヤ又はレベルは、様々な素子、コンポーネント、及び／又は材料を含み得る。幾つかの例では、１つのレイヤ又はレベルは、２つ以上のサブレイヤ又はサブレベルで構成され得る。
本明細書で使用するとき、用語“電極”は、導電体を指し得、幾つかの例では、メモリセル又はメモリアレイのその他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間に導電経路を提供するトレース、ワイヤ、導電線、又は導電性レイヤ等を含み得る。
メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板に上に形成され得る。幾つかの例では、該基板は半導体ウエハである。他の例では、該基板は、シリコンオンガラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャルレイヤであり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが信号）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技法の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明する例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。
本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
本明細書の開示と関連して説明する様々な説明ブロック及びモジュールは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上に説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。
本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲から逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。
［クロスリファレンス］
本特許出願は、２０２１年３月１７日に出願された“ＲＥＡＤ ＲＥＦＲＥＳＨ ＯＰＥＲＡＴＩＯＮ”と題するＰＥＬＬＩＺＺＥＲ等による国際特許出願番号ＰＣＴ／ＵＳ２０２１／０２２６９９の国内段階出願であり、それは、２０２０年４月７日に出願された“ＲＥＡＤ ＲＥＦＲＥＳＨ ＯＰＥＲＡＴＩＯＮ”と題するＰＥＬＬＩＺＺＥＲ等による米国特許出願第１６／８４２，５２４号に対する優先権を主張し、その各々は、本出願の譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。
相対的に僅かな書き込み動作又はリフレッシュ動作を伴う一定期間に渡ってメモリサブブロックが読み出し動作の量を経験した場合、サブブロックの１つ以上のメモリセルの状態は、ゆっくりとドリフトし得る。例えば、サブブロックに対して実施される各読み出し動作は、アモルファス状態（例えば、ＲＥＳＥＴ状態）にプログラミングされたメモリセルを結晶状態（例えば、ＳＥＴ状態）に向かって遷移させ得る。すなわち、読み出し動作は、ＲＥＳＥＴ状態にプログラミングされたメモリセルをゆっくりと結晶化させ得、このことは、時間の経過と共にデータにエラーを誘発し得る。したがって、時間の経過と共に、サブブロックに対して実施された読み出し動作の量、書き込み動作の量、リフレッシュ動作の量、それらの異なる量の比率、又はそれらの任意の組み合わせを（カウンタを使用して）監視することが望ましいことがある。一定期間に渡ってメモリセルに対して相対的に僅かな書き込み動作が実施された場合、及び／又はその同じ期間に渡ってメモリセルに対して相対的に大量の読み出し動作が実施された場合、サブブロックはドリフトの影響をより受けやすくなり（例えば、ＲＥＳＥＴ状態がＳＥＴ状態にゆっくりと遷移する影響をより受けやすくなり）得る。したがって、（例えば、様々な継続時間の後の）カウンタの値に基づいて、個別のサブブロックに対して読み出しリフレッシュ動作を開始するためにオペレーションコード（例えば、オペコード）が（例えば、ホストデバイスから）受信され得る。したがって、図４に示すようなアクセスフェーズ４０５から読み出しリフレッシュ動作４１０への遷移は、読み出しリフレッシュ動作が開始されることに基づいて発生し得る。
図８は、本明細書に開示するような例に従った読み出しリフレッシュ動作をサポートするメモリデバイス８０５のブロック図８００を示す。メモリデバイス８０５は、図４Ａ～図７を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス８０５は、判定コンポーネント８１０、開始コンポーネント８１５、読み出しコンポーネント８２０、リフレッシュコンポーネント８２５、印加コンポーネント８３０、検出コンポーネント８３５、書き込みコンポーネント８４０、閾値化コンポーネント８４５、受信コンポーネント８５０、インクリメントコンポーネント８５５、識別コンポーネント８６０、実施コンポーネント、及びリセットコンポーネント８７０を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接的又は間接的に通信し得る。

Claims (25)

  1. メモリアレイのサブブロックに対して実施されたアクセス動作の量を判定することであって、前記サブブロックは、カルコゲナイドストレージ素子を含む複数のメモリセルを含むことと、
    前記サブブロックに対して実施されたアクセス動作の前記量を判定することに少なくとも部分的に基づいて、前記サブブロックに対して読み出しリフレッシュ動作を開始することと、
    前記読み出しリフレッシュ動作の一部として、前記読み出しリフレッシュ動作を開始することに少なくとも部分的に基づいて、前記サブブロックの少なくとも１つのメモリセルの論理状態を読み出すことと、
    前記読み出しリフレッシュ動作の一部として、前記論理状態に少なくとも部分的に基づいて、前記サブブロックの前記少なくとも１つのメモリセルをリフレッシュすること
    を含む、方法。
  2. 前記少なくとも１つのメモリセルの前記論理状態を読み出すことに少なくとも部分的に基づいて、第１の大きさを有する第１の電圧を前記少なくとも１つのメモリセルに印加することと、
    前記第１の電圧を印加した後にスナップバックイベントが発生しないことに少なくとも部分的に基づいて、前記第１の電圧の前記第１の大きさよりも大きい第２の大きさを有する第２の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することと、
    前記第２の電圧を印加することに少なくとも部分的に基づいて、前記少なくとも１つのメモリセルと関連付けられた前記スナップバックイベントが発生することを検出することであって、前記サブブロックの前記少なくとも１つのメモリセルをリフレッシュすることは、前記スナップバックイベントを検出することに少なくとも部分的に基づくこと
    を更に含む、請求項１に記載の方法。
  3. 前記サブブロックの前記少なくとも１つのメモリセルをリフレッシュすることは、
    前記第２の電圧を印加することと関連付けられた前記スナップバックイベントを検出することに少なくとも部分的に基づいて、第３の大きさと、前記第１の電圧及び前記第２の電圧の第２の極性とは異なる第１の極性とを有する第３の電圧を前記少なくとも１つのメモリセルに印加すること
    を含む、請求項２に記載の方法。
  4. 前記サブブロックの前記少なくとも１つのメモリセルをリフレッシュすることは、
    前記第２の電圧を印加することと関連付けられた前記スナップバックイベントを検出することに少なくとも部分的に基づいて、前記第１の電圧及び前記第２の電圧とは異なる極性を有する第３の電圧を使用して、前記論理状態を前記サブブロックの少なくとも前記１つのメモリセルに再書き込みすること
    を含む、請求項２に記載の方法。
  5. 前記少なくとも１つのメモリセルの前記論理状態を読み出すことに少なくとも部分的に基づいて、第１の大きさを有する第１の電圧を前記少なくとも１つのメモリセルに印加することと、
    前記第１の電圧を印加することに少なくとも部分的に基づいて、前記少なくとも１つのメモリセルと関連付けられたスナップバックイベントが発生したことを検出することと、
    前記第１の電圧を印加した後に前記スナップバックイベントを検出することに少なくとも部分的に基づいて、前記サブブロックの前記少なくとも１つのメモリセルをリフレッシュすることを控えること
    を更に含む、請求項１に記載の方法。
  6. 前記サブブロックの前記少なくとも１つのメモリセルから前記論理状態を読み出すことに少なくとも部分的に基づいて、前記論理状態とは異なる第２の論理状態を前記サブブロックの前記少なくとも１つのメモリセルに書き込むことと、
    前記第２の論理状態を前記サブブロックの前記少なくとも１つのメモリセルに書き込むことに少なくとも部分的に基づいて、前記論理状態を前記サブブロックの前記少なくとも１つのメモリセルに書き込むこと
    を更に含む、請求項１に記載の方法。
  7. 前記少なくとも１つのメモリセルの前記論理状態を読み出すことに少なくとも部分的に基づいて、第１の大きさを有する第１の電圧を前記少なくとも１つのメモリセルに印加することと、
    前記第１の電圧を印加した後にスナップバックイベントが発生しないことに少なくとも部分的に基づいて、前記サブブロックの前記少なくとも１つのメモリセルを前記論理状態に向けて閾値化することであって、前記第２の論理状態を書き込むことは、前記サブブロックの前記少なくとも１つのメモリセルを閾値化することに基づくこと
    を更に含む、請求項６に記載の方法。
  8. 前記少なくとも１つのメモリセルの前記論理状態を読み出すことに少なくとも部分的に基づいて、前記少なくとも１つのメモリセルが第２の論理状態を蓄積するか否かを判定するために、第１の大きさ及び第１の極性を有する第１の電圧を前記少なくとも１つのメモリセルに印加することと、
    前記第１の電圧を印加した後にスナップバックイベントが発生しないことに少なくとも部分的に基づいて、前記少なくとも１つのメモリセルを閾値化するために、第２の大きさ及び第２の極性を有する第２の電圧を前記少なくとも１つのメモリセルに印加することと、
    前記第２の電圧を印加することに少なくとも部分的に基づいて、前記第２の論理状態を前記少なくとも１つのメモリセルに書き込むために、第３の大きさ及び前記第１の極性を有する第３の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することと、
    第４の電圧を印加することに少なくとも部分的に基づいて前記論理状態を前記少なくとも１つのメモリセルに書き込むために、第４の大きさ及び前記第２の極性を有する前記第４の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加すること
    を更に含む、請求項１に記載の方法。
  9. 前記サブブロックの前記少なくとも１つのメモリセルの前記論理状態を読み出すことは、
    第１の電圧を前記サブブロックの少なくとも１つのメモリセルに印加することと、
    前記第１の電圧を印加することに少なくとも部分的に基づいて、前記少なくとも１つのメモリセルと関連付けられたスナップバックイベントが発生するか否かを判定すること
    を含む、請求項１に記載の方法。
  10. 前記サブブロックに対して実施されたアクセス動作の前記量に少なくとも部分的に基づいて、前記読み出しリフレッシュ動作を開始するためのオペレーションコードを受信すること
    を更に含む、請求項１に記載の方法。
  11. 前記読み出しリフレッシュ動作は、前記サブブロックの前記少なくとも１つのメモリセルの前記論理状態を読み出すための単一の動作を含む、請求項１に記載の方法。
  12. 第１の継続時間に渡って前記サブブロックに対して実施されたアクセス動作の第１の量が第１の閾値を満たすことに少なくとも部分的に基づいて、第１のタイプの読み出しリフレッシュ動作を実施するための第１のオペレーションコードをホストデバイスから受信することと、
    第２の継続時間に渡って前記サブブロックに対して実施されたアクセス動作の第２の量が第２の閾値を満たすことに少なくとも部分的に基づいて、第２のタイプの読み出しリフレッシュ動作を実施するための第２のオペレーションコードを前記ホストデバイスから受信すること
    を更に含む、請求項１に記載の方法。
  13. アクセス動作が前記サブブロックに対して実施されることに少なくとも部分的に基づいてカウンタをインクリメントすることであって、前記読み出しリフレッシュ動作は、前記カウンタの値が閾値を超えないことに少なくとも部分的に基づいて実施されること
    を更に含む、請求項１に記載の方法。
  14. メモリアレイの複数のサブブロックの各々に対して実施されたアクセス動作の量を識別することであって、各サブブロックは、カルコゲナイドストレージ素子を含む複数のメモリセルを含むことと、
    前記サブブロックに対して実施されたアクセス動作の前記量に少なくとも部分的に基づいて、前記複数のサブブロックの内のサブブロックに対して、第１の閾値と関連付けられた第１の読み出しリフレッシュ動作又は第２の閾値に関連付けられた第２の読み出しリフレッシュ動作を実施すると判定することと、
    前記複数のサブブロックに対して実施されたアクセス動作の前記量が前記第１の閾値を満たし、前記第２の閾値を満たさないことに少なくとも部分的に基づいて、前記サブブロックに対して前記第１の読み出しリフレッシュ動作を実施すること
    を含む、方法。
  15. 前記第１の読み出しリフレッシュ動作は、
    前記サブブロックの少なくとも１つのメモリセルから第１の論理状態を読み出すことと、
    前記少なくとも１つのメモリセルから前記第１の論理状態を読み出した後に前記第１の論理状態を前記少なくとも１つのメモリセルに書き込むこと
    を含む、請求項１４に記載の方法。
  16. 前記第１の論理状態を読み出すことは、第１の大きさ及び第１の極性を有する第１の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することを含み、
    前記第１の論理状態を書き込むことは、第２の大きさと、前記第１の極性とは異なる第２の極性とを有する第２の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することを含む、
    請求項１５に記載の方法。
  17. 前記サブブロックに対して実施されたアクセス動作の前記量が前記第１の閾値よりも小さい前記第２の閾値を満たさないことに少なくとも部分的に基づいて、前記サブブロックに対して前記第２の読み出しリフレッシュ動作を実施することであって、前記第２の読み出しリフレッシュ動作は、
    前記サブブロックの少なくとも１つのメモリセルから第１の論理状態を読み出すことと、
    前記第１の論理状態を読み出した後に第２の論理状態を前記サブブロックの前記少なくとも１つのメモリセルに書き込むことと、
    前記第１の論理状態を読み出した後に前記第１の論理状態を前記サブブロックの前記少なくとも１つのメモリセルに書き込むこと
    を含むこと
    を更に含む、請求項１４に記載の方法。
  18. 前記第１の論理状態を読み出すことは、第１の極性を有する第３の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することを含み、
    前記第２の論理状態を書き込むことは、前記第１の極性とは異なる第２の極性を有する第４の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することを含み、
    前記第１の論理状態を書き込むことは、前記第１の極性を有する第５の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することを含む、
    請求項１７に記載の方法。
  19. 前記第１の論理状態を前記サブブロックの前記少なくとも１つのメモリセルに書き込むことは、前記第２の論理状態を前記サブブロックの前記少なくとも１つのメモリセルに書き込む前に発生する、
    請求項１７に記載の方法。
  20. 前記第１の読み出しリフレッシュ動作を開始するように構成された第１のオペレーションコードを受信することと、
    前記サブブロックに対して実施されたアクセス動作の前記量に少なくとも部分的に基づいて、前記第２の読み出しリフレッシュ動作を開始するように構成された第２のオペレーションコードを受信すること
    を更に含む、請求項１４に記載の方法。
  21. 前記メモリアレイの前記複数のサブブロックの内の少なくとも１つに対してアクセス動作を実施することと、
    前記アクセス動作を実施することに少なくとも部分的に基づいて、前記複数のサブブロックの内の前記少なくとも１つと関連付けられたカウンタテーブルに蓄積された値をインクリメントすることであって、前記カウンタテーブルは、前記メモリアレイの各サブブロックに対して実施されたアクセス動作の前記量を追跡するように構成されること
    を更に含む、請求項１４に記載の方法。
  22. 前記カウンタテーブルの前記値に基づいて、周期的な比率で前記メモリアレイの前記複数のサブブロックの各々に対して実施されたアクセス動作の前記量を識別することと、
    関連する前記サブブロックに対して前記第１の読み出しリフレッシュ動作又は前記第２の読み出しリフレッシュ動作を実施することに少なくとも部分的に基づいて、前記カウンタテーブルの個別の値をリセットすること
    を更に含む、請求項２１に記載の方法。
  23. 前記メモリアレイの前記複数のサブブロックの内の前記少なくとも１つに対して前記アクセス動作を実施することに少なくとも部分的に基づいて、前記カウンタテーブルの最小値を識別することと、
    前記カウンタテーブルの前記最小値と関連付けられたサブブロックに対して前記第１の読み出しリフレッシュ動作を実施すること
    を更に含む、請求項２１に記載の方法。
  24. 複数のサブブロックを含むメモリアレイであって、各サブブロックは、カルコゲナイドストレージ素子を各々含む複数のメモリセルを含む、前記メモリアレイと、
    前記メモリアレイと結合され、
    前記メモリアレイの前記複数のサブブロックの内のサブブロックに対して実施されたアクセス動作の量を判定すること
    をするように動作可能なコントローラと
    を含む、装置。
  25. 前記コントローラは、
    第１の大きさ及び第１の極性を有する第１の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することを開始することによって、前記サブブロックの前記少なくとも１つのメモリセルから第１の論理状態を読み出すことと、
    第２の大きさと、前記第１の極性とは異なる第２の極性とを有する第２の電圧を前記サブブロックの前記少なくとも１つのメモリセルに印加することを開始することによって、前記少なくとも１つのメモリセルから前記第１の論理状態を読み出した後に前記第１の論理状態を前記少なくとも１つのメモリセルに書き込むこと
    によって、前記サブブロックの前記少なくとも１つのメモリセルをリフレッシュすることをするように動作可能である、請求項２４に記載の装置。
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