JP2023518326A

JP2023518326A - 任意のバイトの読み書きのユーザー側ロジックコントローラ

Info

Publication number: JP2023518326A
Application number: JP2022572268A
Authority: JP
Inventors: ▲広▼ 牛; ▲順▼斌李; 利▲強▼ 王; ▲興▼明 ▲張▼
Original assignee: 之江実験室
Priority date: 2021-03-25
Filing date: 2021-08-10
Publication date: 2023-04-28
Also published as: WO2022198880A1; CN112698614B; CN112698614A

Abstract

【課題】本発明のコントローラは従来のＩＩＣインターフェースを用い、データ伝送の正確度、リアルタイム性及び信頼性を確保し、複数のアドレスフィールドの独立した読み書き及び任意のバイトのデータの読み書きを実現し、確定的データ伝送をサポートし、データ伝送の遅延及びジッタを低減し、マルチユーザーのデータ上位送信及びデータ下位送信を実現する。【解決手段】本発明は制御分野に関し、具体的に任意のバイトの読み書きのユーザー側ロジックコントローラに関し、マスター制御バスＩＩＣＭＡＳＴＥＲモジュール、スレーブ制御バスＩＩＣＳＬＡＶＥモジュール、クロックリセットモジュール及びユーザー側ロジックモジュールを備える任意のバイトの読み書きのユーザー側ロジックコントローラにおいて、前記マスター制御バスＩＩＣＭＡＳＴＥＲモジュールはユーザーのデータをＩＩＣメッセージのフォーマットに変換してスレーブ制御バスＩＩＣＳＬＡＶＥモジュールに送信し、前記スレーブ制御バスＩＩＣＳＬＡＶＥモジュールは前記ＩＩＣメッセージフォーマットのデータを受信し、前記ユーザー側ロジックモジュールはスレーブ制御バスＩＩＣＳＬＡＶＥモジュールに接続され、前記クロックリセットモジュールはスレーブ制御バスＩＩＣＳＬＡＶＥモジュールとユーザー側ロジックモジュールを接続して制御することを特徴とする。【選択図】図１

Description

本発明は制御分野に関し、具体的には、任意のバイトの読み書きのユーザー側ロジックコントローラに関する。

ＩＩＣプロトコル（Ｉｎｔｅｒ－ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ、正式名称が集積回路バスである）は主に回路全体を接続するためのものであり、ＩＩＣは多方向制御バスであり、即ち複数のチップは同一バス構造に接続され得るとともに、各チップはいずれもリアルタイムデータ伝送の制御ソースとされ得る。

従来のデータ伝送において、ＩＩＣプロトコルはよく用いられる伝送プロトコルとしてデータ過程における複雑なシーケンス要求を完了し、生産過程における状態をリアルタイムに監視する。インダストリアルインターネット技術の発展に伴い、ＩＩＣへの要求も高まっており、機能にも新しいニーズを提案する。

現在のＩＩＣコントローラは主に単一バイトの形式でユーザー側ロジックに対して読み書きを行い、使用されるシーンに限定性があり、データ伝送のデータ量が多くなるにつれて、伝送バイト数の柔軟性への要求が大きくなる。

既存のＩＩＣデータ伝送における伝送バイトが固定されて柔軟ではなく及び互換性が低い問題を解決するために、本発明は任意のバイトの読み書きのユーザー側ロジックコントローラ及び方法を提供し、その具体的な技術案は以下のとおりである。

任意のバイトの読み書きのユーザー側ロジックコントローラであって、マスター制御バスＩＩＣＭＡＳＴＥＲモジュール、スレーブ制御バスＩＩＣＳＬＡＶＥモジュール、クロックリセットモジュール及びユーザー側ロジックモジュールを備え、前記マスター制御バスＩＩＣＭＡＳＴＥＲモジュールはユーザーのデータをＩＩＣメッセージのフォーマットに変換してスレーブ制御バスＩＩＣＳＬＡＶＥモジュールに送信し、前記スレーブ制御バスＩＩＣＳＬＡＶＥモジュールは前記ＩＩＣメッセージフォーマットのデータを受信し、前記ユーザー側ロジックモジュールはスレーブ制御バスＩＩＣＳＬＡＶＥモジュールに接続され、前記クロックリセットモジュールはスレーブ制御バスＩＩＣＳＬＡＶＥモジュールとユーザー側ロジックモジュールを接続して制御する。

更に、前記ＩＩＣメッセージのフォーマットはＩＩＣ構成の読み書きメッセージフォーマットであり、ＩＩＣの書き込みメッセージフォーマットのフィールドセクションに８つのバイトがあり、上位２つのバイトがアドレスフィールドセクションであり、下位６つのバイトがデータフィールドセクションであり、即ちＤＡＴＡ０～ＤＡＴＡ５で形成される４８ｂｉｔデータをＡＤＤＲ０とＡＤＤＲ１とで形成される１６ｂｉｔアドレスレジスタに書き込み、ＩＩＣ読み取りメッセージフォーマットのフィールドセクションに２つのバイトがあり、この２つのバイトがいずれもアドレスフィールドセクションであり、即ちＡＤＤＲ０とＡＤＤＲ１とで形成されるアドレスに対応するＢＬＯＣＫＲＡＭを読み出す。

更に、前記スレーブ制御バスＩＩＣＳＬＡＶＥモジュールのステートマシンの遷移はＩＤＬＥ、ＳＴＡＲＴ、ＩＤ＿ＲＥＣＶ、ＡＣＫ＿ＩＤ＿ＲＥＣＶ、ＤＡＴＡ＿ＳＥＮＤ、ＡＣＫ＿ＤＡＴＡ＿ＳＥＮＤ、ＤＡＴＡ＿ＲＥＣＶ、ＡＣＫ＿ＤＡＴＡ＿ＲＥＣＶの合計８つがあり、前記ＩＤＬＥ状態はシステムデフォルト状態であり、ＳＣＬ立ち上がりエッジを検出した場合に、システムがＳＴＡＲＴ状態に遷移し、システムがＩＤ＿ＲＥＣＶ状態に入ってＩＩＣメッセージのＩＤ番号を受信し始め、正しいＩＩＣＩＤ番号を受信した場合に、ＡＣＫ＿ＩＤ＿ＲＥＣＶ状態に遷移し、前記ＤＡＴＡ＿ＳＥＮＤ及びＡＣＫ＿ＤＡＴＡ＿ＳＥＮＤについては、データを送信し始めるとき、上位２つのバイトがアドレスフィールドセクションであり、下位６つのバイトがデータフィールドセクションであり、前記ＤＡＴＡ＿ＲＥＣＶ及びＡＣＫ＿ＤＡＴＡ＿ＲＥＣＶについては、データを受信し始めるとき、読み取りアドレスが２つのバイトである。

更に、前記ユーザー側ロジックモジュールは、スレーブ制御バスＩＩＣＳＬＡＶＥモジュールに接続されるレジスタモジュールユニット、分散型ＲＡＭモジュールユニット及びＢＬＯＣＫＲＡＭモジュールユニットを備える。

更に、前記分散型ＲＡＭモジュールユニットは、逆マッピングＲＡＭ、書き込みパラメータＲＡＭ、読み取りパラメータＲＡＭ、命令ＲＡＭ、ＰＬＣタイプＲＡＭ及びマッピングＲＡＭを備え、前記分散型ＲＡＭモジュールユニットは中央演算装置ＣＰＵの起動実行プログラム及びユーザー側ロジックモジュールの構成パラメータを記憶することに用いられる。

更に、前記ＢＬＯＣＫＲＡＭモジュールユニットはユーザー側ロジックモジュールのｐｏｒｔ０～ｐｏｒｔ７の８つのｐｏｒｔポートデータを設定し、各ｐｏｒｔポートに設定されたＢＬＯＣＫＲＡＭがアドレスＲＡＭである。

更に、前記レジスタモジュールユニットのアドレス範囲は０Ｘ０～０Ｘ１０００であり、読み書きのバイト数が２つであり、ユーザー側ロジックモジュールのｐｏｒｔ０～ｐｏｒｔ７の８つのｐｏｒｔポートデータを設定し、各ｐｏｒｔポートに設定されたレジスタはプロトコルパラメータ、該ｐｏｒｔポートの役割、シリアルポートパラメータ及びエッジコンピューティングパラメータを含む。

更に、前記クロックリセットモジュールはクロック同期モジュール及びリセットモジュールを備え、前記クロック同期モジュールは、バックプレーンの５０Ｍクロックを使用してＰＬＬ周波数逓倍器により１２５Ｍｈｚのクロックを生成し、コントローラにクロックソースを提供し、システムを１２５Ｍｈｚの統一的なクロックフィールドに位置させ、前記リセットモジュールは、システムをハイレベルリセットとし、クロック同期モジュールが１つの安定した１２５Ｍｈｚのクロック信号を生成する場合、クロック同期モジュールのｌｏｃｋｅｄ信号をプルアップし、且つクロック同期モジュールのｌｏｃｋ信号を利用してカウントを行い、３Ｆまでカウントした場合、システムがハイレベルリセットを行う。

本発明のコントローラは従来のＩＩＣインターフェースを用いて複数のアドレスフィールドの独立した読み書き及び任意のバイトのデータの読み書きを実現することができ、確定的データ伝送をサポートし、データ伝送の遅延及びジッタを低減し、マルチユーザーのデータ上位送信及びデータ下位送信を実現し、従来のＩＩＣインターフェースを用いて従来のコントローラの互換性及び完全性を確保し、データ伝送の正確度、リアルタイム性及び信頼性を確保する。

図１は本発明に係る任意のバイトの読み書きのユーザー側ロジックコントローラモジュールの構造模式図である。図２はＩＩＣに設定された読み書きメッセージフォーマットの模式図である。図３はＩＩＣ読み書きステートマシンのフローチャートである。図４は分散型ＲＡＭモジュールユニットのユーザー側のｐｏｒｔ０～ｐｏｒｔ７に対する分散型ＲＡＭフォームの模式図である。図５はレジスタモジュールユニットのユーザー側のｐｏｒｔ０～ｐｏｒｔ７に対するレジスタフォームの模式図である。

本発明の目的、技術案及び技術的効果をより明確にするために、以下に図面を参照しながら好適な実施例によって本発明を更に詳しく説明し、理解されるように、ここで説明される具体的な実施形態は単に本発明を解釈するためのものであり、本発明を限定するためのものではない。

図１に示すように、本発明に係るマルチユーザー及びマルチバイト伝送をサポートするコントローラは、マスター制御バスＩＩＣＭＡＳＴＥＲモジュール、スレーブ制御バスＩＩＣＳＬＡＶＥモジュール、クロックリセットモジュール及びユーザー側ロジックモジュールを備え、
前記マスター制御バスＩＩＣＭＡＳＴＥＲモジュールはユーザーのデータをＩＩＣメッセージのフォーマットに変換してスレーブ制御バスＩＩＣＳＬＡＶＥモジュールに送信し、通信、ロジック制御及びデータ処理を実現する。

前記スレーブ制御バスＩＩＣＳＬＡＶＥモジュールは前記ＩＩＣメッセージフォーマットのデータを受信し、タイムセンシティブデータを解析及びカプセル化し、統一的な外部イーサネットインターフェースを提供し、従来のスイッチとタイムセンシティブネットワークスイッチとを兼ねる。

その中、ＩＩＣに設定された読み書きメッセージフォーマットは図２に示されるとおりであり、ＩＩＣのＳＬＡＶＥＩＤが０Ｘ５４であり、ＩＩＣの書き込みメッセージフォーマットのフィールドセクションに８つのバイトがあり、上位２つのバイトがアドレスフィールドセクションであり、下位６つのバイトがデータフィールドセクションであり、即ちＤＡＴＡ０～ＤＡＴＡ５で形成される４８ｂｉｔデータをＡＤＤＲ０とＡＤＤＲ１とで形成される１６ｂｉｔアドレスレジスタに書き込む。

ＩＩＣ読み取りメッセージフォーマットのフィールドセクションに２つのバイトがあり、それらがいずれもアドレスフィールドセクションであり、即ちＡＤＤＲ０とＡＤＤＲ１とで形成されるアドレスに対応するＢＬＯＣＫＲＡＭを読み出す。

図３に示すように、スレーブ制御バスＩＩＣＳＬＡＶＥモジュールのステートマシンの遷移は合計してＩＤＬＥ、ＳＴＡＲＴ、ＩＤ＿ＲＥＣＶ、ＡＣＫ＿ＩＤ＿ＲＥＣＶ、ＤＡＴＡ＿ＳＥＮＤ、ＡＣＫ＿ＤＡＴＡ＿ＳＥＮＤ、ＤＡＴＡ＿ＲＥＣＶ、ＡＣＫ＿ＤＡＴＡ＿ＲＥＣＶの８つがある。システムデフォルト状態がＩＤＬＥ状態であり、ＳＣ立ち上がりエッジを検出した場合に、システムがＳＴＡＲＴ状態に遷移し、システムがＩＩＣメッセージのＩＤ番号を受信し始め、
ＩＤ＿ＲＥＣＶ及びＡＣＫ＿ＩＤ＿ＲＥＣＶについては、本装置のＩＩＣＩＤ番号が０Ｘ５４であり、正しいＩＩＣＩＤ番号を受信した場合に、ＡＣＫ＿ＩＤ＿ＲＥＣＶ状態に遷移し、
ＤＡＴＡ＿ＳＥＮＤ及びＡＣＫ＿ＤＡＴＡ＿ＳＥＮＤについては、データを送信し始めるとき、上位２つのバイトがアドレスフィールドセクションであり、下位６つのバイトがデータフィールドセクションである。

ＤＡＴＡ＿ＲＥＣＶ及びＡＣＫ＿ＤＡＴＡ＿ＲＥＣＶについては、データを受信し始めるとき、読み取りアドレスが２つのバイトである。

前記のユーザー側ロジックモジュールは、スレーブ制御バスＩＩＣＳＬＡＶＥモジュールに接続されるレジスタモジュールユニット、分散型ＲＡＭモジュールユニット及びＢＬＯＣＫＲＡＭモジュールユニットを備える。

図４に示すように、前記分散型ＲＡＭモジュールユニットは、逆マッピングＲＡＭ、書き込みパラメータＲＡＭ、読み取りパラメータＲＡＭ、命令ＲＡＭ、ＰＬＣタイプＲＡＭ及びマッピングＲＡＭを備え、中央演算装置ＣＰＵの起動実行プログラム及びユーザー側ロジックモジュールの構成パラメータを記憶するためのものであり、具体的には、
分散型ＲＡＭモジュールユニットのＩＩＣアドレスは０Ｘ１０００～０Ｘ２０００であり、読み書きのバイト数が３つである。

分散型ＲＡＭモジュールユニットはユーザー側のｐｏｒｔ０～ｐｏｒｔ７の８つのｐｏｒｔポートにおける分散型ＲＡＭを設定し、各ｐｏｒｔポートに設定された分散型ＲＡＭ、逆マッピング分散型ＲＡＭ、書き込みパラメータ分散型ＲＡＭ、読み取りパラメータ分散型ＲＡＭ、命令分散型ＲＡＭ、ｐｌｃタイプ分散型ＲＡＭ、マッピング分散型ＲＡＭについては、
ｐｏｒｔｎ＿ｉｖｓｍａｐｆｏｒｍがｐｏｒｔポートの逆マッピング分散型ＲＡＭに対応し、
ｐｏｒｔｎ＿ｉｖｓｍａｐ２ｐａｒａｆｏｒｍ＿ｗがｐｏｒｔポートの書き込みパラメータ分散型ＲＡＭに対応し、
ｐｏｒｔｎ＿ｉｖｓｍａｐ２ｐａｒａｆｏｒｍ＿ｒがｐｏｒｔポートの位置する読み取りパラメータ分散型ＲＡＭに対応し、
ｐｏｒｔｎ＿ｃｍｄｆｏｒｍがｐｏｒｔポートの命令分散型ＲＡＭに対応し、
ｐｏｒｔｎ＿ｐｌｃｔｙｐｅｆｏｒｍがｐｏｒｔポートのｐｌｃタイプ分散型ＲＡＭに対応し、
ｐｏｒｔｎ＿ｍａｐｆｏｒｍがｐｏｒｔポートのマッピング分散型ＲＡＭに対応し、
前記ＢＬＯＣＫＲＡＭモジュールユニットは、アドレスＲＡＭを備え、中央演算装置ＣＰＵの起動実行プログラム及びユーザー側ロジックモジュールの構成パラメータを記憶するためのものであり、具体的には、
ＢＬＯＣＫＲＡＭの読み書きアドレスは０Ｘ２０００～０Ｘ３０００であり、読み書きのバイト数が４つであり、
ＢＬＯＣＫＲＡＭモジュールの主な機能はユーザー側のｐｏｒｔ０～ｐｏｒｔ７の８つのｐｏｒｔポートデータを設定することであり、各ｐｏｒｔポートに設定されたＢＬＯＣＫＲＡＭがアドレスＲＡＭであり、
ｐｏｒｔ０＿ａｄｄｒｆｏｒｍはｐｏｒｔポートの、ソースプロトコルのアドレスをターゲットプロトコルのアドレスに変換するＢＬＯＣＫＲＡＭに対応する。

図５に示すように、前記レジスタモジュールユニットはユーザー側ロジックモジュールが使用するレジスタを設定するためのものであり、レジスタモジュールのアドレス範囲は０Ｘ０～０Ｘ１０００であり、読み書きのバイト数が２つであり、より具体的には、ユーザー側のｐｏｒｔ０～ｐｏｒｔ７の８つのｐｏｒｔポートデータを設定し、各ｐｏｒｔポートに設定されたレジスタはプロトコルパラメータ、該ｐｏｒｔポートの役割、シリアルポートパラメータ及びエッジコンピューティングパラメータを含む。

ゲートウェイ装置の内部の７Ｚ０４５ＦＰＧＡはＩＩＣのＭＡＳＴＥＲとされ、７ＰＦＰＧＡはＩＩＣのＳＬＡＶＥとされ、即ちマスター制御バスＩＩＣＭＡＳＴＥＲモジュールは７Ｚ０４５ＦＰＧＡを用いてユーザーのデータをＩＩＣメッセージのフォーマットに変換し、更に７ＰＦＰＧＡと７Ｚ０４５との間の内部チャネルを介して７ＰＦＰＧＡに伝達し、７ＰＦＰＧＡは前記ＩＩＣメッセージフォーマットのデータを受信してレジスタインターフェースデータに変換し、ユーザー側ロジックモジュールに伝達し、次に設定を行い、プロトコル変換モジュールにおけるレジスタ、分散型ＲＡＭ及びＢＬＯＣＫＲＡＭ、暗号化／復号モジュールにおけるレジスタ、及びネットワークモジュールにおけるレジスタを設定することを担う。

前記クロックリセットモジュールはスレーブ制御バスＩＩＣＳＬＡＶＥモジュールとユーザー側ロジックモジュールを接続して制御し、７ＰＦＰＧＡにおけるロジックが統一的なクロックフィールド及び同一リセットにより制御され、クロックリセットモジュールはクロック同期モジュール及びリセットモジュールを備える。

前記クロック同期モジュールはバックプレーンの５０Ｍクロックを使用してＰＬＬ周波数逓倍器により１つの１２５Ｍｈｚのクロックを生成し、コントローラにクロックソースを提供し、システム全体を１２５Ｍクロックフィールドにし、ロジックシステム全体に統一的なクロックフィールドを提供し、ＩＩＣのデータの有効伝送に基準ソースを提供する。

前記リセットモジュールはシステム全体をハイレベルリセットとし、クロック同期モジュールが１つの安定した１２５Ｍｈｚのクロック信号を生成する場合、クロック同期モジュールのｌｏｃｋｅｄ信号をプルアップし、且つクロック同期モジュールのｌｏｃｋ信号を利用してカウントを行い、３Ｆまでカウントする場合、システム全体がハイレベルリセットを行い、コントローラの正常実行に電源を供給し及びＦＰＧＡチップの正常実行にミリ秒レベルの通電／停電シーケンス要求を提供する。

本発明はデータ通信過程においてデータの重要性によって階層伝送することができ、高優先度のデータのリアルタイム性、信頼性及び正確度を確保する。

当業者であれば理解されるように、以上の説明は単に発明の好適な実例であり、発明を制限するためのものではなく、上記実例を参照して発明を詳しく説明したが、当業者であれば、依然として上記各実例に記載の技術案を修正し、又はその一部の技術的特徴を均等置換することができる。発明の主旨及び原則内に行われる修正、均等置換などはいずれも発明の保護範囲内に含まれるべきである。

Claims

マスター制御バスＩＩＣＭＡＳＴＥＲモジュール、スレーブ制御バスＩＩＣＳＬＡＶＥモジュール、クロックリセットモジュール及びユーザー側ロジックモジュールを備え、前記マスター制御バスＩＩＣＭＡＳＴＥＲモジュールがユーザーのデータをＩＩＣメッセージのフォーマットに変換してスレーブ制御バスＩＩＣＳＬＡＶＥモジュールに送信し、前記スレーブ制御バスＩＩＣＳＬＡＶＥモジュールが前記ＩＩＣメッセージフォーマットのデータを受信し、前記ユーザー側ロジックモジュールがスレーブ制御バスＩＩＣＳＬＡＶＥモジュールに接続され、前記クロックリセットモジュールがスレーブ制御バスＩＩＣＳＬＡＶＥモジュールとユーザー側ロジックモジュールを接続して制御する任意のバイトの読み書きのユーザー側ロジックコントローラにおいて、
前記スレーブ制御バスＩＩＣＳＬＡＶＥモジュールのステートマシンの遷移はＩＤＬＥ、ＳＴＡＲＴ、ＩＤ＿ＲＥＣＶ、ＡＣＫ＿ＩＤ＿ＲＥＣＶ、ＤＡＴＡ＿ＳＥＮＤ、ＡＣＫ＿ＤＡＴＡ＿ＳＥＮＤ、ＤＡＴＡ＿ＲＥＣＶ、ＡＣＫ＿ＤＡＴＡ＿ＲＥＣＶの合計８つがあり、前記ＩＤＬＥ状態はシステムデフォルト状態であり、ＳＣＬ立ち上がりエッジを検出した場合に、システムがＳＴＡＲＴ状態に遷移し、システムがＩＤ＿ＲＥＣＶ状態に入ってＩＩＣメッセージのＩＤ番号を受信し始め、正しいＩＩＣＩＤ番号を受信した場合に、ＡＣＫ＿ＩＤ＿ＲＥＣＶ状態に遷移し、前記ＤＡＴＡ＿ＳＥＮＤ及びＡＣＫ＿ＤＡＴＡ＿ＳＥＮＤについては、データを送信し始めるとき、上位２つのバイトがアドレスフィールドセクションであり、下位６つのバイトがデータフィールドセクションであり、前記ＤＡＴＡ＿ＲＥＣＶ及びＡＣＫ＿ＤＡＴＡ＿ＲＥＣＶについては、データを受信し始めるとき、読み取りアドレスが２つのバイトである
ことを特徴とする任意のバイトの読み書きのユーザー側ロジックコントローラ。
前記ＩＩＣメッセージのフォーマットはＩＩＣ構成の読み書きメッセージフォーマットであり、ＩＩＣの書き込みメッセージフォーマットのフィールドセクションに８つのバイトがあり、上位２つのバイトがアドレスフィールドセクションであり、下位６つのバイトがデータフィールドセクションであり、即ちＤＡＴＡ０～ＤＡＴＡ５で形成される４８ｂｉｔデータをＡＤＤＲ０とＡＤＤＲ１とで形成される１６ｂｉｔアドレスレジスタに書き込み、ＩＩＣの読み取りメッセージフォーマットのフィールドセクションに２つのバイトがあり、この２つのバイトがいずれもアドレスフィールドセクションであり、即ちＡＤＤＲ０とＡＤＤＲ１とで形成されるアドレスに対応するＢＬＯＣＫＲＡＭを読み出す
ことを特徴とする請求項１に記載の任意のバイトの読み書きのユーザー側ロジックコントローラ。
前記ユーザー側ロジックモジュールは、スレーブ制御バスＩＩＣＳＬＡＶＥモジュールに接続されるレジスタモジュールユニット、分散型ＲＡＭモジュールユニット及びＢＬＯＣＫＲＡＭモジュールユニットを備える
ことを特徴とする請求項１に記載の任意のバイトの読み書きのユーザー側ロジックコントローラ。
前記分散型ＲＡＭモジュールユニットは、逆マッピングＲＡＭ、書き込みパラメータＲＡＭ、読み取りパラメータＲＡＭ、命令ＲＡＭ、ＰＬＣタイプＲＡＭ及びマッピングＲＡＭを備え、前記分散型ＲＡＭモジュールユニットは中央演算装置ＣＰＵの起動実行プログラム及びユーザー側ロジックモジュールの構成パラメータを記憶することに用いられる
ことを特徴とする請求項３に記載の任意のバイトの読み書きのユーザー側ロジックコントローラ。
前記ＢＬＯＣＫＲＡＭモジュールユニットはユーザー側ロジックモジュールのｐｏｒｔ０～ｐｏｒｔ７の８つのｐｏｒｔポートデータを設定し、各ｐｏｒｔポートに設定されたＢＬＯＣＫＲＡＭがアドレスＲＡＭである
ことを特徴とする請求項３に記載の任意のバイトの読み書きのユーザー側ロジックコントローラ。
前記レジスタモジュールユニットのアドレス範囲は０Ｘ０～０Ｘ１０００であり、読み書きのバイト数が２つであり、ユーザー側ロジックモジュールのｐｏｒｔ０～ｐｏｒｔ７の８つのｐｏｒｔポートデータを設定し、各ｐｏｒｔポートに設定されたレジスタはプロトコルパラメータ、該ｐｏｒｔポートの役割、シリアルポートパラメータ及びエッジコンピューティングパラメータを含む
ことを特徴とする請求項３に記載の任意のバイトの読み書きのユーザー側ロジックコントローラ。
前記クロックリセットモジュールはクロック同期モジュール及びリセットモジュールを備え、前記クロック同期モジュールは、バックプレーンの５０Ｍクロックを使用してＰＬＬ周波数逓倍器により１２５Ｍｈｚのクロックを生成し、コントローラにクロックソースを提供し、システムを１２５Ｍｈｚの統一的なクロックフィールドに位置させ、前記リセットモジュールは、システムをハイレベルリセットとし、クロック同期モジュールが１つの安定した１２５Ｍｈｚのクロック信号を生成する場合、クロック同期モジュールのｌｏｃｋｅｄ信号をプルアップし、且つクロック同期モジュールのｌｏｃｋ信号を利用してカウントを行い、３Ｆまでカウントした場合、システムがハイレベルリセットを行う
ことを特徴とする請求項１に記載の任意のバイトの読み書きのユーザー側ロジックコントローラ。